JPH0660648A - パルス信号発生回路および半導体記憶装置 - Google Patents
パルス信号発生回路および半導体記憶装置Info
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- JPH0660648A JPH0660648A JP4211678A JP21167892A JPH0660648A JP H0660648 A JPH0660648 A JP H0660648A JP 4211678 A JP4211678 A JP 4211678A JP 21167892 A JP21167892 A JP 21167892A JP H0660648 A JPH0660648 A JP H0660648A
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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- G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
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- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/03—Astable circuits
- H03K3/0315—Ring oscillators
Abstract
(57)【要約】
【目的】 半導体記憶装置においてリフレッシュ時の消
費電力を低減することである。 【構成】 パルス信号発生回路は、リングオシレータ１
００および内部電圧発生回路１０１を含む。内部電圧発
生回路１０１は、動作温度に依存する内部電圧Ｖｏｃを
発生する。内部電圧Ｖｏｃは、常温時には低くなり、高
温時には高くなる。リングオシレータ１００内の各イン
バータＧ１は内部電圧発生回路１０１から供給される内
部電圧Ｖｏｃにより駆動される。それにより、常温時に
は、パルス信号φの周期が長くなり、高温時には短くな
る。
費電力を低減することである。 【構成】 パルス信号発生回路は、リングオシレータ１
００および内部電圧発生回路１０１を含む。内部電圧発
生回路１０１は、動作温度に依存する内部電圧Ｖｏｃを
発生する。内部電圧Ｖｏｃは、常温時には低くなり、高
温時には高くなる。リングオシレータ１００内の各イン
バータＧ１は内部電圧発生回路１０１から供給される内
部電圧Ｖｏｃにより駆動される。それにより、常温時に
は、パルス信号φの周期が長くなり、高温時には短くな
る。
Description
【０００１】
【産業上の利用分野】この発明はパルス信号発生回路お
よび半導体記憶装置に関し、特にリフレッシュ動作を制
御するために用いられるパルス信号発生回路に関する。
よび半導体記憶装置に関し、特にリフレッシュ動作を制
御するために用いられるパルス信号発生回路に関する。
【０００２】
【従来の技術】図９は、一般的なダイナミックランダム
アクセスメモリ（以下、ＤＲＡＭと呼ぶ）の構成を示す
ブロック図である。このＤＲＡＭは半導体チップＣＨ上
に形成される。
アクセスメモリ（以下、ＤＲＡＭと呼ぶ）の構成を示す
ブロック図である。このＤＲＡＭは半導体チップＣＨ上
に形成される。
【０００３】メモリセルアレイ１は、複数のワード線、
複数のワード線に交差する複数のビット線、およびこれ
らの交点に接続される複数のメモリセルを含む。各メモ
リセルは、データを記憶するキャパシタおよびＮチャネ
ルトランジスタを含む。Ｎチャネルトランジスタは、キ
ャパシタとビット線との間に接続され、そのゲートはワ
ード線に接続される。
複数のワード線に交差する複数のビット線、およびこれ
らの交点に接続される複数のメモリセルを含む。各メモ
リセルは、データを記憶するキャパシタおよびＮチャネ
ルトランジスタを含む。Ｎチャネルトランジスタは、キ
ャパシタとビット線との間に接続され、そのゲートはワ
ード線に接続される。
【０００４】ＲＡＳバッファ２は、外部ロウアドレスス
トローブ信号／ＲＡＳを受け、内部ロウアドレスストロ
ーブ信号／ＲＡＳＩを発生する。ＣＡＳバッファ３は、
外部コラムアドレスストローブ信号ＣＡＳを受け、内部
コラムアドレスストローブ信号／ＣＡＳＩを発生する。
ＷＥバッファ４は、外部ライトイネーブル信号／Ｗを受
け、内部ライトイネーブル信号／ＷＩを発生する。
トローブ信号／ＲＡＳを受け、内部ロウアドレスストロ
ーブ信号／ＲＡＳＩを発生する。ＣＡＳバッファ３は、
外部コラムアドレスストローブ信号ＣＡＳを受け、内部
コラムアドレスストローブ信号／ＣＡＳＩを発生する。
ＷＥバッファ４は、外部ライトイネーブル信号／Ｗを受
け、内部ライトイネーブル信号／ＷＩを発生する。
【０００５】通常動作時には、ロウアドレスバッファ５
は、スイッチ１７を介して外部アドレス信号ＡＤＤを受
け、内部ロウアドレスストローブ信号／ＲＡＳＩに応答
してロウアドレス信号を発生する。ロウデコーダ６は、
ロウアドレス信号に応答して、メモリセルアレイ１内の
複数のワード線のいずれか１つを選択する。ワードドラ
イバ７は、ロウデコーダ６により選択されたワード線を
所定の電圧に駆動する。それにより、選択されたワード
線に接続された複数のメモリセルからそれぞれ対応する
ビット線対にデータが読出される。各ビット線対に読出
されたデータはセンスアンプ８により増幅される。
は、スイッチ１７を介して外部アドレス信号ＡＤＤを受
け、内部ロウアドレスストローブ信号／ＲＡＳＩに応答
してロウアドレス信号を発生する。ロウデコーダ６は、
ロウアドレス信号に応答して、メモリセルアレイ１内の
複数のワード線のいずれか１つを選択する。ワードドラ
イバ７は、ロウデコーダ６により選択されたワード線を
所定の電圧に駆動する。それにより、選択されたワード
線に接続された複数のメモリセルからそれぞれ対応する
ビット線対にデータが読出される。各ビット線対に読出
されたデータはセンスアンプ８により増幅される。
【０００６】コラムアドレスバッファ９は、外部アドレ
ス信号ＡＤＤを受け、内部コラムアドレスストローブ信
号／ＣＡＳＩに応答してコラムアドレス信号を発生す
る。コラムデコーダ１０は、コラムアドレス信号に応答
して複数のビット線対のうちいずれかを選択する。それ
により、選択されたビット線対が入出力線対に接続され
る。
ス信号ＡＤＤを受け、内部コラムアドレスストローブ信
号／ＣＡＳＩに応答してコラムアドレス信号を発生す
る。コラムデコーダ１０は、コラムアドレス信号に応答
して複数のビット線対のうちいずれかを選択する。それ
により、選択されたビット線対が入出力線対に接続され
る。
【０００７】書込動作時には、外部から与えられる入力
データＤがＩ／Ｏ回路１１を介して入出力線対に与えら
れる。読出動作時には、入出力線対上のデータがＩ／Ｏ
回路１１を介して出力データＤとしてチップ外部に出力
される。
データＤがＩ／Ｏ回路１１を介して入出力線対に与えら
れる。読出動作時には、入出力線対上のデータがＩ／Ｏ
回路１１を介して出力データＤとしてチップ外部に出力
される。
【０００８】制御回路１２は、内部ロウアドレスストロ
ーブ信号／ＲＡＳＩ、内部コラムアドレスストローブ信
号／ＣＡＳＩおよび内部ライトイネーブル信号／ＷＩに
応答して、各部分を制御するための種々の制御信号を発
生する。
ーブ信号／ＲＡＳＩ、内部コラムアドレスストローブ信
号／ＣＡＳＩおよび内部ライトイネーブル信号／ＷＩに
応答して、各部分を制御するための種々の制御信号を発
生する。
【０００９】セルフリフレッシュ切替回路１３、内部ア
ドレス発生回路１４、パルス信号発生回路１５およびタ
イマー１６はリフレッシュ制御回路を構成する。
ドレス発生回路１４、パルス信号発生回路１５およびタ
イマー１６はリフレッシュ制御回路を構成する。
【００１０】タイマー１６から出力されるリフレッシュ
イネーブル信号ＲＥＦＥが活性状態（たとえばハイレベ
ル）になると、リフレッシュ動作が行なわれる。リフレ
ッシュ動作時には、ロウデコーダ６が、ロウアドレス信
号に応答して、メモリセルアレイ１内の複数のワード線
のいずれかを選択する。ワードドライバ７は、ロウデコ
ーダ６により選択されたワード線を所定の電圧に駆動す
る。それにより、選択されたワード線に接続された複数
のメモリセルからそれぞれ対応するビット線対にデータ
が読出される。各ビット線対に読出されたデータはセン
スアンプ８により増幅される。
イネーブル信号ＲＥＦＥが活性状態（たとえばハイレベ
ル）になると、リフレッシュ動作が行なわれる。リフレ
ッシュ動作時には、ロウデコーダ６が、ロウアドレス信
号に応答して、メモリセルアレイ１内の複数のワード線
のいずれかを選択する。ワードドライバ７は、ロウデコ
ーダ６により選択されたワード線を所定の電圧に駆動す
る。それにより、選択されたワード線に接続された複数
のメモリセルからそれぞれ対応するビット線対にデータ
が読出される。各ビット線対に読出されたデータはセン
スアンプ８により増幅される。
【００１１】その後、ワード線の電圧が接地電圧に戻さ
れる。それにより、センスアンプ８により増幅された複
数のビット線対上のデータが、そのワード線に接続され
た複数のメモリセルにそれぞれ書込まれる。このように
して、選択されたワード線に接続された複数のメモリセ
ル内のデータがリフレッシュされる。
れる。それにより、センスアンプ８により増幅された複
数のビット線対上のデータが、そのワード線に接続され
た複数のメモリセルにそれぞれ書込まれる。このように
して、選択されたワード線に接続された複数のメモリセ
ル内のデータがリフレッシュされる。
【００１２】次に、図１０のタイミングチャートを参照
しながら図９のＤＲＡＭのセルフリフレッシュ動作を説
明する。
しながら図９のＤＲＡＭのセルフリフレッシュ動作を説
明する。
【００１３】セルフリフレッシュ切替回路１３には、制
御回路１２からクロック信号φE が与えられる。セルフ
リフレッシュ切替回路１３は、内部アドレス発生回路１
４、パルス信号発生回路１５、タイマー１６およびスイ
ッチ１７にセルフリフレッシュ制御信号ＳＲＥＦを与え
る。
御回路１２からクロック信号φE が与えられる。セルフ
リフレッシュ切替回路１３は、内部アドレス発生回路１
４、パルス信号発生回路１５、タイマー１６およびスイ
ッチ１７にセルフリフレッシュ制御信号ＳＲＥＦを与え
る。
【００１４】図１０において、外部コラムアドレススト
ローブ信号／ＣＡＳがローレベルに立下がった後外部ロ
ウアドレスストローブ信号／ＲＡＳが時刻ｔ１でローレ
ベルに立下がると（ＣＡＳビフォアＲＡＳサイクル）、
タイマー１６から出力されるリフレッシュイネーブル信
号ＲＥＦＥがハイレベルに立上がる。それにより上記の
リフレッシュ動作が行なわれる。
ローブ信号／ＣＡＳがローレベルに立下がった後外部ロ
ウアドレスストローブ信号／ＲＡＳが時刻ｔ１でローレ
ベルに立下がると（ＣＡＳビフォアＲＡＳサイクル）、
タイマー１６から出力されるリフレッシュイネーブル信
号ＲＥＦＥがハイレベルに立上がる。それにより上記の
リフレッシュ動作が行なわれる。
【００１５】セルフリフレッシュ切替回路１３は、クロ
ック信号φE をカウントし、時刻ｔ１から一定時間経過
後の時刻ｔ２で、セルフリフレッシュ制御信号ＳＲＥＦ
を活性状態（ハイレベル）にする。それにより、内部ア
ドレス発生回路１４およびパルス信号発生回路１５が活
性化される。その結果、セルフリフレッシュ動作が開始
される。
ック信号φE をカウントし、時刻ｔ１から一定時間経過
後の時刻ｔ２で、セルフリフレッシュ制御信号ＳＲＥＦ
を活性状態（ハイレベル）にする。それにより、内部ア
ドレス発生回路１４およびパルス信号発生回路１５が活
性化される。その結果、セルフリフレッシュ動作が開始
される。
【００１６】内部アドレス発生回路１４は、リフレッシ
ュアドレスを示すリフレッシュアドレス信号を順次発生
する。また、パルス信号発生回路１５は、一定周期のパ
ルス信号φを発生する。タイマー１６は、パルス信号φ
のパルスをカウントする。
ュアドレスを示すリフレッシュアドレス信号を順次発生
する。また、パルス信号発生回路１５は、一定周期のパ
ルス信号φを発生する。タイマー１６は、パルス信号φ
のパルスをカウントする。
【００１７】タイマー１６は、所定の数のパルスをカウ
ントすると、リフレッシュイネーブル信号ＲＥＦＥをハ
イレベルに立上げ、さらに、所定の数をパルスをカウン
トすると、リフレッシュイネーブル信号ＲＥＦＥをロー
レベルに立下げる。このように、タイマー１６は、パル
ス信号φに応答して、一定周期Ｔ３でリフレッシュイネ
ーブル信号ＲＥＦＥをハイレベルおよびローレベルに繰
返し変化させる。
ントすると、リフレッシュイネーブル信号ＲＥＦＥをハ
イレベルに立上げ、さらに、所定の数をパルスをカウン
トすると、リフレッシュイネーブル信号ＲＥＦＥをロー
レベルに立下げる。このように、タイマー１６は、パル
ス信号φに応答して、一定周期Ｔ３でリフレッシュイネ
ーブル信号ＲＥＦＥをハイレベルおよびローレベルに繰
返し変化させる。
【００１８】ＲＡＳバッファ２は、リフレッシュイネー
ブル信号ＲＥＦＥに応答して、内部ロウアドレスストロ
ーブ信号／ＲＡＳＩをハイレベルおよびロウアドレスに
交互に変化させる。
ブル信号ＲＥＦＥに応答して、内部ロウアドレスストロ
ーブ信号／ＲＡＳＩをハイレベルおよびロウアドレスに
交互に変化させる。
【００１９】ロウアドレスバッファ５は、内部ロウアド
レスストローブ信号／ＲＡＳＩの立下がりに応答して、
内部アドレス発生回路１４により与えられるリフレッシ
ュアドレス信号をロウデコーダ６に順次与える。ロウデ
コーダ６は、リフレッシュアドレス信号に応答してメモ
リセルアレイ１内のワード線を順次選択する。それによ
り、選択されたワード線に接続されたメモリセルのデー
タがリフレッシュされる。
レスストローブ信号／ＲＡＳＩの立下がりに応答して、
内部アドレス発生回路１４により与えられるリフレッシ
ュアドレス信号をロウデコーダ６に順次与える。ロウデ
コーダ６は、リフレッシュアドレス信号に応答してメモ
リセルアレイ１内のワード線を順次選択する。それによ
り、選択されたワード線に接続されたメモリセルのデー
タがリフレッシュされる。
【００２０】上記の動作が、外部ロウアドレスストロー
ブ信号／ＲＡＳがハイレベルに立上がるまで繰返され
る。
ブ信号／ＲＡＳがハイレベルに立上がるまで繰返され
る。
【００２１】図１０において、時刻ｔ１と時刻ｔ２との
間の期間Ｔ１においてリフレッシュ動作が行なわれ、時
刻ｔ２と時刻ｔ３との間の期間Ｔ２においてセルフリフ
レッシュ動作が行なわれる。
間の期間Ｔ１においてリフレッシュ動作が行なわれ、時
刻ｔ２と時刻ｔ３との間の期間Ｔ２においてセルフリフ
レッシュ動作が行なわれる。
【００２２】このように、セルフリフレッシュ動作にお
けるリフレッシュ周期Ｔ３は、タイマー１６によるパル
ス信号φのカウント回数により決定される。
けるリフレッシュ周期Ｔ３は、タイマー１６によるパル
ス信号φのカウント回数により決定される。
【００２３】図１１は、パルス信号発生回路１５の構成
を示す図である。パルス信号発生回路１５は、リング状
に接続された複数のインバータＧ１を含む。複数のイン
バータＧ１がリングオシレータを構成する。このリング
オシレータの２つのインバータＧ１間のノードｎ１から
パルス信号φが発生される。
を示す図である。パルス信号発生回路１５は、リング状
に接続された複数のインバータＧ１を含む。複数のイン
バータＧ１がリングオシレータを構成する。このリング
オシレータの２つのインバータＧ１間のノードｎ１から
パルス信号φが発生される。
【００２４】図１２は、１つのインバータの構成を示す
回路図である。インバータＧ１は、ＰチャネルＭＯＳト
ランジスタＰ１およびＮチャネルＭＯＳトランジスタＮ
１を含む。トランジスタＰ１はノードｎ２とノードｎ５
との間に接続され、そのゲートはノードｎ４に接続され
る。トランジスタＮ１はノードｎ５とノードｎ３との間
に接続され、そのゲートはノードｎ４に接続される。ノ
ードｎ２は電源電圧Ｖｃｃを受ける電源端子に接続さ
れ、ノードｎ３は接地電圧（０Ｖ）を受ける接地端子に
接続される。
回路図である。インバータＧ１は、ＰチャネルＭＯＳト
ランジスタＰ１およびＮチャネルＭＯＳトランジスタＮ
１を含む。トランジスタＰ１はノードｎ２とノードｎ５
との間に接続され、そのゲートはノードｎ４に接続され
る。トランジスタＮ１はノードｎ５とノードｎ３との間
に接続され、そのゲートはノードｎ４に接続される。ノ
ードｎ２は電源電圧Ｖｃｃを受ける電源端子に接続さ
れ、ノードｎ３は接地電圧（０Ｖ）を受ける接地端子に
接続される。
【００２５】インバータＧ１をセルフリフレッシュ制御
信号ＳＲＥＦに応答して活性状態および非活性状態にす
る場合には、電源端子とノードｎ２との間あるいは接地
端子とノードｎ３との間にトランジスタが接続される。
そのトランジスタのゲートにはセルフリフレッシュ制御
信号ＳＲＥＦが与えられる。
信号ＳＲＥＦに応答して活性状態および非活性状態にす
る場合には、電源端子とノードｎ２との間あるいは接地
端子とノードｎ３との間にトランジスタが接続される。
そのトランジスタのゲートにはセルフリフレッシュ制御
信号ＳＲＥＦが与えられる。
【００２６】
【発明が解決しようとする課題】上記のように、ＤＲＡ
Ｍでは、パルス信号発生回路１５から発生されるパルス
信号φのカウント回数により、セルフリフレッシュ動作
におけるリフレッシュ周期Ｔ３が決定されている。ＤＲ
ＡＭの動作温度が高い場合には、メモリセルの記憶保持
時間が短くなる。そのため、高温時には、リフレッシュ
周期Ｔ３を短く設定する必要がある。
Ｍでは、パルス信号発生回路１５から発生されるパルス
信号φのカウント回数により、セルフリフレッシュ動作
におけるリフレッシュ周期Ｔ３が決定されている。ＤＲ
ＡＭの動作温度が高い場合には、メモリセルの記憶保持
時間が短くなる。そのため、高温時には、リフレッシュ
周期Ｔ３を短く設定する必要がある。
【００２７】従来のＤＲＡＭにおいては、高温時の最悪
状態を想定して、タイマー１６によるパルス信号φのカ
ウント回数を少なく設定している。すなわち、常温時に
おいても高温においても、短い周期でリフレッシュ動作
が行なわれる。
状態を想定して、タイマー１６によるパルス信号φのカ
ウント回数を少なく設定している。すなわち、常温時に
おいても高温においても、短い周期でリフレッシュ動作
が行なわれる。
【００２８】その結果、常温時においては、データのリ
ークに関して十分すぎるマージンを有する短い周期でリ
フレッシュ動作が行なわれる。そのため、常温時に余分
な電流が消費される。
ークに関して十分すぎるマージンを有する短い周期でリ
フレッシュ動作が行なわれる。そのため、常温時に余分
な電流が消費される。
【００２９】この発明の目的は、消費電力が低減された
パルス信号発生回路を得ることである。
パルス信号発生回路を得ることである。
【００３０】この発明の他の目的は、リフレッシュ動作
時の消費電力が低減された半導体記憶装置を得ることで
ある。
時の消費電力が低減された半導体記憶装置を得ることで
ある。
【００３１】
【課題を解決するための手段】 （１） 第１の発明 第１の発明に係るパルス信号発生回路は、内部電圧発生
手段および信号発生手段を備える。内部電圧発生手段
は、動作温度に依存した内部電圧を発生する。信号発生
手段は、内部電圧発生手段により発生された内部電圧に
より駆動され、パルス信号を発生する。
手段および信号発生手段を備える。内部電圧発生手段
は、動作温度に依存した内部電圧を発生する。信号発生
手段は、内部電圧発生手段により発生された内部電圧に
より駆動され、パルス信号を発生する。
【００３２】（２） 第２の発明 第２の発明に係るパルス信号発生回路は、信号発生手段
および抵抗手段を備える。信号発生手段は、リング状に
接続された複数のインバータを含み、パルス信号を発生
する。抵抗手段は、複数のインバータのいずれかの間に
接続され、負の温度特性を有する。
および抵抗手段を備える。信号発生手段は、リング状に
接続された複数のインバータを含み、パルス信号を発生
する。抵抗手段は、複数のインバータのいずれかの間に
接続され、負の温度特性を有する。
【００３３】（３） 第３の発明 第３の発明に係るパルス信号発生回路は、電源電圧を受
けるノード、信号発生手段、抵抗手段および制御手段を
備える。信号発生手段は、ノードから供給される電源電
圧により駆動され、パルス信号を発生する。抵抗手段
は、ノードと信号発生手段との間に接続される。制御手
段は、抵抗手段の抵抗値を動作温度に依存して制御す
る。
けるノード、信号発生手段、抵抗手段および制御手段を
備える。信号発生手段は、ノードから供給される電源電
圧により駆動され、パルス信号を発生する。抵抗手段
は、ノードと信号発生手段との間に接続される。制御手
段は、抵抗手段の抵抗値を動作温度に依存して制御す
る。
【００３４】（４） 第４の発明 第４の発明に係るパルス信号発生回路は、信号発生手
段、温度検出手段および制御手段を備える。信号発生手
段は、パルス信号を発生する。温度検出手段は、動作温
度を検出して検出信号を出力する。制御手段は、温度検
出手段からの検出信号に応答して信号発生手段により発
生されるパルス信号の周期を制御する。
段、温度検出手段および制御手段を備える。信号発生手
段は、パルス信号を発生する。温度検出手段は、動作温
度を検出して検出信号を出力する。制御手段は、温度検
出手段からの検出信号に応答して信号発生手段により発
生されるパルス信号の周期を制御する。
【００３５】（５） 第５の発明 第５の発明に係る半導体記憶装置は、データを記憶する
ダイナミック型記憶手段、パルス信号を発生するパルス
信号発生手段、およびパルス信号発生手段により発生さ
れたパルス信号に応答してダイナミック型記憶手段のリ
フレッシュ動作を制御するリフレッシュ制御手段を備え
る。
ダイナミック型記憶手段、パルス信号を発生するパルス
信号発生手段、およびパルス信号発生手段により発生さ
れたパルス信号に応答してダイナミック型記憶手段のリ
フレッシュ動作を制御するリフレッシュ制御手段を備え
る。
【００３６】パルス信号発生手段は、内部電圧発生手段
および信号発生手段を含む。内部電圧発生手段は、動作
温度に依存した内部電圧を発生する。信号発生手段は、
内部電圧発生手段により発生された内部電圧により駆動
され、パルス信号を発生する。
および信号発生手段を含む。内部電圧発生手段は、動作
温度に依存した内部電圧を発生する。信号発生手段は、
内部電圧発生手段により発生された内部電圧により駆動
され、パルス信号を発生する。
【００３７】（６） 第６の発明 第６の発明に係る半導体記憶装置は、データを記憶する
ダイナミック型記憶手段、パルス信号を発生するパルス
信号発生手段、およびパルス信号発生手段により発生さ
れたパルス信号に応答してダイナミック型記憶手段のリ
フレッシュ動作を制御するリフレッシュ制御手段を備え
る。
ダイナミック型記憶手段、パルス信号を発生するパルス
信号発生手段、およびパルス信号発生手段により発生さ
れたパルス信号に応答してダイナミック型記憶手段のリ
フレッシュ動作を制御するリフレッシュ制御手段を備え
る。
【００３８】パルス信号発生手段は、信号発生手段およ
び抵抗手段を含む。信号発生手段は、リング状に接続さ
れた複数のインバータを含み、パルス信号を発生する。
抵抗手段は、複数のインバータのいずれかの間に接続さ
れ、負の温度特性を有する。
び抵抗手段を含む。信号発生手段は、リング状に接続さ
れた複数のインバータを含み、パルス信号を発生する。
抵抗手段は、複数のインバータのいずれかの間に接続さ
れ、負の温度特性を有する。
【００３９】（７） 第７の発明 第７の発明に係る半導体記憶装置は、データを記憶する
ダイナミック型記憶手段、パルス信号を発生するパルス
信号発生手段、およびパルス信号発生手段により発生さ
れたパルス信号に応答してダイナミック型記憶手段のリ
フレッシュ動作を制御するリフレッシュ制御手段を備え
る。
ダイナミック型記憶手段、パルス信号を発生するパルス
信号発生手段、およびパルス信号発生手段により発生さ
れたパルス信号に応答してダイナミック型記憶手段のリ
フレッシュ動作を制御するリフレッシュ制御手段を備え
る。
【００４０】パルス信号発生手段は、電源電圧を受ける
ノード、信号発生手段、抵抗手段および抵抗制御手段を
含む。信号発生手段は、ノードから供給される電源電圧
により駆動され、パルス信号を発生する。抵抗手段は、
ノードと信号発生手段との間に接続される。抵抗制御手
段は、抵抗手段の抵抗値を動作温度に依存して制御す
る。
ノード、信号発生手段、抵抗手段および抵抗制御手段を
含む。信号発生手段は、ノードから供給される電源電圧
により駆動され、パルス信号を発生する。抵抗手段は、
ノードと信号発生手段との間に接続される。抵抗制御手
段は、抵抗手段の抵抗値を動作温度に依存して制御す
る。
【００４１】（８） 第８の発明 第８の発明に係る半導体記憶装置は、データを記憶する
ダイナミック型記憶手段、パルス信号を発生するパルス
信号発生手段、およびパルス信号発生手段により発生さ
れたパルス信号に応答してダイナミック型記憶手段のリ
フレッシュ動作を制御するリフレッシュ制御手段を備え
る。
ダイナミック型記憶手段、パルス信号を発生するパルス
信号発生手段、およびパルス信号発生手段により発生さ
れたパルス信号に応答してダイナミック型記憶手段のリ
フレッシュ動作を制御するリフレッシュ制御手段を備え
る。
【００４２】パルス信号発生手段は、信号発生手段、温
度検出手段および周期制御手段を含む。信号発生手段は
パルス信号を発生する。温度検出手段は、動作温度を検
出して検出信号を出力する。周期制御手段は、温度検出
手段からの検出信号に応答して信号発生手段により発生
されるパルス信号の周期を制御する。
度検出手段および周期制御手段を含む。信号発生手段は
パルス信号を発生する。温度検出手段は、動作温度を検
出して検出信号を出力する。周期制御手段は、温度検出
手段からの検出信号に応答して信号発生手段により発生
されるパルス信号の周期を制御する。
【００４３】
（１） 第１の発明 第１の発明に係るパルス信号発生回路においては、動作
温度に依存して信号発生手段の駆動電圧が変化する。そ
れにより、信号発生手段により発生されるパルス信号の
周期が動作温度に依存して変化する。
温度に依存して信号発生手段の駆動電圧が変化する。そ
れにより、信号発生手段により発生されるパルス信号の
周期が動作温度に依存して変化する。
【００４４】（２） 第２の発明 第２の発明に係るパルス信号発生回路においては、動作
温度が高くなると、抵抗手段の抵抗値が小さくなり、動
作温度が低くなると、抵抗手段の抵抗値が大きくなる。
それにより、動作温度が高くなると、信号発生手段によ
り発生されるパルス信号の周期が短くなり、動作温度が
低くなると、信号発生手段により発生されるパルス信号
の周期が長くなる。
温度が高くなると、抵抗手段の抵抗値が小さくなり、動
作温度が低くなると、抵抗手段の抵抗値が大きくなる。
それにより、動作温度が高くなると、信号発生手段によ
り発生されるパルス信号の周期が短くなり、動作温度が
低くなると、信号発生手段により発生されるパルス信号
の周期が長くなる。
【００４５】（３） 第３の発明 第３の発明に係るパルス信号発生回路においては、動作
温度に依存して抵抗手段の抵抗値が制御され、信号発生
手段に供給される電流が制御される。それにより、信号
発生手段により発生されるパルス信号の周期が動作温度
に依存して変化する。
温度に依存して抵抗手段の抵抗値が制御され、信号発生
手段に供給される電流が制御される。それにより、信号
発生手段により発生されるパルス信号の周期が動作温度
に依存して変化する。
【００４６】（４） 第４の発明 第４の発明に係るパルス信号発生回路においては、動作
温度が検出され、その検出信号に応答して信号発生手段
により発生されるパルス信号の周期が制御される。
温度が検出され、その検出信号に応答して信号発生手段
により発生されるパルス信号の周期が制御される。
【００４７】（５） 第５の発明 第５の発明に係る半導体記憶装置においては、パルス信
号発生手段により発生されるパルス信号の周期が動作温
度に依存して変化する。したがって、リフレッシュ動作
の周期が動作温度に依存して変化する。
号発生手段により発生されるパルス信号の周期が動作温
度に依存して変化する。したがって、リフレッシュ動作
の周期が動作温度に依存して変化する。
【００４８】（６） 第６の発明 第６の発明に係る半導体記憶装置においては、動作温度
が高くなると、パルス信号発生手段により発生されるパ
ルス信号の周期が短くなり、動作温度が低くなると、パ
ルス信号発生手段により発生されるパルス信号の周期が
長くなる。したがって、動作温度が高くなると、リフレ
ッシュ動作の周期が短くなり、動作温度が低くなると、
リフレッシュ動作の周期が長くなる。
が高くなると、パルス信号発生手段により発生されるパ
ルス信号の周期が短くなり、動作温度が低くなると、パ
ルス信号発生手段により発生されるパルス信号の周期が
長くなる。したがって、動作温度が高くなると、リフレ
ッシュ動作の周期が短くなり、動作温度が低くなると、
リフレッシュ動作の周期が長くなる。
【００４９】（７） 第７の発明 第７の発明に係る半導体記憶装置においては、パルス信
号発生手段により発生されるパルス信号の周期が動作温
度に依存して変化する。したがって、リフレッシュ動作
の周期が動作温度に依存して変化する。
号発生手段により発生されるパルス信号の周期が動作温
度に依存して変化する。したがって、リフレッシュ動作
の周期が動作温度に依存して変化する。
【００５０】（８） 第８の発明 第８の発明に係る半導体記憶装置においては、パルス信
号発生手段により発生されるパルス信号の周期が、検出
された動作温度に基づいて制御される。したがって、リ
フレッシュ動作の周期が、検出された動作温度に基づい
て制御される。
号発生手段により発生されるパルス信号の周期が、検出
された動作温度に基づいて制御される。したがって、リ
フレッシュ動作の周期が、検出された動作温度に基づい
て制御される。
【００５１】
（１） 第１の実施例 図１の（ａ）は第１の実施例によるＤＲＡＭに用いられ
るパルス信号発生回路の構成を示す回路図であり、図１
の（ｂ）はインバータの構成を示す回路図である。第１
の実施例のＤＲＡＭの全体の構成は、図９に示される構
成と同様である。
るパルス信号発生回路の構成を示す回路図であり、図１
の（ｂ）はインバータの構成を示す回路図である。第１
の実施例のＤＲＡＭの全体の構成は、図９に示される構
成と同様である。
【００５２】図１の（ａ）に示されるパルス信号発生回
路は、リングオシレータ１００および内部電圧発生回路
１０１を含む。リングオシレータ１００は、リング状に
接続された複数のインバータＧ１を含む。
路は、リングオシレータ１００および内部電圧発生回路
１０１を含む。リングオシレータ１００は、リング状に
接続された複数のインバータＧ１を含む。
【００５３】各インバータＧ１は、図１の（ｂ）に示さ
れるように、ＰチャネルＭＯＳトランジスタＰ１、Ｎチ
ャネルＭＯＳトランジスタＮ１を含む。トランジスタＰ
１はノードｎ２とノードｎ５との間に接続され、そのゲ
ートはノードｎ４に接続される。トランジスタＮ１はノ
ードｎ５とノードｎ３との間に接続され、そのゲートは
ノードｎ４に接続される。ノードｎ２は内部電源線Ｌに
接続され、ノードｎ３は接地端子に接続される。
れるように、ＰチャネルＭＯＳトランジスタＰ１、Ｎチ
ャネルＭＯＳトランジスタＮ１を含む。トランジスタＰ
１はノードｎ２とノードｎ５との間に接続され、そのゲ
ートはノードｎ４に接続される。トランジスタＮ１はノ
ードｎ５とノードｎ３との間に接続され、そのゲートは
ノードｎ４に接続される。ノードｎ２は内部電源線Ｌに
接続され、ノードｎ３は接地端子に接続される。
【００５４】実際には、パルス信号発生回路１００をセ
ルフリフレッシュ制御信号ＳＲＥＦ（図９参照）に応答
して活性状態または非活性状態にするために、内部電源
線Ｌとノードｎ２との間あるいはノードｎ３と接地端子
との間にトランジスタが接続される。
ルフリフレッシュ制御信号ＳＲＥＦ（図９参照）に応答
して活性状態または非活性状態にするために、内部電源
線Ｌとノードｎ２との間あるいはノードｎ３と接地端子
との間にトランジスタが接続される。
【００５５】内部電圧発生回路１０１は、定電流源１０
２、差動増幅器１０３、ＰチャネルＭＯＳトランジスタ
１０４および抵抗Ｒ１を含む。定電流源１０２は電源電
圧Ｖｃｃを受ける電源端子とノードｎ１１との間に接続
される。抵抗Ｒ１はノードｎ１１と接地端子との間に接
続される。抵抗Ｒ１は、たとえばポリサイドにより形成
され、正の温度特性を有する。ノードｎ１１には基準電
圧Ｖｒｅｆが与えられる。
２、差動増幅器１０３、ＰチャネルＭＯＳトランジスタ
１０４および抵抗Ｒ１を含む。定電流源１０２は電源電
圧Ｖｃｃを受ける電源端子とノードｎ１１との間に接続
される。抵抗Ｒ１はノードｎ１１と接地端子との間に接
続される。抵抗Ｒ１は、たとえばポリサイドにより形成
され、正の温度特性を有する。ノードｎ１１には基準電
圧Ｖｒｅｆが与えられる。
【００５６】差動増幅器１０３の負入力端子はノードｎ
１１に接続され、正入力端子はノードｎ１２に接続され
る。トランジスタ１０４は電源端子とノードｎ１２との
間に接続される。トランジスタ１０４のゲートには差動
増幅器１０３の出力電圧Ｖｏｕｔが与えられる。ノード
ｎ１２は内部電源線Ｌに接続される。ノードｎ１２には
内部電圧Ｖｏｃが与えられる。
１１に接続され、正入力端子はノードｎ１２に接続され
る。トランジスタ１０４は電源端子とノードｎ１２との
間に接続される。トランジスタ１０４のゲートには差動
増幅器１０３の出力電圧Ｖｏｕｔが与えられる。ノード
ｎ１２は内部電源線Ｌに接続される。ノードｎ１２には
内部電圧Ｖｏｃが与えられる。
【００５７】次に、図１のパルス信号発生回路の動作を
説明する。ノードｎ１１の基準電圧Ｖｒｅｆが常に一定
であると仮定すると、差動増幅器１０３の出力電圧Ｖｏ
ｕｔは、ノードｎ１２の内部電圧Ｖｏｃに依存する。内
部電圧Ｖｏｃが基準電圧Ｖｒｅｆに比べて高くなると、
出力電圧Ｖｏｕｔは上昇する。それにより、トランジス
タ１０４は弱いオン状態となり、内部電圧Ｖｏｃを下降
させるように働く。
説明する。ノードｎ１１の基準電圧Ｖｒｅｆが常に一定
であると仮定すると、差動増幅器１０３の出力電圧Ｖｏ
ｕｔは、ノードｎ１２の内部電圧Ｖｏｃに依存する。内
部電圧Ｖｏｃが基準電圧Ｖｒｅｆに比べて高くなると、
出力電圧Ｖｏｕｔは上昇する。それにより、トランジス
タ１０４は弱いオン状態となり、内部電圧Ｖｏｃを下降
させるように働く。
【００５８】逆に、内部電圧Ｖｏｃが基準電圧Ｖｒｅｆ
に比べて低くなると、出力電圧Ｖｏｕｔは下降する。そ
れにより、トランジスタ１０４は強いオン状態となり、
内部電圧Ｖｏｃを上昇させるように働く。このような一
連の動作により、内部電圧Ｖｏｃは基準電圧Ｖｒｅｆに
近づくように制御され、常に一定のレベルに保たれる。
に比べて低くなると、出力電圧Ｖｏｕｔは下降する。そ
れにより、トランジスタ１０４は強いオン状態となり、
内部電圧Ｖｏｃを上昇させるように働く。このような一
連の動作により、内部電圧Ｖｏｃは基準電圧Ｖｒｅｆに
近づくように制御され、常に一定のレベルに保たれる。
【００５９】上記の説明では、基準Ｖｒｅｆが常に一定
であると仮定していたが、図１に示すように、正の温度
特性を有する抵抗Ｒ１を用いることにより、基準Ｖｒｅ
ｆも温度依存性を有する。ただし、上述したような基準
電圧Ｖｒｅｆ、内部電圧Ｖｏｃおよび出力電圧Ｖｏｕｔ
の関係に変化はない。
であると仮定していたが、図１に示すように、正の温度
特性を有する抵抗Ｒ１を用いることにより、基準Ｖｒｅ
ｆも温度依存性を有する。ただし、上述したような基準
電圧Ｖｒｅｆ、内部電圧Ｖｏｃおよび出力電圧Ｖｏｕｔ
の関係に変化はない。
【００６０】動作温度（周囲の温度）が上昇すると、そ
れに伴って抵抗Ｒ１の抵抗値も大きくなる。したがっ
て、基準電圧Ｖｒｅｆが高くなり、結果として内部電圧
Ｖｏｃも基準電圧Ｖｒｅｆに近づくように高くなる。
れに伴って抵抗Ｒ１の抵抗値も大きくなる。したがっ
て、基準電圧Ｖｒｅｆが高くなり、結果として内部電圧
Ｖｏｃも基準電圧Ｖｒｅｆに近づくように高くなる。
【００６１】逆に、動作温度が下降すると、それに伴っ
て抵抗Ｒ１の抵抗値も小さくなる。したがって、基準電
圧Ｖｒｅｆが低くなり、結果として内部電圧Ｖｏｃも基
準電圧Ｖｒｅｆに近づくように低くなる。
て抵抗Ｒ１の抵抗値も小さくなる。したがって、基準電
圧Ｖｒｅｆが低くなり、結果として内部電圧Ｖｏｃも基
準電圧Ｖｒｅｆに近づくように低くなる。
【００６２】このように、動作温度が上昇すると内部電
圧Ｖｏｃも高くなり、動作温度が下降すると内部電圧Ｖ
ｏｃも低くなる。
圧Ｖｏｃも高くなり、動作温度が下降すると内部電圧Ｖ
ｏｃも低くなる。
【００６３】内部電圧発生回路１０１のノードｎ１２は
内部電源線Ｌに接続されているので、リングオシレータ
１００の各インバータＧ１は内部電圧Ｖｏｃにより駆動
される。そのため、各インバータＧ１の伝達速度は内部
電圧Ｖｏｃに依存する。
内部電源線Ｌに接続されているので、リングオシレータ
１００の各インバータＧ１は内部電圧Ｖｏｃにより駆動
される。そのため、各インバータＧ１の伝達速度は内部
電圧Ｖｏｃに依存する。
【００６４】すなわち、動作温度が上昇すると、各イン
バータＧ１の信号の伝達速度が速くなる。その結果、リ
ングオシレータ１００から発生されるパルス信号φの周
期は短くなる。逆に、動作温度が下降すると、各インバ
ータＧ１の信号の伝達速度が遅くなる。その結果、リン
グオシレータ１００から発生されるパルス信号φの周期
は長くなる。
バータＧ１の信号の伝達速度が速くなる。その結果、リ
ングオシレータ１００から発生されるパルス信号φの周
期は短くなる。逆に、動作温度が下降すると、各インバ
ータＧ１の信号の伝達速度が遅くなる。その結果、リン
グオシレータ１００から発生されるパルス信号φの周期
は長くなる。
【００６５】したがって、タイマー１６から発生される
リフレッシュイネーブル信号ＲＥＦＥの周期は、高温時
には短くなり、常温時には長くなる。すなわち、セルフ
リフレッシュ動作におけるリフレッシュ周期Ｔ３（図１
０参照）は、高温時に短くなり、常温時に長くなる。
リフレッシュイネーブル信号ＲＥＦＥの周期は、高温時
には短くなり、常温時には長くなる。すなわち、セルフ
リフレッシュ動作におけるリフレッシュ周期Ｔ３（図１
０参照）は、高温時に短くなり、常温時に長くなる。
【００６６】第１の実施例によれば、高温時にもリフレ
ッシュ動作が確実に行なわれ、かつ常温時の消費電力が
低減される。
ッシュ動作が確実に行なわれ、かつ常温時の消費電力が
低減される。
【００６７】（２） 第２の実施例 図２は、第２の実施例によるＤＲＡＭに用いられるパル
ス信号発生回路の構成を示す回路図である。第２の実施
例のＤＲＡＭの全体の構成は、図９に示される構成と同
様である。
ス信号発生回路の構成を示す回路図である。第２の実施
例のＤＲＡＭの全体の構成は、図９に示される構成と同
様である。
【００６８】図２のパルス信号発生回路は、リングオシ
レータ２００を含む。リングオシレータ２００は、リン
グ状に接続された複数のインバータＧ１および抵抗Ｒ２
を含む。抵抗Ｒ２は、隣接する２つのインバータＧ１間
に接続される。抵抗Ｒ２は、たとえばｎ+ 拡散層により
形成され、負の温度特性を有する。
レータ２００を含む。リングオシレータ２００は、リン
グ状に接続された複数のインバータＧ１および抵抗Ｒ２
を含む。抵抗Ｒ２は、隣接する２つのインバータＧ１間
に接続される。抵抗Ｒ２は、たとえばｎ+ 拡散層により
形成され、負の温度特性を有する。
【００６９】次に、図２のパルス信号発生回路の動作を
説明する。動作温度が上昇すると、抵抗Ｒ２の抵抗値は
小さくなる。それにより、リングオシレータ２００内の
インバータＧ１間の信号の伝達速度が速くなり、ノード
ｎ１から出力されるパルス信号φの周期が短くなる。逆
に、動作温度が下降すると、抵抗Ｒ２の抵抗値は大きく
なる。それにより、リングオシレータ２００内のインバ
ータＧ１間の信号の伝達速度が遅くなり、ノードｎ１か
ら出力されるパルス信号φの周期は長くなる。したがっ
て、リフレッシュ動作におけるリフレッシュ周期Ｔ３
は、高温時には短くなり、常温時には長くなる。
説明する。動作温度が上昇すると、抵抗Ｒ２の抵抗値は
小さくなる。それにより、リングオシレータ２００内の
インバータＧ１間の信号の伝達速度が速くなり、ノード
ｎ１から出力されるパルス信号φの周期が短くなる。逆
に、動作温度が下降すると、抵抗Ｒ２の抵抗値は大きく
なる。それにより、リングオシレータ２００内のインバ
ータＧ１間の信号の伝達速度が遅くなり、ノードｎ１か
ら出力されるパルス信号φの周期は長くなる。したがっ
て、リフレッシュ動作におけるリフレッシュ周期Ｔ３
は、高温時には短くなり、常温時には長くなる。
【００７０】第２の実施例によれば、高温時にもリフレ
ッシュ動作が確実に行なわれ、かつ常温時の消費電力が
低減される。
ッシュ動作が確実に行なわれ、かつ常温時の消費電力が
低減される。
【００７１】（３） 第３の実施例 図３は、第３の実施例によるＤＲＡＭに用いられるパル
ス信号発生回路の構成を示す回路図である。第３の実施
例のＤＲＡＭの全体の構成は、図９に示される構成と同
様である。
ス信号発生回路の構成を示す回路図である。第３の実施
例のＤＲＡＭの全体の構成は、図９に示される構成と同
様である。
【００７２】図３のパルス信号発生回路は、リングオシ
レータ３００、第１の制御信号発生回路３０１および第
２の制御信号発生回路３０２を含む。
レータ３００、第１の制御信号発生回路３０１および第
２の制御信号発生回路３０２を含む。
【００７３】リングオシレータ３００は、リング状に接
続された複数のインバータＧ２を含む。各インバータＧ
２は、ＰチャネルＭＯＳトランジスタＰ１，Ｐ２および
ＮチャネルＭＯＳトランジスタＮ１，Ｎ２を含む。
続された複数のインバータＧ２を含む。各インバータＧ
２は、ＰチャネルＭＯＳトランジスタＰ１，Ｐ２および
ＮチャネルＭＯＳトランジスタＮ１，Ｎ２を含む。
【００７４】電源電圧Ｖｃｃを受ける電源端子とノード
ｎ３２との間にトランジスタＰ２，Ｐ１が直列に接続さ
れ、ノードｎ３２と接地端子との間にトランジスタＮ
１，Ｎ２が直列に接続される。トランジスタＰ１，Ｎ１
のゲートはノードｎ３１に接続される。ノードｎ３１は
前段のインバータのノードｎ３２に接続される。ノード
ｎ３２は後段のインバータのノードｎ３１に接続され
る。
ｎ３２との間にトランジスタＰ２，Ｐ１が直列に接続さ
れ、ノードｎ３２と接地端子との間にトランジスタＮ
１，Ｎ２が直列に接続される。トランジスタＰ１，Ｎ１
のゲートはノードｎ３１に接続される。ノードｎ３１は
前段のインバータのノードｎ３２に接続される。ノード
ｎ３２は後段のインバータのノードｎ３１に接続され
る。
【００７５】トランジスタＰ２のゲートには、第１の制
御信号発生回路３０１から負の温度特性を有する制御信
号Ｓ１が与えられる。トランジスタＮ２のゲートには、
第２の制御信号発生回路３０２から正の温度特性を有す
る制御信号Ｓ２が与えられる。第１の制御信号発生回路
３０１および第２の制御信号発生回路３０２は、図１の
内部電圧発生回路１０１と同様の構成を有する。ただ
し、第１の制御信号発生回路３０１においては、抵抗Ｒ
１として負の温度特性を有する抵抗が用いられる。それ
に対して、第２の制御信号発生回路３０２においては、
抵抗Ｒ１として正の温度特性を有する抵抗が用いられ
る。
御信号発生回路３０１から負の温度特性を有する制御信
号Ｓ１が与えられる。トランジスタＮ２のゲートには、
第２の制御信号発生回路３０２から正の温度特性を有す
る制御信号Ｓ２が与えられる。第１の制御信号発生回路
３０１および第２の制御信号発生回路３０２は、図１の
内部電圧発生回路１０１と同様の構成を有する。ただ
し、第１の制御信号発生回路３０１においては、抵抗Ｒ
１として負の温度特性を有する抵抗が用いられる。それ
に対して、第２の制御信号発生回路３０２においては、
抵抗Ｒ１として正の温度特性を有する抵抗が用いられ
る。
【００７６】次に、図３のパルス信号発生回路の動作を
説明する。動作温度が上昇すると、制御信号Ｓ１の電圧
が低くなり、制御信号Ｓ２の電圧が高くなる。それによ
り、各インバータＧ２内のトランジスタＰ２およびトラ
ンジスタＮ２が強いオン状態になる。したがって、各イ
ンバータＧ１の信号の伝達速度が速くなり、パルス信号
φ（図示せず）の周期は短くなる。
説明する。動作温度が上昇すると、制御信号Ｓ１の電圧
が低くなり、制御信号Ｓ２の電圧が高くなる。それによ
り、各インバータＧ２内のトランジスタＰ２およびトラ
ンジスタＮ２が強いオン状態になる。したがって、各イ
ンバータＧ１の信号の伝達速度が速くなり、パルス信号
φ（図示せず）の周期は短くなる。
【００７７】逆に、動作温度が下降すると、制御信号Ｓ
１の電圧が高くなり、制御信号Ｓ２の電圧が低くなる。
それにより、各インバータＧ内のトランジスタＰ２およ
びトランジスタＮ２が弱いオン状態となる。したがっ
て、各インバータＧ２の信号の伝達速度が遅くなり、パ
ルス信号φの周期は長くなる。
１の電圧が高くなり、制御信号Ｓ２の電圧が低くなる。
それにより、各インバータＧ内のトランジスタＰ２およ
びトランジスタＮ２が弱いオン状態となる。したがっ
て、各インバータＧ２の信号の伝達速度が遅くなり、パ
ルス信号φの周期は長くなる。
【００７８】第３の実施例によれば、高温時にもリフレ
ッシュ動作が確実に行なわれ、かつ常温時の消費電力が
低減される。
ッシュ動作が確実に行なわれ、かつ常温時の消費電力が
低減される。
【００７９】（４） 第４の実施例 図４は、第４の実施例によるＤＲＡＭに用いられるパル
ス信号発生回路の構成を示す回路図である。第４の実施
例のＤＲＡＭの全体の構成は、図９に示される構成と同
様である。
ス信号発生回路の構成を示す回路図である。第４の実施
例のＤＲＡＭの全体の構成は、図９に示される構成と同
様である。
【００８０】図４のパルス信号発生回路は、リングオシ
レータ４００および温度検出回路４０１を含む。
レータ４００および温度検出回路４０１を含む。
【００８１】リングオシレータ４００は、複数の第１の
インバータＧ３、複数の第２のインバータＧ４、トラン
スファゲートＴＧ１，ＴＧ２，ＴＧ３およびＮチャネル
ＭＯＳトランジスタＮ３を含む。
インバータＧ３、複数の第２のインバータＧ４、トラン
スファゲートＴＧ１，ＴＧ２，ＴＧ３およびＮチャネル
ＭＯＳトランジスタＮ３を含む。
【００８２】第２のインバータＧ４はノードｎ４１とノ
ードｎ１との間に直列に接続される。ノードｎ４１とノ
ードｎ４２との間にはトランスファゲートＴＧ１が接続
される。第１のインバータＧ３はノードｎ４４とノード
ｎ４３との間に直列に接続される。ノードｎ４３とノー
ドｎ４１との間にはトランスファゲートＴＧ２が接続さ
れる。ノードｎ４２とノードｎ４４との間にはトランス
ファゲートＴＧ３が接続される。ノードｎ４４はトラン
ジスタＮ３を介して接地される。なお、インバータＧ
３，Ｇ４の各々の構成は、図１２に示される構成と同様
である。
ードｎ１との間に直列に接続される。ノードｎ４１とノ
ードｎ４２との間にはトランスファゲートＴＧ１が接続
される。第１のインバータＧ３はノードｎ４４とノード
ｎ４３との間に直列に接続される。ノードｎ４３とノー
ドｎ４１との間にはトランスファゲートＴＧ２が接続さ
れる。ノードｎ４２とノードｎ４４との間にはトランス
ファゲートＴＧ３が接続される。ノードｎ４４はトラン
ジスタＮ３を介して接地される。なお、インバータＧ
３，Ｇ４の各々の構成は、図１２に示される構成と同様
である。
【００８３】温度検出回路４０１は、動作温度を検出し
て検出信号ＨＴおよびその反転信号／ＨＴを発生する。
温度検出回路４０１は、動作温度が所定の温度よりも低
いときに検出信号ＨＴをローレベルにし、動作温度が所
定の温度よりも高くなると検出信号ＨＴをハイレベルに
する。トランスファゲートＴＧ１，ＴＧ２，ＴＧ３は、
温度検出回路４０１から発生される検出信号ＨＴおよび
その反転信号／ＨＴにより制御される。トランジスタＮ
３は検出信号ＨＴにより制御される。
て検出信号ＨＴおよびその反転信号／ＨＴを発生する。
温度検出回路４０１は、動作温度が所定の温度よりも低
いときに検出信号ＨＴをローレベルにし、動作温度が所
定の温度よりも高くなると検出信号ＨＴをハイレベルに
する。トランスファゲートＴＧ１，ＴＧ２，ＴＧ３は、
温度検出回路４０１から発生される検出信号ＨＴおよび
その反転信号／ＨＴにより制御される。トランジスタＮ
３は検出信号ＨＴにより制御される。
【００８４】次に、図４のパルス信号発生回路の動作を
説明する。常温時には、検出信号ＨＴがローレベルにな
り、反転信号／ＨＴがハイレベルになる。それにより、
トランスファゲートＴＧ２，ＴＧ３がオンし、トランス
ファゲートＴＧ１がオフする。また、トランジスタＮ３
がオフする。その結果、すべてのインバータＧ３，Ｇ４
がリング状に接続される。この場合、ノードｎ１から出
力されるパルス信号φの周期は長くなる。
説明する。常温時には、検出信号ＨＴがローレベルにな
り、反転信号／ＨＴがハイレベルになる。それにより、
トランスファゲートＴＧ２，ＴＧ３がオンし、トランス
ファゲートＴＧ１がオフする。また、トランジスタＮ３
がオフする。その結果、すべてのインバータＧ３，Ｇ４
がリング状に接続される。この場合、ノードｎ１から出
力されるパルス信号φの周期は長くなる。
【００８５】高温時には、検出信号ＨＴがハイレベルに
なり、反転信号／ＨＴはローレベルになる。それによ
り、トランスファゲートＴＧ１がオンし、トランスファ
ゲートＴＧ２，ＴＧ３はオフする。また、トランジスタ
Ｎ３がオンする。その結果、インバータＧ４がリング状
に接続される。この場合、ノードｎ１から出力されるパ
ルス信号φの周期は短くなる。
なり、反転信号／ＨＴはローレベルになる。それによ
り、トランスファゲートＴＧ１がオンし、トランスファ
ゲートＴＧ２，ＴＧ３はオフする。また、トランジスタ
Ｎ３がオンする。その結果、インバータＧ４がリング状
に接続される。この場合、ノードｎ１から出力されるパ
ルス信号φの周期は短くなる。
【００８６】したがって、常温時には、リフレッシュ動
作におけるリフレッシュ周期Ｔ３が長くなり、高温時に
は、リフレッシュ動作におけるリフレッシュ周期Ｔ３が
短くなる。
作におけるリフレッシュ周期Ｔ３が長くなり、高温時に
は、リフレッシュ動作におけるリフレッシュ周期Ｔ３が
短くなる。
【００８７】第４の実施例によれば、高温時にもリフレ
ッシュ動作が確実に行なわれ、かつ常温時の消費電力が
低減される。
ッシュ動作が確実に行なわれ、かつ常温時の消費電力が
低減される。
【００８８】（５） 第５の実施例 図５は、第５の実施例によるＤＲＡＭに用いられるパル
ス信号発生回路の構成を示す回路図である。第５の実施
例のＤＲＡＭの全体の構成は、図９に示される構成と同
様である。
ス信号発生回路の構成を示す回路図である。第５の実施
例のＤＲＡＭの全体の構成は、図９に示される構成と同
様である。
【００８９】図５のパルス信号発生回路は、リングオシ
レータ５００および温度検出回路４０１を含む。リング
オシレータ５００は、リング状に接続された複数のイン
バータＧ１および容量回路５０１，５０２を含む。
レータ５００および温度検出回路４０１を含む。リング
オシレータ５００は、リング状に接続された複数のイン
バータＧ１および容量回路５０１，５０２を含む。
【００９０】容量回路５０１，５０２の各々は、容量Ｃ
１およびトランスファゲートＴＧ４を含む。容量Ｃ１の
一方の端子は電源電圧Ｖｃｃを受ける電源端子に接続さ
れ、他方の端子はトランスファゲートＴＧ４に接続され
る。容量回路５０１はインバータＧ１間のノードｎ５１
に接続される。容量回路５０２はインバータＧ１間のノ
ードｎ５２に接続される。
１およびトランスファゲートＴＧ４を含む。容量Ｃ１の
一方の端子は電源電圧Ｖｃｃを受ける電源端子に接続さ
れ、他方の端子はトランスファゲートＴＧ４に接続され
る。容量回路５０１はインバータＧ１間のノードｎ５１
に接続される。容量回路５０２はインバータＧ１間のノ
ードｎ５２に接続される。
【００９１】温度検出回路４０１の動作は、図４に示さ
れる温度検出回路４０１の動作と同様である。容量回路
５０１，５０２内のトランスファゲートＴＧ４は検出信
号ＨＴおよびその反転信号／ＨＴにより制御される。
れる温度検出回路４０１の動作と同様である。容量回路
５０１，５０２内のトランスファゲートＴＧ４は検出信
号ＨＴおよびその反転信号／ＨＴにより制御される。
【００９２】次に、図５のパルス信号発生回路の動作を
説明する。常温時には、検出信号ＨＴがローレベルにな
り、反転信号／ＨＴがハイレベルになる。それにより、
容量回路５０１，５０２内のトランスファゲートＴＧ４
がオンし、容量Ｃ１がそれぞれノードｎ５１，ｎ５２に
接続される。その結果、リングオシレータ５００内の各
インバータＧ１の信号の伝達速度が遅くなり、ノードｎ
１から出力されるパルス信号φの周期が長くなる。
説明する。常温時には、検出信号ＨＴがローレベルにな
り、反転信号／ＨＴがハイレベルになる。それにより、
容量回路５０１，５０２内のトランスファゲートＴＧ４
がオンし、容量Ｃ１がそれぞれノードｎ５１，ｎ５２に
接続される。その結果、リングオシレータ５００内の各
インバータＧ１の信号の伝達速度が遅くなり、ノードｎ
１から出力されるパルス信号φの周期が長くなる。
【００９３】高温時には、検出信号ＨＴがハイレベルに
なり、反転信号／ＨＴがローレベルになる。それによ
り、容量回路５０１，５０２内のトランスファゲートＴ
Ｇ４がオフし、容量Ｃ１がノードｎ５１，ｎ５２からそ
れぞれ切り離される。その結果、リングオシレータ５０
０内の各インバータＧ１の信号の伝達速度が速くなり、
ノードｎ１から出力されるパルス信号φの周期が短くな
る。
なり、反転信号／ＨＴがローレベルになる。それによ
り、容量回路５０１，５０２内のトランスファゲートＴ
Ｇ４がオフし、容量Ｃ１がノードｎ５１，ｎ５２からそ
れぞれ切り離される。その結果、リングオシレータ５０
０内の各インバータＧ１の信号の伝達速度が速くなり、
ノードｎ１から出力されるパルス信号φの周期が短くな
る。
【００９４】したがって、常温時には、リフレッシュ動
作におけるリフレッシュ周期Ｔ３が長くなり、高温時に
は、リフレッシュ動作における周期Ｔ３が短くなる。
作におけるリフレッシュ周期Ｔ３が長くなり、高温時に
は、リフレッシュ動作における周期Ｔ３が短くなる。
【００９５】第５の実施例によれば、高温時にもリフレ
ッシュ動作が確実に行なわれ、かつ常温時の消費電力が
低減される。
ッシュ動作が確実に行なわれ、かつ常温時の消費電力が
低減される。
【００９６】（６） 第６の実施例 図６は、第６の実施例によるＤＲＡＭに用いられるパル
ス信号発生回路の一部の構成を示す回路図である。第６
の実施例のＤＲＡＭの全体の構成は、図９に示される構
成と同様である。
ス信号発生回路の一部の構成を示す回路図である。第６
の実施例のＤＲＡＭの全体の構成は、図９に示される構
成と同様である。
【００９７】第６の実施例におけるパルス信号発生回路
では、図５に示されるリングオシレータ５００に、容量
回路５０１，５０２の代わりに容量回路６０１が接続さ
れる。他の部分の構成は、図５に示される構成と同様で
ある。
では、図５に示されるリングオシレータ５００に、容量
回路５０１，５０２の代わりに容量回路６０１が接続さ
れる。他の部分の構成は、図５に示される構成と同様で
ある。
【００９８】図６に示される容量回路６０１は、大きな
容量値を有する容量Ｃ２、小さな容量値を有する容量Ｃ
３およびトランスファゲートＴＧ５，ＴＧ６を含む。容
量Ｃ２の一方の端子は電源電圧Ｖｃｃを受ける電源端子
に接続され、他方の端子はトランスファゲートＴＧ５を
介してインバータＧ１（図５参照）間のノードｎ６１に
接続される。容量Ｃ３の一方の端子は電源端子に接続さ
れ、他方の端子はトランスファゲートＴＧ６を介してノ
ードｎ６１に接続される。トランスファゲートＴＧ５，
ＴＧ６は、温度検出回路４０１（図５参照）から発生さ
れる検出信号ＨＴおよびその反転信号／ＨＴにより制御
される。
容量値を有する容量Ｃ２、小さな容量値を有する容量Ｃ
３およびトランスファゲートＴＧ５，ＴＧ６を含む。容
量Ｃ２の一方の端子は電源電圧Ｖｃｃを受ける電源端子
に接続され、他方の端子はトランスファゲートＴＧ５を
介してインバータＧ１（図５参照）間のノードｎ６１に
接続される。容量Ｃ３の一方の端子は電源端子に接続さ
れ、他方の端子はトランスファゲートＴＧ６を介してノ
ードｎ６１に接続される。トランスファゲートＴＧ５，
ＴＧ６は、温度検出回路４０１（図５参照）から発生さ
れる検出信号ＨＴおよびその反転信号／ＨＴにより制御
される。
【００９９】次に、図６に示される容量回路６０１を含
むパルス信号発生回路の動作を説明する。
むパルス信号発生回路の動作を説明する。
【０１００】常温時には、検出信号ＨＴがローレベルに
なり、反転信号／ＨＴがハイレベルになる。それによ
り、容量回路６０１内のトランスファゲートＴＧ５がオ
ンし、トランスファゲートＴＧ６がオフする。したがっ
て、大きな容量値を有する容量Ｃ２がノードｎ６１に接
続され、小さな容量値を有する容量Ｃ３がノードｎ６１
から切り離される。その結果、リングオシレータ内の信
号の伝達速度が遅くなり、パルス信号φの周期が長くな
る。
なり、反転信号／ＨＴがハイレベルになる。それによ
り、容量回路６０１内のトランスファゲートＴＧ５がオ
ンし、トランスファゲートＴＧ６がオフする。したがっ
て、大きな容量値を有する容量Ｃ２がノードｎ６１に接
続され、小さな容量値を有する容量Ｃ３がノードｎ６１
から切り離される。その結果、リングオシレータ内の信
号の伝達速度が遅くなり、パルス信号φの周期が長くな
る。
【０１０１】高温時には、検出信号ＨＴがハイレベルに
なり、反転信号／ＨＴがローレベルになる。それによ
り、容量回路６０１内のトランスファゲートＴＧ５がオ
フし、トランスファゲートＴＧ６がオンする。したがっ
て、大きな容量値を有する容量Ｃ２がノードｎ６１から
切り離され、小さな容量値を有する容量Ｃ３がノードｎ
６１に接続される。その結果、リングオシレータ内の信
号の伝達速度が速くなり、パルス信号φの周期が短くな
る。
なり、反転信号／ＨＴがローレベルになる。それによ
り、容量回路６０１内のトランスファゲートＴＧ５がオ
フし、トランスファゲートＴＧ６がオンする。したがっ
て、大きな容量値を有する容量Ｃ２がノードｎ６１から
切り離され、小さな容量値を有する容量Ｃ３がノードｎ
６１に接続される。その結果、リングオシレータ内の信
号の伝達速度が速くなり、パルス信号φの周期が短くな
る。
【０１０２】したがって、常温時には、リフレッシュ動
作におけるリフレッシュ周期Ｔ３が長くなり、高温時に
は、リフレッシュ動作におけるリフレッシュ周期Ｔ３が
短くなる。
作におけるリフレッシュ周期Ｔ３が長くなり、高温時に
は、リフレッシュ動作におけるリフレッシュ周期Ｔ３が
短くなる。
【０１０３】第６の実施例によれば、高温時にもリフレ
ッシュ動作が確実に行なわれ、かつ常温時の消費電力が
低減される。
ッシュ動作が確実に行なわれ、かつ常温時の消費電力が
低減される。
【０１０４】（７） 第７の実施例 図７は、第７の実施例によるＤＲＡＭに用いられるパル
ス信号発生回路の構成を示す回路図である。第７の実施
例のＤＲＡＭの全体の構成は、図９に示される構成と同
様である。
ス信号発生回路の構成を示す回路図である。第７の実施
例のＤＲＡＭの全体の構成は、図９に示される構成と同
様である。
【０１０５】図７のパルス信号発生回路は、リングオシ
レータ７００および温度検出回路４０１を含む。
レータ７００および温度検出回路４０１を含む。
【０１０６】リングオシレータ７００は、リング状に接
続された複数のインバータＧ１および抵抗回路７０１を
含む。抵抗回路７０１は２つのインバータＧ１間に接続
される。抵抗回路７０１は抵抗Ｒ３およびトランスファ
ゲートＴＧ７，ＴＧ８を含む。ノードｎ７１とノードｎ
７２との間にトランスファゲートＴＧ７が接続される。
また、ノードｎ７１とノードｎ７２との間に、トランス
ファゲートＴＧ７と並列に、トランスファゲートＴＧ８
および抵抗Ｒ３の直列回路が接続される。
続された複数のインバータＧ１および抵抗回路７０１を
含む。抵抗回路７０１は２つのインバータＧ１間に接続
される。抵抗回路７０１は抵抗Ｒ３およびトランスファ
ゲートＴＧ７，ＴＧ８を含む。ノードｎ７１とノードｎ
７２との間にトランスファゲートＴＧ７が接続される。
また、ノードｎ７１とノードｎ７２との間に、トランス
ファゲートＴＧ７と並列に、トランスファゲートＴＧ８
および抵抗Ｒ３の直列回路が接続される。
【０１０７】温度検出回路４０１の動作は、図４に示さ
れる温度検出回路４０１の動作と同様である。抵抗回路
７０１内のトランスファゲートＴＧ７，ＴＧ８は温度検
出回路４０１から発生される検出信号ＨＴおよびその反
転信号／ＨＴにより制御される。
れる温度検出回路４０１の動作と同様である。抵抗回路
７０１内のトランスファゲートＴＧ７，ＴＧ８は温度検
出回路４０１から発生される検出信号ＨＴおよびその反
転信号／ＨＴにより制御される。
【０１０８】次に、図７のパルス信号発生回路の動作を
説明する。常温時には、検出信号ＨＴがローレベルにな
り、反転信号／ＨＴがハイレベルになる。それにより、
抵抗回路７０１内のトランスファゲートＴＧ８がオン
し、トランスファゲートＴＧ７がオフする。したがっ
て、ノードｎ７１とノードｎ７２との間に抵抗Ｒ３が接
続される。その結果、リングオシレータ７００内の信号
の伝達速度が遅くなり、ノードｎ１から出力されるパル
ス信号φの周期が長くなる。
説明する。常温時には、検出信号ＨＴがローレベルにな
り、反転信号／ＨＴがハイレベルになる。それにより、
抵抗回路７０１内のトランスファゲートＴＧ８がオン
し、トランスファゲートＴＧ７がオフする。したがっ
て、ノードｎ７１とノードｎ７２との間に抵抗Ｒ３が接
続される。その結果、リングオシレータ７００内の信号
の伝達速度が遅くなり、ノードｎ１から出力されるパル
ス信号φの周期が長くなる。
【０１０９】高温時には、検出信号ＨＴがハイレベルに
なり、反転信号／ＨＴがローレベルになる。それによ
り、抵抗回路７０１内のトランスファゲートＴＧ７がオ
ンし、トランスファゲートＴＧ８がオフする。したがっ
て、ノードｎ７１とノードｎ７２とが接続される。その
結果、リングオシレータ７００内の信号の伝達速度が速
くなり、ノードｎ１から出力されるパルス信号φの周期
が短くなる。
なり、反転信号／ＨＴがローレベルになる。それによ
り、抵抗回路７０１内のトランスファゲートＴＧ７がオ
ンし、トランスファゲートＴＧ８がオフする。したがっ
て、ノードｎ７１とノードｎ７２とが接続される。その
結果、リングオシレータ７００内の信号の伝達速度が速
くなり、ノードｎ１から出力されるパルス信号φの周期
が短くなる。
【０１１０】したがって、常温時には、リフレッシュ動
作におけるリフレッシュ周期Ｔ３が長くなり、高温時に
は、リフレッシュ動作におけるリフレッシュ周期Ｔ３が
短くなる。
作におけるリフレッシュ周期Ｔ３が長くなり、高温時に
は、リフレッシュ動作におけるリフレッシュ周期Ｔ３が
短くなる。
【０１１１】第７の実施例によれば、高温時にもリフレ
ッシュ動作が確実に行なわれ、かつ常温時の消費電力が
低減される。
ッシュ動作が確実に行なわれ、かつ常温時の消費電力が
低減される。
【０１１２】（８） 第８の実施例 図８は、第８の実施例によるＤＲＡＭに用いられるパル
ス信号発生回路の構成を示す回路図である。第８の実施
例のＤＲＡＭの全体の構成は、図９に示される構成と同
様である。
ス信号発生回路の構成を示す回路図である。第８の実施
例のＤＲＡＭの全体の構成は、図９に示される構成と同
様である。
【０１１３】図８のパルス信号発生回路は、リングオシ
レータ８００および温度検出回路４０１を含む。
レータ８００および温度検出回路４０１を含む。
【０１１４】リングオシレータ８００は、リング状に接
続された複数のインバータＧ１および抵抗回路８０１を
含む。抵抗回路８０１は２つのインバータＧ１間に接続
される。抵抗回路８０１は、大きな抵抗値を有する抵抗
Ｒ４、小さな抵抗値を有する抵抗Ｒ５およびトランスフ
ァゲートＴＧ９，ＴＧ１０を含む。ノードｎ８１とノー
ドｎ８２との間には、トランスファゲートＴＧ９および
抵抗Ｒ４の直列回路と、トランスファゲートＴＧ１０お
よび抵抗Ｒ５の直列回路とが、並列に接続される。
続された複数のインバータＧ１および抵抗回路８０１を
含む。抵抗回路８０１は２つのインバータＧ１間に接続
される。抵抗回路８０１は、大きな抵抗値を有する抵抗
Ｒ４、小さな抵抗値を有する抵抗Ｒ５およびトランスフ
ァゲートＴＧ９，ＴＧ１０を含む。ノードｎ８１とノー
ドｎ８２との間には、トランスファゲートＴＧ９および
抵抗Ｒ４の直列回路と、トランスファゲートＴＧ１０お
よび抵抗Ｒ５の直列回路とが、並列に接続される。
【０１１５】温度検出回路４０１の動作は、図４に示さ
れる温度検出回路４０１の動作と同様である。抵抗回路
８０１内のトランスファゲートＴＧ９，ＴＧ１０は、温
度検出回路４０１により発生される検出信号ＨＴおよび
その反転信号／ＨＴにより制御される。
れる温度検出回路４０１の動作と同様である。抵抗回路
８０１内のトランスファゲートＴＧ９，ＴＧ１０は、温
度検出回路４０１により発生される検出信号ＨＴおよび
その反転信号／ＨＴにより制御される。
【０１１６】次に、図８のパルス信号発生回路の動作を
説明する。常温時には、検出信号ＨＴがローレベルにな
り、反転信号／ＨＴがハイレベルになる。それにより、
抵抗回路８０１内のトランスファゲートＴＧ９がオン
し、トランスファゲートＴＧ１０がオフする。したがっ
て、ノードｎ８１とノードｎ８２との間に大きな抵抗値
を有する抵抗Ｒ４が接続される。その結果、リングオシ
レータ８００内の信号の伝達速度が遅くなり、ノードｎ
１から出力されるパルス信号φの周期が長くなる。高温
時には、検出信号ＨＴがハイレベルになり、反転信号／
ＨＴがローレベルになる。それにより、抵抗回路８０１
内のトランスファゲートＴＧ１０がオンし、トランスフ
ァゲートＴＧ９がオフする。したがって、ノードｎ８１
とノードｎ８２との間に小さな抵抗値を有する抵抗Ｒ５
が接続される。その結果、リングオシレータ８００内の
信号の伝達速度が速くなり、ノードｎ１から出力される
パルス信号φの周期が短くなる。
説明する。常温時には、検出信号ＨＴがローレベルにな
り、反転信号／ＨＴがハイレベルになる。それにより、
抵抗回路８０１内のトランスファゲートＴＧ９がオン
し、トランスファゲートＴＧ１０がオフする。したがっ
て、ノードｎ８１とノードｎ８２との間に大きな抵抗値
を有する抵抗Ｒ４が接続される。その結果、リングオシ
レータ８００内の信号の伝達速度が遅くなり、ノードｎ
１から出力されるパルス信号φの周期が長くなる。高温
時には、検出信号ＨＴがハイレベルになり、反転信号／
ＨＴがローレベルになる。それにより、抵抗回路８０１
内のトランスファゲートＴＧ１０がオンし、トランスフ
ァゲートＴＧ９がオフする。したがって、ノードｎ８１
とノードｎ８２との間に小さな抵抗値を有する抵抗Ｒ５
が接続される。その結果、リングオシレータ８００内の
信号の伝達速度が速くなり、ノードｎ１から出力される
パルス信号φの周期が短くなる。
【０１１７】したがって、常温時には、リフレッシュ動
作におけるリフレッシュ周期Ｔ３が長くなり、高温時に
は、リフレッシュ動作におけるリフレッシュ周期Ｔ３が
短くなる。
作におけるリフレッシュ周期Ｔ３が長くなり、高温時に
は、リフレッシュ動作におけるリフレッシュ周期Ｔ３が
短くなる。
【０１１８】第８の実施例によれば、高温時にもリフレ
ッシュ動作が確実に行なわれ、かつ常温時の消費電力が
低減される。
ッシュ動作が確実に行なわれ、かつ常温時の消費電力が
低減される。
【０１１９】
【発明の効果】第１ないし第４の発明によれば、動作温
度に依存して周期が変化するパルス信号を発生するパル
ス信号発生回路が得られる。したがって、そのパルス信
号発生回路を用いてリフレッシュ動作を制御すれば、常
にデータのリークに対して必要な時間的なマージンを与
えつつ、リフレッシュ動作時の消費電力を低減すること
ができる。
度に依存して周期が変化するパルス信号を発生するパル
ス信号発生回路が得られる。したがって、そのパルス信
号発生回路を用いてリフレッシュ動作を制御すれば、常
にデータのリークに対して必要な時間的なマージンを与
えつつ、リフレッシュ動作時の消費電力を低減すること
ができる。
【０１２０】第５ないし第８の発明によれば、リフレッ
シュ動作の周期が動作温度に依存して変化する半導体記
憶装置が得られる。したがって、常にデータのリークに
対して必要な時間的なマージンを与えつつ、リフレッシ
ュ動作時の消費電力を低減することができる。
シュ動作の周期が動作温度に依存して変化する半導体記
憶装置が得られる。したがって、常にデータのリークに
対して必要な時間的なマージンを与えつつ、リフレッシ
ュ動作時の消費電力を低減することができる。
【図１】第１の実施例によるＤＲＡＭに用いられるパル
ス信号発生回路の構成を示す回路図である。
ス信号発生回路の構成を示す回路図である。
【図２】第２の実施例によるＤＲＡＭに用いられるパル
ス信号発生回路の構成を示す回路図である。
ス信号発生回路の構成を示す回路図である。
【図３】第３の実施例によるＤＲＡＭに用いられるパル
ス信号発生回路の構成を示す回路図である。
ス信号発生回路の構成を示す回路図である。
【図４】第４の実施例によるＤＲＡＭに用いられるパル
ス信号発生回路の構成を示す回路図である。
ス信号発生回路の構成を示す回路図である。
【図５】第５の実施例によるＤＲＡＭに用いられるパル
ス信号発生回路の構成を示す回路図である。
ス信号発生回路の構成を示す回路図である。
【図６】第６の実施例によるＤＲＡＭに用いられるパル
ス信号発生回路の一部の構成を示す回路図である。
ス信号発生回路の一部の構成を示す回路図である。
【図７】第７の実施例によるＤＲＡＭに用いられるパル
ス信号発生回路の構成を示す回路図である。
ス信号発生回路の構成を示す回路図である。
【図８】第８の実施例によるＤＲＡＭに用いられるパル
ス信号発生回路の構成を示す回路図である。
ス信号発生回路の構成を示す回路図である。
【図９】一般的なＤＲＡＭの全体の構成を示すブロック
図である。
図である。
【図１０】図９のＤＲＡＭにおけるセルフリフレッシュ
動作を説明するためのタイミングチャートである。
動作を説明するためのタイミングチャートである。
【図１１】従来のパルス信号発生回路の構成を示す図で
ある。
ある。
【図１２】インバータの構成を示す回路図である。
１ メモリセルアレイ ２ ＲＡＳバッファ ５ ロウアドレスバッファ ６ ロウデコーダ ７ ワードドライバ ８ センスアンプ １２ 制御回路 １３ セルフリフレッシュ切替回路 １４ 内部アドレス発生回路 １５ パルス信号発生回路 １６ タイマー １７ スイッチ １００，２００，３００，４００，５００，７００，８
００ リングオシレータ １０１ 内部電圧発生回路 ３０１ 第１の制御信号発生回路 ３０２ 第２の制御信号発生回路 ４０１ 温度検出回路 ５０１，５０２，６０１ 容量回路 ７０１，８０１ 抵抗回路 Ｇ１〜Ｇ４ インバータ Ｒ１〜Ｒ５ 抵抗 Ｃ１〜Ｃ３ 容量 ＴＧ１〜ＴＧ１０ トランスファゲート Ｐ１，Ｐ２ ＰチャネルＭＯＳトランジスタ Ｎ１，Ｎ２，Ｎ３ ＮチャネルＭＯＳトランジスタ φ パルス信号 なお、各図中同一符号は同一または相当部分を示す。
００ リングオシレータ １０１ 内部電圧発生回路 ３０１ 第１の制御信号発生回路 ３０２ 第２の制御信号発生回路 ４０１ 温度検出回路 ５０１，５０２，６０１ 容量回路 ７０１，８０１ 抵抗回路 Ｇ１〜Ｇ４ インバータ Ｒ１〜Ｒ５ 抵抗 Ｃ１〜Ｃ３ 容量 ＴＧ１〜ＴＧ１０ トランスファゲート Ｐ１，Ｐ２ ＰチャネルＭＯＳトランジスタ Ｎ１，Ｎ２，Ｎ３ ＮチャネルＭＯＳトランジスタ φ パルス信号 なお、各図中同一符号は同一または相当部分を示す。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 澤田 誠二 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社北伊丹製作所内
Claims (8)
- 【請求項１】 動作温度に依存した内部電圧を発生する
内部電圧発生手段と、 前記内部電圧発生手段により発生された前記内部電圧に
より駆動され、パルス信号を発生する信号発生手段とを
備えた、パルス信号発生回路。 - 【請求項２】 リング状に接続された複数のインバータ
を含み、パルス信号を発生する信号発生手段と、 前記複数のインバータのいずれかの間に接続され、負の
温度特性を有する抵抗手段とを備えた、パルス信号発生
回路。 - 【請求項３】 電源電圧を受けるノードと、 前記ノードから供給される電源電圧により駆動され、パ
ルス信号を発生する信号発生手段と、 前記ノードと前記信号発生手段との間に接続された抵抗
手段と、 前記抵抗手段の抵抗値を温度に依存して制御する制御手
段とを備えた、パルス信号発生回路。 - 【請求項４】 パルス信号を発生する信号発生手段と、 動作温度を検出して検出信号を出力する温度検出手段
と、 前記温度検出手段からの前記検出信号に応答して、前記
信号発生手段により発生されるパルス信号の周期を制御
する制御手段とを備えた、パルス信号発生回路。 - 【請求項５】 データを記憶するダイナミック型記憶手
段と、 パルス信号を発生するパルス信号発生手段と、 前記パルス信号発生手段により発生されたパルス信号に
応答して前記ダイナミック型記憶手段のリフレッシュ動
作を制御するリフレッシュ制御手段とを備え、 前記パルス信号発生手段は、 動作温度に依存した内部電圧を発生する内部電圧発生手
段と、 前記内部電圧発生手段により発生された前記内部電圧に
より駆動され、パルス信号を発生する信号発生手段とを
含む、半導体記憶装置。 - 【請求項６】 データを記憶するダイナミック型記憶手
段と、 パルス信号を発生するパルス信号発生手段と、 前記パルス信号発生手段により発生されたパルス信号に
応答して前記ダイナミック型記憶手段のリフレッシュ動
作を制御するリフレッシュ制御手段とを備え、 前記パルス信号発生手段は、 リング状に接続された複数のインバータを含み、パルス
信号を発生する信号発生手段と、 前記複数のインバータのいずれかの間に接続され、負の
温度特性を有する抵抗手段とを含む、半導体記憶装置。 - 【請求項７】 データを記憶するダイナミック型記憶手
段と、 パルス信号を発生するパルス信号発生手段と、 前記パルス信号発生手段により発生されたパルス信号に
応答して前記ダイナミック型記憶手段のリフレッシュ動
作を制御するリフレッシュ制御手段とを備え、 前記パルス信号発生手段は、 電源電圧を受けるノードと、 前記ノードから供給される電源電圧により駆動され、パ
ルス信号を発生する信号発生手段と、 前記ノードと前記信号発生手段との間に接続された抵抗
手段と、 前記抵抗手段の抵抗値を動作温度に依存して制御する抵
抗制御手段とを含む、半導体記憶装置。 - 【請求項８】 データを記憶するダイナミック型記憶手
段と、 パルス信号を発生するパルス信号発生手段と、 前記パルス信号発生手段により発生されたパルス信号に
応答して前記ダイナミック型記憶手段のリフレッシュ動
作を制御するリフレッシュ制御手段とを備え、 前記パルス信号発生手段は、 パルス信号を発生する信号発生手段と、 動作温度を検出して検出信号を出力する温度検出手段
と、 前記温度検出手段からの前記検出信号に応答して前記信
号発生手段により発生されるパルス信号の周期を制御す
る周期制御手段とを含む、半導体記憶装置。
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