JP3613017B2 - 電圧制御発振器 - Google Patents
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Description
【発明の属する技術分野】
本発明は、電源電圧、温度、プロセス等のバラツキに依存しない良好な入出力特性を有し、且つ高い発振周波数を得ることができる電圧制御発振器に関する。
【0002】
【従来の技術】
入力電圧に応じた発振周波数で発振する電圧制御発振器としては、各種の方式が知られている。このうち、リングオシレータ方式のものは、複数のインバータを循環的に接続して構成されるため、デジタル回路に好適である。
図3は、従来の電圧制御発振器の回路図である。この電圧制御発振器VCOは、V−I変換器1とリングオシレータ2から大略構成されており、制御入力端子CONTにコントロール信号CSが供給されるようになっている。
V−I変換器1は、コントロール信号CSの電圧値Vinを電流値に変換するものである。図に示すようにオペアンプOPの正入力端子には、PチャンネルトランジスタP1のドレイン電圧Vrがフィードバックされるので、電圧Vinと電圧Vrは常に等しくなる。したがって、PチャンネルトランジスタP1に流れる電流i1は、以下に示すの式1で与えられる。
i1=Vr/R=Vin/R…式1
式1から、電流i1は電圧Vinにのみ依存し、電源電圧、動作温度、あるいはプロセスのバラツキに全く依存しないことがわかる。ここで、PチャンネルトランジスタP1,P2のサイズは同一となるように設定されている。両トランジスタはカレントミラー回路を構成するので、電流i1の値とPチャンネルトランジスタP2を流れる電流i2の値は一致する。
【0003】
次に、V−I変換器1で発生した電圧Vpと電圧Vnとは、リングオシレータ2に供給される。リングオシレータ2は複数のインバータを直列に接続して構成されている。各インバータのPチャンネルトランジスタP3〜Pn+1とPチャンネルトランジスタP1,P2のサイズは同一となるように設定されており、またNチャンネルトランジスタN2〜NnとNチャンネルトランジスタN1のサイズは同一となるように設定されている。この場合、各インバータを流れる電流の値は電流i1の値と一致する。
【0004】
一般に、各インバータの遅延時間Tは、T=CV/iと表すことができる。このため、リングオシレータがn段のインバータから構成されているとすれば、電圧制御発振器VCOの発振周波数fは、以下に示す式2で概算される。
f=n・i/CV=n・Vin/(CV・R)…式2
式2より、発振周波数fは動作温度やプロセスのバラツキに依存せず、電圧Vinに依存することがわかる。
【0005】
しかしながら、上述した電圧制御発振器VCOの実際の動作においては、信号振幅との関係で各インバータを流れる電流の値が電流i1の値よりも小さく設定する必要が生じる。この点について初段のインバータを例に挙げ説明する。図4は初段のインバータの回路図である。図5は信号電圧の波形図であり、同図に示す信号電圧Vは、PチャンネルトランジスタP4のドレイン電圧である。この図に示すように信号電圧Vは、期間T1においてPチャンネルトランジスタP1のドレイン電圧を上回り、期間T2においてNチャンネルトランジスタN1のドレイン電圧を下回る。このため、PチャンネルトランジスタP3およびNチャンネルトランジスタN3のドレイン−ソース間電圧VDSは、低電圧に設定されることになる。ドレイン−ソース間電圧VDSとドレイン電流idの特性は、一般に図6に示すものとなる。ここで、PチャンネルトランジスタP1のドレイン−ソース間電圧をVDS1、PチャンネルトランジスタP3のドレイン−ソース間電圧はVDS3とすれば、図示するようにVDS1は飽和領域に位置し、VDS3は未飽和領域に位置するため、i1>i3となってしまう。
上述した式2によれば、各インバータを流れる電流iと発振周波数fは比例するので、電流i3によって発振周波数fが低下してしまうといった問題があった。
【0006】
これを回避するために、図7に示す電圧制御発振器が提案されている(“A Low Jitter 0.3−165MHz CMOS PLL Frequency Synthesizer for 3V/5V Operation” IEEE J. Solid−State Circuits vol.32, NO.4, April 1997 P582−586)。
この電圧制御発振器VCOでは、制御入力端子CONTにコントロール信号CSが供給されるようになっている。PチャンネルトランジスタP1〜P9のトランジスタサイズが同一であるならば、Vp1<Vp2となる。また、PチャンネルトランジスタP4,P5には同一の電流が流れ、それらのトランジスタサイズは同一であるから、Vp1=Vp2−nAとなる。
したがって、nAは、Vp2−Vp1となり、前述したようにドレイン−ソース間電圧だ小さくなって電流が絞られるといったことがなくなる。
【0007】
【発明が解決しようとする課題】
しかしながら、図7に示す電圧制御発振器VCOにあっては、電圧Vp1と電圧Vp2が、入力電圧Vinにのみ依存するのではなく、電源電圧、動作温度、あるいはプロセスのバラツキに依存してしまう。このため、入力電圧Vinに対する発振周波数fの特性が変動するといった問題がある。
【0008】
本発明は、上述した事情に鑑みてなされたものであり、動作温度やプロセスのバラツキに依存しない入出力特性を有し、高い発振周波数が得られる電圧制御発振器を提供することを目的とする。
【0009】
【課題を解決するための手段】
上記課題を解決するために、本発明は、リングオシレータ部と電圧電流変換部とを有し、前記リングオシレータ部は、循環的に接続された複数のインバータと、各インバータの電源電流の各経路に介挿された第1および第2の電流制御用トランジスタとを有し、前記第1の電流制御用トランジスタのソースは電源線に接続され、前記第2の電流制御用トランジスタのソースは前記第1の電流制御用トランジスタのドレインに接続されており、前記電圧電流変換部は、ソースが前記電源線に接続され、ゲートが前記第1の電流制限用トランジスタのゲートに接続された第1のトランジスタを有し、入力電圧に応じた電流が前記第1のトランジスタに流れるように前記電源線と前記第1のトランジスタのゲートとの間の第1のゲート電圧を制御する第1の変換回路と、ソースが前記電源線に接続され、ゲートが前記第2の電流制限用トランジスタのゲートに接続された第2のトランジスタを有し、前記入力電圧に応じた電流が前記第2のトランジスタに流れるように前記電源線と前記第2のトランジスタのゲートとの間の第2のゲート電圧を制御する第2の変換回路とを有し、前記第2の変換回路は、前記第1の電流制限用トランジスタのピンチオフ時の電流と等しい大きさの飽和電流を前記第2の電流制限用トランジスタに流すことが可能なゲート電圧を前記第2のゲート電圧として発生し、前記第2の電流制限用トランジスタのゲートに与えることを特徴とする電圧制御発振器を提供する。
【0010】
また、本発明は、リングオシレータ部と電圧電流変換部とを有し、前記リングオシレータ部は、循環的に接続された複数のインバータと、各インバータの電源電流の各経路に介挿された第1および第2の電流制御用トランジスタとを有し、前記第1の電流制御用トランジスタのソースは電源線に接続され、前記第2の電流制御用トランジスタのソースは前記第1の電流制御用トランジスタのドレインに接続されており、前記電圧電流変換部は、ソースが前記電源線に接続され、ゲートが前記第1の電流制限用トランジスタのゲートに接続された第1のトランジスタを有し、入力電圧に応じた電流が前記第1のトランジスタに流れるように前記電源線と前記第1のトランジスタのゲートとの間の第1のゲート電圧を制御する第1の変換回路と、ソースが前記電源線に接続され、ゲートが前記第2の電流制限用トランジスタのゲートに接続された第2のトランジスタを有し、前記第1のトランジスタに流れる電流と等しい電流が前記第2のトランジスタに流れるように前記電源線と前記第2のトランジスタのゲートとの間の第2のゲート電圧を制御する第2の変換回路とを有し、前記第2の変換回路は、前記第1の電流制限用トランジスタのピンチオフ時の電流と等しい大きさの飽和電流を前記第2の電流制限用トランジスタに流すことが可能なゲート電圧を前記第2のゲート電圧として発生し、前記第2の電流制限用トランジスタのゲートに与えることを特徴とする電圧制御発振器を提供する。
【0011】
【発明の実施の形態】
A.第1実施形態
A−1.第1実施形態の構成
本発明の一実施形態に係わる電圧制御発振器の構成を図面を参照しつつ説明する。図1は、本実施形態に係わる電圧制御発振器の回路図である。図に示すように、電圧制御発振器VCOは、V−I変換部10、n個のインバータユニットU1,U2,…Unを備えたリングオシレータ部20、および差動入力を変換して出力発振信号Soutを生成するオペアンプOP3から大略構成されている。なお、以下の説明において、Vp1,Vp2,Vp3,Vp4およびVDP3は、図に示す各トランジスタの電圧を示すものとする。
【0012】
まず、V−I変換器10は、制御入力端子CONTに供給されるコントロール信号CSの電圧(Vin)を電流に変換するためのものである。V−I変換器10において、オペアンプOP1の正入力端子にはPチャンネルトランジスタP1のドレインが接続され、同様にオペアンプOP2の正入力端子にはPチャンネルトランジスタP2のドレインが接続される。また、オペアンプOP1,OP2の負入力端子にはコントロール信号CSが供給されている。Pチャンネルトランジスタではゲートとドレインで信号の位相が反転するから、上述したように構成すると負帰還がかかることになる。このため、コントロール信号CSの電圧VinとPチャンネルトランジスタP1,P2の各ドレイン電圧Vr1,Vr2は一致する。
【0013】
ただし、PチャンネルトランジスタP2のサイズは、PチャンネルトランジスタP1のサイズに対して1/4に設定されており、抵抗R1,R2の抵抗値は一致するように設定されている。また、電圧Vinの直流レベルと振幅は、PチャンネルトランジスタP1,P2が常に飽和領域で動作するように設定されている。
【0014】
次に、リングオシレータ部20は、各インバータユニットU1,U2,…,Unから構成されている。各インバータは同一の構成であるから、ここでは、インバータユニットU1について説明する。インバータユニットU1において、PチャンネルトランジスタP3,P4は直列に接続されており、P3のゲートはP1のゲートと接続され、P4のゲートはP2のゲートと各々接続されている。また、P4のドレインには、差動で動作するPチャンネルトランジスタP5,P6のソースが各々接続されており、それらのドレイン側には、アクティブ負荷として作用するNチャンネルトランジスタN1,N2およびN3,N4が各々設けられている。なお、N2およびN3には、バイアス電圧Vbが図示せぬ定電圧源から供給されるようになっている。また、P3,P4のトランジスタサイズは、P1のトランジスタサイズと一致している。
【0015】
以上の構成において、入力電圧Vinに応じた電流が各インバータユニットU1,U2,…Unを流れると、まず、インバータユニットU1が出力信号O1,ON1を生成する。これらがインバータユニットU2に供給されると、出力信号O1,ON1を各々反転した出力信号O2,ON2が生成される。以後同様にインバータユニットU3〜Unを出力信号が伝搬していき、最終段のインバータユニットUnにおいて出力信号On,ONnが生成されると、これらが初段のインバータユニットU1にフィードバックされる。したがって、各インバータユニットU1,U2,…Unの遅延時間によって、発振周波数fが定まる。
【0016】
A−2.実施形態の動作
次に、本実施形態に係わる実施形態の動作を説明する。
まず、入力電圧VinがV−I変換器10に供給されると、入力電圧Vinに応じた電流がPチャンネルトランジスタP1,P2を流れる。
ここで、上述したようにP1,P3のトランジスタサイズは一致するから、式3が成立する。
Vp1=Vp3…式3
次に、P3を流れる電流ip3とP4を流れる電流ip4は等しいので式4が成立する。
ip3=ip4…式4
次に、全てのトランジスタは飽和領域で動作するから、式4は以下に示す式5に変形することができる。
ただし、Vtp3,Vtp4はP3,P4のピンチオフ電圧であり、Idssp3,Idssp4はP3,P4のゲート−ソース間電圧を0Vとした時のドレイン電流である。また、Kp3,Kp4は、Kp3=Idssp3/Vtp32、Kp4=Idssp4/Vtp42である。
ここで、P3とP4は同一のプロセスで作成されるから、Kp3=Kp4、Vtp3=Vtp4となる。したがって、式5は式6に変形することができる。
Vp3=Vp4…式6
【0017】
次に、Vp1とVp2は以下に示す式7と式8とで与えられる。
Vp1=Vtp1+(ip1/Kp1)1/2…式7
Vp2=Vtp2+(ip2/Kp2)1/2…式8
また、上述したようにP2のトランジスタサイズはP1の1/4であるから、式8は以下に示す式9に変形することができる。
Vp2=Vtp1+(4ip1/Kp1)1/2…式9
ここで、VDP3は、式7と式9より、以下に示す式10で与えられる。
【0018】
すなわち、P3は飽和領域と未飽和領域の境界で動作するようにバイアスされることになる。また、式10より、VDP3は、動作温度やプロセスによって定まるVtp1と入力電圧Vinに応じて定まるVp1に依存することがわかる。ここで、Vtp1は、Vp1に比較して極めて小さく設定することができるので、VDP3は動作温度の変動やプロセスのバラツキにほとんど影響されない。このため、Vtp1は定数とみなすことができる。したがって、入力電圧Vinに応じた電流をインバータユニットU1に流すことができる。
【0019】
ところで、仮に、VDP3>Vp1−Vtp1であったとしても、P3は飽和領域で動作するから、インバータユニットU1を流れる電流は、VDP3=Vp1−Vtp1の場合と同じである。したがって、VDP3>VP1−Vtp1となるように構成したとしても、発振周波数fの上限を拡大することはできない。
また、VDP3を大きくするということは、それだけ電源電圧(Vss−Vdd)に占めるVDP3の割合が増加し、インバータの有効な電圧Vvalが小さくなることを意味する。電圧Vvalが下がると、P5とN1−N2の分圧として与えられる出力信号O1もこれに応じて低下する。このため、VDP3が必要以上に大きくなると、出力信号O1が供給されるインバータユニットU2のPチャンネルトランジスタをオン状態にすることができなくなり、発振しなくなる可能性がある。安定した発振動作を行うためには、インバータユニットU1を構成する他のトランジスタP4〜P6、N1〜N4の動作点を適切に設定する必要があるので、VDP3を大きくするということは、電源電圧(Vss−Vdd)を大きく取る必要があることを意味する。
【0020】
一方、VDP3<Vp1−Vtp1である場合には、P3は非飽和領域で動作することになり、インバータユニットU1を流れる電流は、VDP3=Vp1−Vtp1の場合と比較して減少する。したがって、発振周波数fの上限が下がってしまう。
【0021】
これに対して、VDP3=Vp1−Vtp1となるように構成すると、上述した不都合がなく、発振周波数の上限を拡大することができ、しかも低電圧で安定して動作させることができる。この結果、発振周波数と電源電圧の両面より最も効率の良い電圧制御発振器を提供できる。
【0022】
B.第2実施形態
次に、第2実施形態について図面を参照しつつ説明する。第2実施形態の電圧制御発振器VCOは、V−I変換器10の替わりにその構成を一部変更したV−I変換器11を用いる点を除いて、第1実施形態で説明した電圧制御発振器VCOと同様である。図2は第2実施形態に係わる電圧制御発振器の回路図である。なお、図2において、図1と同一の構成部分には同一の符号を付し、その説明を省略する。
【0023】
V−I変換器11が第1実施形態のV−I変換器10と相違するのは、オペアンプOP2、PチャンネルトランジスタP2、および抵抗R2を省略して、それらの替わりにPチャンネルトランジスタP2’,P3’およびNチャンネルトランジスタN1’,N2’を設けた点である。
ここで、P1,P2’,P3,P4のトランジスタサイズは等しく、P3’のトランジスタサイズはP1のトランジスタサイズに対して1/4に設定されている。また、N1’とN2’とのトランジスタサイズは等しくなるように設定されている。
P1とP2’とのトランジスタサイズが等しいという条件から、P1を流れる電流ip1とP2’を流れる電流ip2’との電流値は等しく、また、N1’とN2’とのトランジスタサイズが等しいという条件から、電流ip2’とP3’を流れる電流ip3’との電流値は等しい。
【0024】
また、P3’のトランジスタサイズはP1のトランジスタサイズに対して1/4であるという条件から、Vp3’は、第1実施形態の式9と同様に、以下に示す式11で与えられる。
Vp3’=Vtp1+(4ip1/Kp1)1/2…式11
したがって、VDP3は、第1実施形態と同様にVDP3=Vp1−Vtp1となるから(式10参照)、発振周波数の上限を拡大することができ、しかも低電圧で安定して動作させることができる。
【0025】
このように、第2実施形態にあっては、第1実施形態と比較して、オペアンプOP2を省略したV−I変換器11を用いたので、第1実施形態と同様の性能で構成を簡易なものにすることができる。
【0026】
C.変形例
以上、本発明に係わる実施形態を説明したが、本発明は上述した実施形態に限定されるものではなく、以下に述べる各種の変形が可能である。
(1)上述した各実施形態にあっては、PチャンネルトランジスタP3が飽和領域と未飽和領域の境界で動作するように、P2のトランジスタサイズをP1の1/4に設定してP4のゲート電圧を生成したが、本発明はこれに限定されるものではなく、P3が飽和領域と未飽和領域の境界で動作するのであれば、P3のバイアス方法はどのようなものであってもよい。
【0027】
(2)また、上述した各実施形態にあっては、PチャンネルトランジスタP1,P3を用いてカレントミラー回路を構成し、各インバータの電流を調整するようにしたが、Nチャンネルトランジスタを用いてカレントミラー回路を構成するようにしてもよい。この場合には、図1および図2に示す電圧制御発振器において、正電源ラインVddと負電源ラインVssを入れ替え、PチャンネルトランジスタとNチャンネルトランジスタを相互に交換すればよい。
【0028】
【発明の効果】
上述したように本発明に係る発明特定事項によれば、電源電圧、動作温度、プロセスのバラツキに依存せず、極めて良好な入出力特性を有し、しかも高い発振周波数を得ることができる。
【図面の簡単な説明】
【図1】本発明の第1実施形態に係わる電圧制御発振器の回路図である。
【図2】第2実施形態に係わる電圧制御発振器の回路図である。
【図3】従来の電圧制御発振器の回路図である。
【図4】従来の電圧制御発振器の初段のインバータの回路図である。
【図5】従来の電圧制御発振器に係わる信号電圧の波形図である。
【図6】ドレイン−ソース間電圧VDSとドレイン電圧idの一般的な特性を示す図である。
【図7】従来の電圧制御発振器の他の構成例を示す回路図である。
【符号の説明】
10,11……V−I変換部(電圧電流変換部)、20……リングオシレータ部、VCO……電圧制御発振器、U1,U2,〜Un……インバータユニット(インバータ)、Vin……入力電圧、P1……Pチャンネルトランジスタ(第1のトランジスタ)、P3……Pチャンネルトランジスタ(第1の電流制御用トランジスタ)、P2,P3’……Pチャンネルトランジスタ(第2のトランジスタ)、P4……Pチャンネルトランジスタ(第2の電流制御用トランジスタ)。
Claims (3)
- リングオシレータ部と電圧電流変換部とを有し、
前記リングオシレータ部は、
循環的に接続された複数のインバータと、各インバータの電源電流の各経路に介挿された第1および第2の電流制御用トランジスタとを有し、前記第1の電流制御用トランジスタのソースは電源線に接続され、前記第2の電流制御用トランジスタのソースは前記第1の電流制御用トランジスタのドレインに接続されており、
前記電圧電流変換部は、
ソースが前記電源線に接続され、ゲートが前記第1の電流制限用トランジスタのゲートに接続された第1のトランジスタを有し、入力電圧に応じた電流が前記第1のトランジスタに流れるように前記電源線と前記第1のトランジスタのゲートとの間の第1のゲート電圧を制御する第1の変換回路と、
ソースが前記電源線に接続され、ゲートが前記第2の電流制限用トランジスタのゲートに接続された第2のトランジスタを有し、前記入力電圧に応じた電流が前記第2のトランジスタに流れるように前記電源線と前記第2のトランジスタのゲートとの間の第2のゲート電圧を制御する第2の変換回路とを有し、
前記第2の変換回路は、前記第1の電流制限用トランジスタのピンチオフ時の電流と等しい大きさの飽和電流を前記第2の電流制限用トランジスタに流すことが可能なゲート電圧を前記第2のゲート電圧として発生し、前記第2の電流制限用トランジスタのゲートに与えることを特徴とする電圧制御発振器。 - リングオシレータ部と電圧電流変換部とを有し、
前記リングオシレータ部は、
循環的に接続された複数のインバータと、各インバータの電源電流の各経路に介挿された第1および第2の電流制御用トランジスタとを有し、前記第1の電流制御用トランジスタのソースは電源線に接続され、前記第2の電流制御用トランジスタのソースは前記第1の電流制御用トランジスタのドレインに接続されており、
前記電圧電流変換部は、
ソースが前記電源線に接続され、ゲートが前記第1の電流制限用トランジスタのゲートに接続された第1のトランジスタを有し、入力電圧に応じた電流が前記第1のトランジスタに流れるように前記電源線と前記第1のトランジスタのゲートとの間の第1のゲート電圧を制御する第1の変換回路と、
ソースが前記電源線に接続され、ゲートが前記第2の電流制限用トランジスタのゲートに接続された第2のトランジスタを有し、前記第1のトランジスタに流れる電流と等しい電流が前記第2のトランジスタに流れるように前記電源線と前記第2のトランジスタのゲートとの間の第2のゲート電圧を制御する第2の変換回路とを有し、
前記第2の変換回路は、前記第1の電流制限用トランジスタのピンチオフ時の電流と等しい大きさの飽和電流を前記第2の電流制限用トランジスタに流すことが可能なゲート電圧を前記第2のゲート電圧として発生し、前記第2の電流制限用トランジスタのゲートに与えることを特徴とする電圧制御発振器。 - 前記第2のトランジスタのトランジスタサイズが前記第1のトランジスタのトランジスタサイズの1/4であることを特徴とする請求項1または2に記載の電圧制御発振器。
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