JPH07249965A - クロック発振回路及びクロック発振回路に用いるゲート回路 - Google Patents
クロック発振回路及びクロック発振回路に用いるゲート回路Info
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- JPH07249965A JPH07249965A JP6038580A JP3858094A JPH07249965A JP H07249965 A JPH07249965 A JP H07249965A JP 6038580 A JP6038580 A JP 6038580A JP 3858094 A JP3858094 A JP 3858094A JP H07249965 A JPH07249965 A JP H07249965A
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/027—Speed or phase control by the received code signals, the signals containing no special synchronisation information extracting the synchronising or clock signal from the received signal spectrum, e.g. by using a resonant or bandpass circuit
- H04L7/0276—Self-sustaining, e.g. by tuned delay line and a feedback path to a logical gate
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- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【構成】 ＮＯＲゲート101，ＮＯＲゲート102及びイン
バータ103を直列に接続し、帰還路を設けて信号をルー
プさせて自走発振させるとともに、位相制御パルス入力
端子In1からＮＯＲゲート101，ＮＯＲゲート102に位相
制御信号を入力して、発振位相を制御する構成とした。 【効果】 クロック発振回路の自走発振の１周期のう
ち、位相制御パルスによって制御できる期間が多くな
り、単純な論理回路を用いてクロック発振回路の位相制
御精度を向上することができる。そして、複数のゲート
回路を任意の数だけ接続することによって、任意の周期
のクロック発振を自由に設定することができる。
バータ103を直列に接続し、帰還路を設けて信号をルー
プさせて自走発振させるとともに、位相制御パルス入力
端子In1からＮＯＲゲート101，ＮＯＲゲート102に位相
制御信号を入力して、発振位相を制御する構成とした。 【効果】 クロック発振回路の自走発振の１周期のう
ち、位相制御パルスによって制御できる期間が多くな
り、単純な論理回路を用いてクロック発振回路の位相制
御精度を向上することができる。そして、複数のゲート
回路を任意の数だけ接続することによって、任意の周期
のクロック発振を自由に設定することができる。
Description
【０００１】
【産業上の利用分野】この発明は、電源の供給と同時に
自走発振し、この自走発振で得られるクロック信号を出
力するクロック発振回路に関するものである。
自走発振し、この自走発振で得られるクロック信号を出
力するクロック発振回路に関するものである。
【０００２】
【従来技術】近年、データ通信などの高速化に伴い、受
信データから瞬時に受信データ位相と同期したクロック
出力などを得るための様々なクロック抽出回路や、クロ
ック発生回路などの高速動作，高安定化及び小型回路化
などのための技術開発が行われている。これらの技術は
高速通信装置などを実現するために重要な技術とされて
いる。
信データから瞬時に受信データ位相と同期したクロック
出力などを得るための様々なクロック抽出回路や、クロ
ック発生回路などの高速動作，高安定化及び小型回路化
などのための技術開発が行われている。これらの技術は
高速通信装置などを実現するために重要な技術とされて
いる。
【０００３】従来のクロック発生回路については、例え
ば”「超ＬＳＩのためのアナログ集積回路設計技術
下」：著者Ｐ．Ｒ．グレイ，Ｇ．Ｒ．メイヤ，発行所
（株）培風館，１９９０年１２月発行”や、”「ＰＨＡ
ＳＥ−ＬＯＣＫＥＤ ＬＯＯＰＳＴｈｅｏｒｙ，Ｄｅｓ
ｉｇｎ，ａｎｄ Ａｐｐｌｉｃａｔｉｏｎｓ」：著者Ｒ
ｏｌ ａｎｄ Ｅ．Ｂｅｓｔ，発行所ＭｃＧＲＡＷ−Ｈ
ＩＬＬ ＢＯＯＫ ＣＯＭＰＡＮＹ，１９８４年発行”
などに示されている。
ば”「超ＬＳＩのためのアナログ集積回路設計技術
下」：著者Ｐ．Ｒ．グレイ，Ｇ．Ｒ．メイヤ，発行所
（株）培風館，１９９０年１２月発行”や、”「ＰＨＡ
ＳＥ−ＬＯＣＫＥＤ ＬＯＯＰＳＴｈｅｏｒｙ，Ｄｅｓ
ｉｇｎ，ａｎｄ Ａｐｐｌｉｃａｔｉｏｎｓ」：著者Ｒ
ｏｌ ａｎｄ Ｅ．Ｂｅｓｔ，発行所ＭｃＧＲＡＷ−Ｈ
ＩＬＬ ＢＯＯＫ ＣＯＭＰＡＮＹ，１９８４年発行”
などに示されている。
【０００４】本願発明のクロック発振回路について説明
する前に、本願出願人の平成４年２月１０日の特許出願
である特願平４年２３６２８号公報（クロック発振回路
及びクロック抽出回路）を用いて、本願に関連するクロ
ック発振回路について、その構成を説明する。
する前に、本願出願人の平成４年２月１０日の特許出願
である特願平４年２３６２８号公報（クロック発振回路
及びクロック抽出回路）を用いて、本願に関連するクロ
ック発振回路について、その構成を説明する。
【０００５】この公報に示されたクロック発振回路は、
図２の論理回路図に開示された構造を有しており、位相
制御パルスを入力することによってクロック発振の出力
位相を制御可能な構成となっている。
図２の論理回路図に開示された構造を有しており、位相
制御パルスを入力することによってクロック発振の出力
位相を制御可能な構成となっている。
【０００６】即ち、このクロック発振回路は、１つのＮ
ＡＮＤゲート141と反転増幅回路（以下インバータと称
する）142〜145で構成されており、通常は”１”を保持
し発振位相を制御する際”０”となる位相制御パルスを
ＮＡＮＤゲート141に入力することによって、インバー
タ145の出力位相を制御することが可能である。
ＡＮＤゲート141と反転増幅回路（以下インバータと称
する）142〜145で構成されており、通常は”１”を保持
し発振位相を制御する際”０”となる位相制御パルスを
ＮＡＮＤゲート141に入力することによって、インバー
タ145の出力位相を制御することが可能である。
【０００７】例えば、ＮＡＮＤゲート141のフィードバ
ック入力が”０”の時に位相制御入力が”１”となる
と、ＮＡＮＤゲート141は”１”を出力する。この”
１”はインバータ142〜145で反転され続けて、最終的に
インバータ145が”１”を出力する。そして、このイン
バータ145の出力の”１”がＮＡＮＤゲート141へフィー
ドバック入力される。このようにして、このクロック発
振回路はインバータ等の伝達時間によって定められた周
波数で、自走発振を行う。
ック入力が”０”の時に位相制御入力が”１”となる
と、ＮＡＮＤゲート141は”１”を出力する。この”
１”はインバータ142〜145で反転され続けて、最終的に
インバータ145が”１”を出力する。そして、このイン
バータ145の出力の”１”がＮＡＮＤゲート141へフィー
ドバック入力される。このようにして、このクロック発
振回路はインバータ等の伝達時間によって定められた周
波数で、自走発振を行う。
【０００８】
【発明が解決しようとする課題】しかしながら、上記構
成のクロック発振回路には、位相制御信号によって適格
な自走発振動作を行う上で幾つかの改善すべき点が存在
する。
成のクロック発振回路には、位相制御信号によって適格
な自走発振動作を行う上で幾つかの改善すべき点が存在
する。
【０００９】図３は、このクロック発振回路を構成する
各ゲートの１周期分の出力波形を示したタイミングチャ
ートである。このクロック発振回路では、図３の期間ａ
及び期間ｍ〜ｔで位相制御信号が入力された場合、クロ
ック発振回路の発振位相は変化し、位相制御信号の入力
タイミングに従った自走発振を行う。
各ゲートの１周期分の出力波形を示したタイミングチャ
ートである。このクロック発振回路では、図３の期間ａ
及び期間ｍ〜ｔで位相制御信号が入力された場合、クロ
ック発振回路の発振位相は変化し、位相制御信号の入力
タイミングに従った自走発振を行う。
【００１０】しかし、期間ｂ〜ｌで位相制御信号が入力
された場合、クロック発振回路の発振位相は変化しな
い。このため、位相制御信号によってクロック発振回路
の出力位相を任意のタイミングで確定する際の支障とな
っていた。
された場合、クロック発振回路の発振位相は変化しな
い。このため、位相制御信号によってクロック発振回路
の出力位相を任意のタイミングで確定する際の支障とな
っていた。
【００１１】また、図４は上記クロック発振回路を構成
するインバータの一般的な回路例である。このインバー
タ回路はトランジスタＴｒ1〜Ｔｒ3，抵抗Ｒ及び電流源
Ｉ1，定電流源Ｉ2から構成されている。インバータの伝
達時間は、そのインバータを構成するトランジスタの伝
達時間によって決定されるが、トランジスタの特性は製
造ばらつきや温度変化等に左右され易い。このため、イ
ンバータの伝達時間によって発振周波数を決定するこの
クロック発振回路の自走発振周波数精度向上の障害とな
っていた。
するインバータの一般的な回路例である。このインバー
タ回路はトランジスタＴｒ1〜Ｔｒ3，抵抗Ｒ及び電流源
Ｉ1，定電流源Ｉ2から構成されている。インバータの伝
達時間は、そのインバータを構成するトランジスタの伝
達時間によって決定されるが、トランジスタの特性は製
造ばらつきや温度変化等に左右され易い。このため、イ
ンバータの伝達時間によって発振周波数を決定するこの
クロック発振回路の自走発振周波数精度向上の障害とな
っていた。
【００１２】以上説明したような各障害によって、この
クロック発振回路には、使用条件によっては適格な発振
動作が阻害されるという問題点があった。
クロック発振回路には、使用条件によっては適格な発振
動作が阻害されるという問題点があった。
【００１３】
【課題を解決するための手段】このような問題を解決す
るために、本発明のクロック発振回路あるいは、クロッ
ク発振回路に用いるＮＡＮＤゲート，ＮＯＲゲートある
いはインバータ等のゲート回路には以下のような手段を
講ずるものである。
るために、本発明のクロック発振回路あるいは、クロッ
ク発振回路に用いるＮＡＮＤゲート，ＮＯＲゲートある
いはインバータ等のゲート回路には以下のような手段を
講ずるものである。
【００１４】位相制御信号を入力して発振位相を制御す
るクロック発振回路については、一以上の入力端に入力
される入力信号の論理値によって一つの出力端から出力
される出力信号の論理値が決定されるゲート回路を複数
個直列に接続し、帰還路を設けて信号をループさせるこ
とにより自走発振を行う構成とし、これらの複数個のゲ
ート回路の内の２個以上のゲート回路に位相制御信号を
入力して発振位相を制御するようにしたものである。
るクロック発振回路については、一以上の入力端に入力
される入力信号の論理値によって一つの出力端から出力
される出力信号の論理値が決定されるゲート回路を複数
個直列に接続し、帰還路を設けて信号をループさせるこ
とにより自走発振を行う構成とし、これらの複数個のゲ
ート回路の内の２個以上のゲート回路に位相制御信号を
入力して発振位相を制御するようにしたものである。
【００１５】一方クロック発振回路に用いるゲート回路
については、一以上の入力端に入力される入力信号の論
理値によって一つの出力端から出力される出力信号の論
理値が決定されるゲート回路の、出力端と電源との間に
コンデンサを設けるようにしたものである。
については、一以上の入力端に入力される入力信号の論
理値によって一つの出力端から出力される出力信号の論
理値が決定されるゲート回路の、出力端と電源との間に
コンデンサを設けるようにしたものである。
【００１６】
【作用】このようなクロック発振回路の構成にすると、
２個以上のゲート回路に位相制御信号を入力して発振位
相を制御するので、１つのゲート回路が位相制御できな
い期間であっても他のゲート回路が位相制御可能な期間
であれば、発振位相を制御することができる。
２個以上のゲート回路に位相制御信号を入力して発振位
相を制御するので、１つのゲート回路が位相制御できな
い期間であっても他のゲート回路が位相制御可能な期間
であれば、発振位相を制御することができる。
【００１７】また、このゲート回路は出力端と電源との
間にコンデンサを設けているので、出力信号の立ち下が
り及び立ち上がりに要する時間は、コンデンサの充放電
に要する時間に依存することになる。このため、充放電
されるコンデンサの容量値によって、ゲート回路の応答
速度を選択することができる。
間にコンデンサを設けているので、出力信号の立ち下が
り及び立ち上がりに要する時間は、コンデンサの充放電
に要する時間に依存することになる。このため、充放電
されるコンデンサの容量値によって、ゲート回路の応答
速度を選択することができる。
【００１８】
【実施例】本発明の第１の実施例を、図１を用いて説明
する。
する。
【００１９】この第１の実施例の目的は、自走発振の１
周期のうち位相制御パルスによって制御できる期間が多
く、クロック発振回路の出力位相が位相制御パルスによ
って確定しやすい、位相制御精度が向上したクロック発
振回路を実現することである。
周期のうち位相制御パルスによって制御できる期間が多
く、クロック発振回路の出力位相が位相制御パルスによ
って確定しやすい、位相制御精度が向上したクロック発
振回路を実現することである。
【００２０】図１は本発明のクロック発振回路の第１の
実施例の構成を示す論理回路図である。この図に示すよ
う、このクロック発振回路は、位相制御パルス入力端子
In1と、一以上の入力端に入力される入力信号の論理値
によって一つの出力端から出力される出力信号の論理値
が決定されるゲート回路であるＮＯＲゲート101，ＮＯ
Ｒゲート102及びインバータ103と、クロック信号出力端
子Out1から構成されている。なお、以後の説明において
は、各ゲート回路の論理値が”１”の場合をｈｉｇｈレ
ベル、”０”の場合をｌｏｗレベルとする。
実施例の構成を示す論理回路図である。この図に示すよ
う、このクロック発振回路は、位相制御パルス入力端子
In1と、一以上の入力端に入力される入力信号の論理値
によって一つの出力端から出力される出力信号の論理値
が決定されるゲート回路であるＮＯＲゲート101，ＮＯ
Ｒゲート102及びインバータ103と、クロック信号出力端
子Out1から構成されている。なお、以後の説明において
は、各ゲート回路の論理値が”１”の場合をｈｉｇｈレ
ベル、”０”の場合をｌｏｗレベルとする。
【００２１】位相制御パルス入力端子In1はＮＯＲゲー
ト101の片側の入力に接続されると共にＮＯＲゲート102
の片側の入力に接続されている。
ト101の片側の入力に接続されると共にＮＯＲゲート102
の片側の入力に接続されている。
【００２２】そしてＮＯＲゲート101の出力は、ＮＯＲ
ゲート102の片側の入力に接続され、このＮＯＲゲート1
02の出力はインバータ103に接続されている。
ゲート102の片側の入力に接続され、このＮＯＲゲート1
02の出力はインバータ103に接続されている。
【００２３】そしてこのインバータ103の出力は、クロ
ック信号出力端子Out1に接続されるとともに、ＮＯＲゲ
ート101の片側の入力に接続されている。
ック信号出力端子Out1に接続されるとともに、ＮＯＲゲ
ート101の片側の入力に接続されている。
【００２４】このクロック発振回路は、電源が供給され
た後に所定の周波数で自走発振を行ない、クロック信号
はクロック信号出力端子Out1より出力される。
た後に所定の周波数で自走発振を行ない、クロック信号
はクロック信号出力端子Out1より出力される。
【００２５】図５は図１に示したクロック発振回路の各
ＮＯＲゲート101，102及びインバータ103の１周期分の
出力波形を示したタイミングチャートであり、しきい値
よりも上がｈｉｇｈレベル、下がｌｏｗレベルである。
また図６は位相制御パルスの波形を示した波形図であ
る。
ＮＯＲゲート101，102及びインバータ103の１周期分の
出力波形を示したタイミングチャートであり、しきい値
よりも上がｈｉｇｈレベル、下がｌｏｗレベルである。
また図６は位相制御パルスの波形を示した波形図であ
る。
【００２６】位相制御が行なわれる場合の動作を図５を
用いて、期間ａ〜ｌ毎に分けて説明する。
用いて、期間ａ〜ｌ毎に分けて説明する。
【００２７】期間ａ，期間ｋまたは期間ｌで、このクロ
ック発振回路に位相制御パルスとして図６に示すような
期間Δｔのｈｉｇｈレベルの信号が入力された場合、Ｎ
ＯＲゲート101の出力信号がｈｉｇｈからｌｏｗへ立ち
下がるため、ＮＯＲゲート101の出力信号の位相が変化
する。
ック発振回路に位相制御パルスとして図６に示すような
期間Δｔのｈｉｇｈレベルの信号が入力された場合、Ｎ
ＯＲゲート101の出力信号がｈｉｇｈからｌｏｗへ立ち
下がるため、ＮＯＲゲート101の出力信号の位相が変化
する。
【００２８】期間ｂ，期間ｃまたは期間ｄで位相制御パ
ルス入力端子に位相制御パルスとしてｈｉｇｈレベルの
信号が入力された場合、ＮＯＲゲート101〜102及びイン
バータ103の出力信号の位相はともに変化しない。
ルス入力端子に位相制御パルスとしてｈｉｇｈレベルの
信号が入力された場合、ＮＯＲゲート101〜102及びイン
バータ103の出力信号の位相はともに変化しない。
【００２９】期間ｅまたは期間ｆで位相制御パルス入力
端子に位相制御パルスとしてｈｉｇｈレベルの信号が入
力された場合、ＮＯＲゲート102の出力信号がｌｏｗか
らｈｉｇｈへ立ち上がるのを妨ぐことになり、ＮＯＲゲ
ート102の出力信号の位相が変化する。
端子に位相制御パルスとしてｈｉｇｈレベルの信号が入
力された場合、ＮＯＲゲート102の出力信号がｌｏｗか
らｈｉｇｈへ立ち上がるのを妨ぐことになり、ＮＯＲゲ
ート102の出力信号の位相が変化する。
【００３０】期間ｇまたは期間ｈで位相制御パルス入力
端子に位相制御パルスとしてｈｉｇｈレベルの信号が入
力された場合、ＮＯＲゲート102の出力信号がｈｉｇｈ
からｌｏｗへ立ち下がるため、ＮＯＲゲート102の出力
信号の位相が変化する。
端子に位相制御パルスとしてｈｉｇｈレベルの信号が入
力された場合、ＮＯＲゲート102の出力信号がｈｉｇｈ
からｌｏｗへ立ち下がるため、ＮＯＲゲート102の出力
信号の位相が変化する。
【００３１】期間ｉまたは期間ｊで位相制御パルス入力
端子に位相制御パルスとしてｈｉｇｈレベルの信号が入
力された場合、ＮＯＲゲート101の出力信号がｌｏｗか
らｈｉｇｈへ立ち上がるのを妨ぐことになり、ＮＯＲゲ
ート101の出力信号の位相が変化する。
端子に位相制御パルスとしてｈｉｇｈレベルの信号が入
力された場合、ＮＯＲゲート101の出力信号がｌｏｗか
らｈｉｇｈへ立ち上がるのを妨ぐことになり、ＮＯＲゲ
ート101の出力信号の位相が変化する。
【００３２】従って、期間ｂ，期間ｃおよび期間ｄを除
く他の全ての期間で、位相制御パルス入力端子に位相制
御パルスとしてｈｉｇｈレベルの信号が入力された場
合、クロック発振回路のクロック信号の発振位相は位相
制御パルスによって制御可能である。
く他の全ての期間で、位相制御パルス入力端子に位相制
御パルスとしてｈｉｇｈレベルの信号が入力された場
合、クロック発振回路のクロック信号の発振位相は位相
制御パルスによって制御可能である。
【００３３】以上のクロック発振回路の第１の実施例に
よれば、複数のＮＯＲゲート101及び102にそれぞれ位相
制御パルスを入力するので、ＮＯＲゲート101及び102の
どちらか一方が位相制御できる期間であれば、このクロ
ック発振回路は位相制御パルスによって位相制御を行う
ことが可能である。
よれば、複数のＮＯＲゲート101及び102にそれぞれ位相
制御パルスを入力するので、ＮＯＲゲート101及び102の
どちらか一方が位相制御できる期間であれば、このクロ
ック発振回路は位相制御パルスによって位相制御を行う
ことが可能である。
【００３４】このため、自走発振の１周期のうち位相制
御パルスによって制御できる期間が多くなり、単純な論
理回路を用いてクロック発振回路の位相制御精度を向上
することができる。
御パルスによって制御できる期間が多くなり、単純な論
理回路を用いてクロック発振回路の位相制御精度を向上
することができる。
【００３５】そして、データの変化点検出回路を備えデ
ータに同期したクロック信号を抽出するクロック抽出回
路を、この実施例のクロック発振回路を用いて構成した
場合、データの変化点検出回路の出力である変化点検出
信号を位相制御パルスとしてクロック発振回路の位相制
御パルス入力端子に入力すれば、自走発振しているクロ
ック信号の位相を位相制御パルスによって同期させるよ
うに補正でき、位相制御パルスが入力されない期間は補
正された位相状態のクロック信号を出力できる。
ータに同期したクロック信号を抽出するクロック抽出回
路を、この実施例のクロック発振回路を用いて構成した
場合、データの変化点検出回路の出力である変化点検出
信号を位相制御パルスとしてクロック発振回路の位相制
御パルス入力端子に入力すれば、自走発振しているクロ
ック信号の位相を位相制御パルスによって同期させるよ
うに補正でき、位相制御パルスが入力されない期間は補
正された位相状態のクロック信号を出力できる。
【００３６】また、従来のクロック発振回路は、主にマ
ルチバイブレータ回路を用いたものであったが、マルチ
バイブレータ回路は、縦列接続されるトランジスタが最
低４個必要である。ベース・エミッタ間電圧Ｖbeが0.7
Ｖ程度の一般的なバイポーラトランジスタを用いると、
４×0.7Ｖ＝2.8Ｖが電源電圧として最低必要となり、装
置としての電源電圧3.0Ｖを実現するのは困難である。
この発明によれば、比較的単純な論理回路を基本とした
回路であるため、縦列接続されているトランジスタは最
大３個であり、3.0Ｖ動作の装置が容易に実現可能であ
る。
ルチバイブレータ回路を用いたものであったが、マルチ
バイブレータ回路は、縦列接続されるトランジスタが最
低４個必要である。ベース・エミッタ間電圧Ｖbeが0.7
Ｖ程度の一般的なバイポーラトランジスタを用いると、
４×0.7Ｖ＝2.8Ｖが電源電圧として最低必要となり、装
置としての電源電圧3.0Ｖを実現するのは困難である。
この発明によれば、比較的単純な論理回路を基本とした
回路であるため、縦列接続されているトランジスタは最
大３個であり、3.0Ｖ動作の装置が容易に実現可能であ
る。
【００３７】この第１の実施例では、位相制御パルスを
入力するゲートとしてＮＯＲゲートを用いて説明した
が、位相制御パルスを反転させて入力する構成とすれば
ＮＡＮＤゲートを用いることもできる。
入力するゲートとしてＮＯＲゲートを用いて説明した
が、位相制御パルスを反転させて入力する構成とすれば
ＮＡＮＤゲートを用いることもできる。
【００３８】またこの実施例では、３段のゲートから構
成されているが、これに限るものではなく、奇数段であ
れば任意の段数で構成することができる。その場合、複
数個のゲートに位相制御パルスを入力する構成とすれば
良い。図７は５個のゲート回路を用いたクロック発振回
路の構成を示した論理回路図であり、３個のＮＯＲゲー
ト104，105及び107と２個のインバータ106及び108を直
列に接続し、その内の３個のＮＯＲゲート104，105及び
107に位相制御パルスを入力する構成としたものであ
る。このように、複数のゲート回路を任意の数だけ接続
することによって、単一のゲートでは実現できないよう
な任意の周期のクロック発振を、自由に設定することが
できる。
成されているが、これに限るものではなく、奇数段であ
れば任意の段数で構成することができる。その場合、複
数個のゲートに位相制御パルスを入力する構成とすれば
良い。図７は５個のゲート回路を用いたクロック発振回
路の構成を示した論理回路図であり、３個のＮＯＲゲー
ト104，105及び107と２個のインバータ106及び108を直
列に接続し、その内の３個のＮＯＲゲート104，105及び
107に位相制御パルスを入力する構成としたものであ
る。このように、複数のゲート回路を任意の数だけ接続
することによって、単一のゲートでは実現できないよう
な任意の周期のクロック発振を、自由に設定することが
できる。
【００３９】さらに、ゲート回路を用いたクロック発振
回路は、充分な遅延回路が実現可能であれば１個のゲー
ト回路でも実現可能であり、その構成を図８に示す。図
８は１個のゲート回路を用いたクロック発振回路の構成
を示した論理回路図であり、ＮＯＲゲート109は抵抗及
びコンデンサからなる遅延回路を介して入力端と出力端
を接続する構成となっている。このような構造とすれ
ば、極めて簡単な構成でクロック発振回路を構成するこ
とができる。そして、第１の実施例と同様に、位相制御
パルスを反転させて入力する構成とすればＮＡＮＤゲー
トを用いることもできる。
回路は、充分な遅延回路が実現可能であれば１個のゲー
ト回路でも実現可能であり、その構成を図８に示す。図
８は１個のゲート回路を用いたクロック発振回路の構成
を示した論理回路図であり、ＮＯＲゲート109は抵抗及
びコンデンサからなる遅延回路を介して入力端と出力端
を接続する構成となっている。このような構造とすれ
ば、極めて簡単な構成でクロック発振回路を構成するこ
とができる。そして、第１の実施例と同様に、位相制御
パルスを反転させて入力する構成とすればＮＡＮＤゲー
トを用いることもできる。
【００４０】次に本発明の第２の実施例のクロック発振
回路について、図９及び図１０を用いて説明する。この
実施例のクロック発振回路は第１の実施例と同様にゲー
ト回路の一種であるＮＯＲゲートとインバータから構成
されており、これらのＮＯＲゲートとインバータの接続
関係は第１の実施例と同一なので、クロック発振回路自
体の基本構成及び基本動作については説明を省略する。
回路について、図９及び図１０を用いて説明する。この
実施例のクロック発振回路は第１の実施例と同様にゲー
ト回路の一種であるＮＯＲゲートとインバータから構成
されており、これらのＮＯＲゲートとインバータの接続
関係は第１の実施例と同一なので、クロック発振回路自
体の基本構成及び基本動作については説明を省略する。
【００４１】この第２の実施例の目的は、クロック発振
回路の構成要素であるＮＯＲゲートとインバータの立ち
下がり時間をトランジスタの特性に拠らずに決定できる
構成とし、自走発振周波数精度の高いクロック発振回路
を実現することである。
回路の構成要素であるＮＯＲゲートとインバータの立ち
下がり時間をトランジスタの特性に拠らずに決定できる
構成とし、自走発振周波数精度の高いクロック発振回路
を実現することである。
【００４２】図９は、本発明の第２の実施例に適用する
ＮＯＲゲートの構成を示した回路図である。この図に示
すように、このＮＯＲゲートは、入力端子InＡ，入力端
子InＢ，基準電圧入力端子InＳ，トランジスタＴｒ1．
トランジスタＴｒ2，トランジスタＴｒ3，トランジスタ
Ｔｒ4，定電流源Ｉ1，定電流源Ｉ２，抵抗Ｒ，コンデン
サＣ及び出力端子Outから構成されている。
ＮＯＲゲートの構成を示した回路図である。この図に示
すように、このＮＯＲゲートは、入力端子InＡ，入力端
子InＢ，基準電圧入力端子InＳ，トランジスタＴｒ1．
トランジスタＴｒ2，トランジスタＴｒ3，トランジスタ
Ｔｒ4，定電流源Ｉ1，定電流源Ｉ２，抵抗Ｒ，コンデン
サＣ及び出力端子Outから構成されている。
【００４３】入力端子InＡはトランジスタＴｒ1のベー
スに接続され、入力端子InＢはトランジスタＴｒ4のベ
ースに接続されている。
スに接続され、入力端子InＢはトランジスタＴｒ4のベ
ースに接続されている。
【００４４】トランジスタＴｒ1のコレクタは抵抗Ｒの
片側に接続されるとともにトランジスタＴｒ4のコレク
タおよびトランジスタＴｒ3のベースに接続されてい
る。
片側に接続されるとともにトランジスタＴｒ4のコレク
タおよびトランジスタＴｒ3のベースに接続されてい
る。
【００４５】このトランジスタＴｒ1のエミッタはトラ
ンジスタＴｒ4のエミッタに接続されるとともにトラン
ジスタＴｒ2のエミッタおよび定電流源Ｉ1の片側に接続
されている。
ンジスタＴｒ4のエミッタに接続されるとともにトラン
ジスタＴｒ2のエミッタおよび定電流源Ｉ1の片側に接続
されている。
【００４６】抵抗Ｒの他方は電源ＶCCに接続され、定電
流源Ｉ1の他方は電源ＶEEに接続されている。
流源Ｉ1の他方は電源ＶEEに接続されている。
【００４７】基準電圧入力端子InＳはトランジスタＴｒ
2のベースに接続され、トランジスタＴｒ2のコレクタは
電源ＶCCに接続されている。
2のベースに接続され、トランジスタＴｒ2のコレクタは
電源ＶCCに接続されている。
【００４８】トランジスタＴｒ3のコレクタは電源ＶCC
に接続され、このトランジスタＴｒ3のエミッタは出力
端子Outに接続されるとともにコンデンサＣの片側およ
び定電流源Ｉ2の片側に接続されている。
に接続され、このトランジスタＴｒ3のエミッタは出力
端子Outに接続されるとともにコンデンサＣの片側およ
び定電流源Ｉ2の片側に接続されている。
【００４９】そして、コンデンサＣの他方は電源ＶCCに
接続され、定電流源Ｉ2の他方はＶEEに接続される。
接続され、定電流源Ｉ2の他方はＶEEに接続される。
【００５０】また、図１０は本発明の第２の実施例に適
用するインバータの構成を示した回路図である。この図
に示すように、このインバータは、入力端子In，基準電
圧入力端子InＳ，トランジスタＴｒ1．トランジスタＴ
ｒ2，トランジスタＴｒ3，定電流源Ｉ1，定電流源Ｉ2，
抵抗Ｒ，コンデンサＣ及び出力端子Outから構成されて
いる。
用するインバータの構成を示した回路図である。この図
に示すように、このインバータは、入力端子In，基準電
圧入力端子InＳ，トランジスタＴｒ1．トランジスタＴ
ｒ2，トランジスタＴｒ3，定電流源Ｉ1，定電流源Ｉ2，
抵抗Ｒ，コンデンサＣ及び出力端子Outから構成されて
いる。
【００５１】入力端子InはトランジスタＴｒ1のベース
に接続され、このトランジスタＴｒ1のコレクタは抵抗
Ｒの片側に接続されるとともにトランジスタＴｒ3のベ
ースに接続されている。
に接続され、このトランジスタＴｒ1のコレクタは抵抗
Ｒの片側に接続されるとともにトランジスタＴｒ3のベ
ースに接続されている。
【００５２】そして、トランジスタＴｒ1のエミッタは
トランジスタＴｒ2のエミッタに接続されるとともに定
電流源Ｉ1の片側に接続されている。
トランジスタＴｒ2のエミッタに接続されるとともに定
電流源Ｉ1の片側に接続されている。
【００５３】抵抗Ｒの他方は電源ＶCCに接続され、定電
流源Ｉ1の他方は電源ＶEEに接続されている。
流源Ｉ1の他方は電源ＶEEに接続されている。
【００５４】基準電圧入力端子InＳはトランジスタＴｒ
2のベースに接続され、トランジスタＴｒ2のコレクタは
電源ＶCCに接続されている。
2のベースに接続され、トランジスタＴｒ2のコレクタは
電源ＶCCに接続されている。
【００５５】トランジスタＴｒ3のコレクタは電源ＶCC
に接続され、このトランジスタＴｒ3のエミッタは出力
端子Outに接続されるとともにコンデンサＣの片側およ
び定電流源Ｉ2の片側に接続されている。
に接続され、このトランジスタＴｒ3のエミッタは出力
端子Outに接続されるとともにコンデンサＣの片側およ
び定電流源Ｉ2の片側に接続されている。
【００５６】そして、コンデンサＣの他方は電源ＶCCに
接続され、定電流源Ｉ2の他方は電源ＶEEに接続され
る。
接続され、定電流源Ｉ2の他方は電源ＶEEに接続され
る。
【００５７】これらの図９および図１０に示されたＮＯ
Ｒゲートとインバータについて、その動作を説明する。
なお、図９および図１０に示された全てのトランジスタ
Ｔｒ1〜Ｔｒ4の順方向活性領域でのベース・エミッタ間
電圧は等しい値Ｖbeであるとする。
Ｒゲートとインバータについて、その動作を説明する。
なお、図９および図１０に示された全てのトランジスタ
Ｔｒ1〜Ｔｒ4の順方向活性領域でのベース・エミッタ間
電圧は等しい値Ｖbeであるとする。
【００５８】図９において、入力端子InＡおよびInＢの
両方または片方に、基準電圧入力端子InＳに入力される
しきい値電圧より高い電位の信号が入力されると、電位
の差に比例した差動増幅が行われ、出力端子Outの電位
はＶCC−Ｉ1・Ｒ−Ｖbe（ｌｏｗレベル）となる。逆に
入力端子InＡおよびInＢの両方に、基準電圧入力端子In
Ｓに入力されるしきい値電圧より低い電位の信号が入力
されると、同様に電位の差に比例した差動増幅が行わ
れ、出力端子Outの電位はＶCC−Ｖbe（ｈｉｇｈレベ
ル）となる。ここで、Ｉ1は定電流源Ｉ1に流れる電流、
Ｒは抵抗Ｒの抵抗値、ＶCCは電源ＶCCの電源電位を示
す。
両方または片方に、基準電圧入力端子InＳに入力される
しきい値電圧より高い電位の信号が入力されると、電位
の差に比例した差動増幅が行われ、出力端子Outの電位
はＶCC−Ｉ1・Ｒ−Ｖbe（ｌｏｗレベル）となる。逆に
入力端子InＡおよびInＢの両方に、基準電圧入力端子In
Ｓに入力されるしきい値電圧より低い電位の信号が入力
されると、同様に電位の差に比例した差動増幅が行わ
れ、出力端子Outの電位はＶCC−Ｖbe（ｈｉｇｈレベ
ル）となる。ここで、Ｉ1は定電流源Ｉ1に流れる電流、
Ｒは抵抗Ｒの抵抗値、ＶCCは電源ＶCCの電源電位を示
す。
【００５９】同様に図１０において入力端子Inに、基準
電圧入力端子InＳに入力されるしきい値電圧より高い電
位の信号が入力されると、差動増幅が行われ、出力端子
Outの電位はＶCC−Ｉ1・Ｒ−Ｖbe（ｌｏｗレベル）とな
る。逆に入力端子Inに、基準電圧入力端子InＳに入力さ
れるしきい値電圧より低い電位の信号が入力されると、
同様に差動増幅が行われ、出力端子Outの電位はＶCC−
Ｖbe（ｈｉｇｈレベル）となる。
電圧入力端子InＳに入力されるしきい値電圧より高い電
位の信号が入力されると、差動増幅が行われ、出力端子
Outの電位はＶCC−Ｉ1・Ｒ−Ｖbe（ｌｏｗレベル）とな
る。逆に入力端子Inに、基準電圧入力端子InＳに入力さ
れるしきい値電圧より低い電位の信号が入力されると、
同様に差動増幅が行われ、出力端子Outの電位はＶCC−
Ｖbe（ｈｉｇｈレベル）となる。
【００６０】図９および図１０のような構成のゲート回
路の、出力端子Outの電位がｈｉｇｈレベルからしきい
値電圧まで変化する時間ｔの特性について、図９のＮＯ
Ｒゲートを用いてより詳細に説明する。
路の、出力端子Outの電位がｈｉｇｈレベルからしきい
値電圧まで変化する時間ｔの特性について、図９のＮＯ
Ｒゲートを用いてより詳細に説明する。
【００６１】図９のＮＯＲゲートにおいて、出力端子Ou
tを駆動するトランジスタＴｒ3はコレクタ接地で接続さ
れており、出力信号の立ち下がり時には、トランジスタ
Ｔｒ3はオンとなる。この結果、コンデンサＣの電荷が
定電流源Ｉ2によって充電されることにより、出力端子O
utの電位は低下する。
tを駆動するトランジスタＴｒ3はコレクタ接地で接続さ
れており、出力信号の立ち下がり時には、トランジスタ
Ｔｒ3はオンとなる。この結果、コンデンサＣの電荷が
定電流源Ｉ2によって充電されることにより、出力端子O
utの電位は低下する。
【００６２】出力端子Outがｈｉｇｈレベルの時、トラ
ンジスタＴｒ1とトランジスタＴｒ4がオフとなってお
り、抵抗Ｒに電流が流れないのでトランジスタＴｒ3の
ベースが電源ＶＣＣの電位となる。そして、トランジス
タＴｒ3のベース・エッミッタ間電圧はＶbeなので、出
力端子Outの電位はＶCC−Ｖbeで表わすことができる。
ンジスタＴｒ1とトランジスタＴｒ4がオフとなってお
り、抵抗Ｒに電流が流れないのでトランジスタＴｒ3の
ベースが電源ＶＣＣの電位となる。そして、トランジス
タＴｒ3のベース・エッミッタ間電圧はＶbeなので、出
力端子Outの電位はＶCC−Ｖbeで表わすことができる。
【００６３】ここで、コンデンサＣの容量をＣ，しきい
値電圧をＶref，定電流源Ｉ2に流れる電流をＩ2と，電
源ＶCCの電源電位をＶCCとし、この出力端子Outの電位
がＶCC−Ｖrefまで低下するまでの間にコンデンサＣに
充電される電荷をＱとすると、電荷Ｑは、Ｑ＝Ｃ（（Ｖ
CC−Ｖbe）−（ＶCC−Ｖref））で表わされる。
値電圧をＶref，定電流源Ｉ2に流れる電流をＩ2と，電
源ＶCCの電源電位をＶCCとし、この出力端子Outの電位
がＶCC−Ｖrefまで低下するまでの間にコンデンサＣに
充電される電荷をＱとすると、電荷Ｑは、Ｑ＝Ｃ（（Ｖ
CC−Ｖbe）−（ＶCC−Ｖref））で表わされる。
【００６４】この電荷は全て定電流源Ｉ2へ流れ込むの
で、流れ込むのに要する時間をｔとすると、Ｑ＝Ｉ2・
ｔとなる。
で、流れ込むのに要する時間をｔとすると、Ｑ＝Ｉ2・
ｔとなる。
【００６５】そして、上記２式を用いてＱを消去する
と、ｔ＝Ｃ・（Ｖref−Ｖbe）／Ｉ2となる。
と、ｔ＝Ｃ・（Ｖref−Ｖbe）／Ｉ2となる。
【００６６】一方、出力信号の立ち上がり時には、コレ
クタ接地のトランジスタＴｒ3が有する十分大きな駆動
能力を用いてコンデンサＣの電荷を放電するので、出力
信号の立ち上がり時間（ｌｏｗレベルからしきい値電圧
Ｖrefまで変化する時間）は、上記ｔよりも十分に小さ
くなる。
クタ接地のトランジスタＴｒ3が有する十分大きな駆動
能力を用いてコンデンサＣの電荷を放電するので、出力
信号の立ち上がり時間（ｌｏｗレベルからしきい値電圧
Ｖrefまで変化する時間）は、上記ｔよりも十分に小さ
くなる。
【００６７】以上の説明のようにこの実施例によれば、
出力端子Outの電位がｈｉｇｈレベルからしきい値電圧
まで変化する時間ｔは、ｔ＝Ｃ・（Ｖref−Ｖbe）／Ｉ2
となり、クロック発振回路を構成するＮＯＲゲートおよ
びインバータの立ち下がり時間をコンデンサの容量値に
よって設定できる。
出力端子Outの電位がｈｉｇｈレベルからしきい値電圧
まで変化する時間ｔは、ｔ＝Ｃ・（Ｖref−Ｖbe）／Ｉ2
となり、クロック発振回路を構成するＮＯＲゲートおよ
びインバータの立ち下がり時間をコンデンサの容量値に
よって設定できる。
【００６８】このコンデンサの容量値によるインバータ
の立ち下がり時間の設定を、簡易化した具体例を用いて
説明すると以下のようになる。
の立ち下がり時間の設定を、簡易化した具体例を用いて
説明すると以下のようになる。
【００６９】クロック発振回路をゲート回路３段で構成
した場合、立ち上がり時間が充分小さいとすると、クロ
ック信号の周期は各ゲート回路の立ち下がり時間の合計
に等しくなり、各ゲート回路が同じ構成でればクロック
信号の周波数ＴはＴ＝３ｔとなる。この式にｔ＝Ｃ・Ｖ
／Ｉを入力すると、Ｔ＝3・Ｃ・Ｖ／Ｉ（式１）とな
る。（なお、Ｃはコンデンサの容量値，Ｖはｈｉｇｈレ
ベルからしきい値電位を引いた電圧，Ｉは定電流源の電
流値。） 一般的なバイポーラトランジスタを用い、電源電圧5.0V
とした場合、定電流源の電流値Ｉ＝80μA，ｈｉｇｈレ
ベルからしきい値電位を引いた電圧Ｖ＝0.26Vと仮定す
ると、容量値及び立ち下がり時間は以下のように求めら
れる。
した場合、立ち上がり時間が充分小さいとすると、クロ
ック信号の周期は各ゲート回路の立ち下がり時間の合計
に等しくなり、各ゲート回路が同じ構成でればクロック
信号の周波数ＴはＴ＝３ｔとなる。この式にｔ＝Ｃ・Ｖ
／Ｉを入力すると、Ｔ＝3・Ｃ・Ｖ／Ｉ（式１）とな
る。（なお、Ｃはコンデンサの容量値，Ｖはｈｉｇｈレ
ベルからしきい値電位を引いた電圧，Ｉは定電流源の電
流値。） 一般的なバイポーラトランジスタを用い、電源電圧5.0V
とした場合、定電流源の電流値Ｉ＝80μA，ｈｉｇｈレ
ベルからしきい値電位を引いた電圧Ｖ＝0.26Vと仮定す
ると、容量値及び立ち下がり時間は以下のように求めら
れる。
【００７０】例えば周波数ｆ（＝１／Ｔ）を200MHzとし
て式１にこれらの値を代入すると、1／（200・106）＝3
・Ｃ・0.26／（80・10-6）となり、よってＣ＝0.51・10
-12F＝0.51pFとなる。
て式１にこれらの値を代入すると、1／（200・106）＝3
・Ｃ・0.26／（80・10-6）となり、よってＣ＝0.51・10
-12F＝0.51pFとなる。
【００７１】また、立ち下がり時間ｔは、ｔ＝Ｃ・Ｖ／
Ｉの関係からｔ＝0.51・10-12・0.26／（80・10-6）と
なり、よってｔ＝1.66・10-9s＝1.66nsとなる。
Ｉの関係からｔ＝0.51・10-12・0.26／（80・10-6）と
なり、よってｔ＝1.66・10-9s＝1.66nsとなる。
【００７２】そして、クロック発振回路を構成するＮＯ
Ｒゲートおよびインバータの立ち上がり時間は、一般的
なバイポーラトランジスタを用いた場合、インバータ，
ＮＯＲゲートともに0.3ns程度であり、立ち下がり時間
に比べて十分小さいので、クロック発振回路の自走発振
周波数をコンデンサの容量値によって設定できることに
なる。
Ｒゲートおよびインバータの立ち上がり時間は、一般的
なバイポーラトランジスタを用いた場合、インバータ，
ＮＯＲゲートともに0.3ns程度であり、立ち下がり時間
に比べて十分小さいので、クロック発振回路の自走発振
周波数をコンデンサの容量値によって設定できることに
なる。
【００７３】次に本発明の第３の実施例のクロック発振
回路について、図１１及び図１２を用いて説明する。こ
の実施例のクロック発振回路も第１の実施例と同様にＮ
ＯＲゲートとインバータから構成されており、これらの
ＮＯＲゲートとインバータの接続関係は第１の実施例と
同一なので、クロック発振回路自体の基本構成及び基本
動作については説明を省略する。
回路について、図１１及び図１２を用いて説明する。こ
の実施例のクロック発振回路も第１の実施例と同様にＮ
ＯＲゲートとインバータから構成されており、これらの
ＮＯＲゲートとインバータの接続関係は第１の実施例と
同一なので、クロック発振回路自体の基本構成及び基本
動作については説明を省略する。
【００７４】この実施例が第２の実施例と異なる点は、
第２の実施例のように基準電圧入力端子InＳから基準電
圧をトランジスタＴｒ2のベースに入力するのではな
く、基準電圧（しきい値電圧）を生成する回路を独自に
設けたことと、図９および図１０における定電流源Ｉ２
をトランジスタおよび抵抗および定電圧源を用いて構成
したことである。
第２の実施例のように基準電圧入力端子InＳから基準電
圧をトランジスタＴｒ2のベースに入力するのではな
く、基準電圧（しきい値電圧）を生成する回路を独自に
設けたことと、図９および図１０における定電流源Ｉ２
をトランジスタおよび抵抗および定電圧源を用いて構成
したことである。
【００７５】この第３の実施例の目的は、第２の実施例
より更に自走発振周波数精度の高いクロック発振回路を
実現することである。図１１は、本発明の第３の実施例
に適用するＮＯＲゲートの構成を示した回路図である。
この図に示すように、このＮＯＲゲートは、入力端子In
Ａ，入力端子InＢ，トランジスタＴｒ1，トランジスタ
Ｔｒ2，トランジスタＴｒ3，トランジスタＴｒ4，トラ
ンジスタＴｒ5，トランジスタＴｒ6，トランジスタＴｒ
7，抵抗Ｒ１，抵抗Ｒ２，抵抗Ｒ３，抵抗Ｒ４，定電流
源Ｉ1，定電流源Ｉ３，定電圧源ＶCS，コンデンサＣ及
び出力端子Outから構成されている。
より更に自走発振周波数精度の高いクロック発振回路を
実現することである。図１１は、本発明の第３の実施例
に適用するＮＯＲゲートの構成を示した回路図である。
この図に示すように、このＮＯＲゲートは、入力端子In
Ａ，入力端子InＢ，トランジスタＴｒ1，トランジスタ
Ｔｒ2，トランジスタＴｒ3，トランジスタＴｒ4，トラ
ンジスタＴｒ5，トランジスタＴｒ6，トランジスタＴｒ
7，抵抗Ｒ１，抵抗Ｒ２，抵抗Ｒ３，抵抗Ｒ４，定電流
源Ｉ1，定電流源Ｉ３，定電圧源ＶCS，コンデンサＣ及
び出力端子Outから構成されている。
【００７６】入力端子InＡはトランジスタＴｒ1のベー
スに接続され、入力端子InＢはトランジスタＴｒ7のベ
ースに接続されている。
スに接続され、入力端子InＢはトランジスタＴｒ7のベ
ースに接続されている。
【００７７】トランジスタＴｒ1のコレクタは抵抗Ｒ１
の片側に接続されるとともにトランジスタＴｒ7のコレ
クタおよびトランジスタＴｒ3のベースに接続されてい
る。
の片側に接続されるとともにトランジスタＴｒ7のコレ
クタおよびトランジスタＴｒ3のベースに接続されてい
る。
【００７８】このトランジスタＴｒ1のエミッタはトラ
ンジスタＴｒ7のエミッタに接続されるとともにトラン
ジスタＴｒ2のエミッタおよび定電流源Ｉ1の片側に接続
されている。
ンジスタＴｒ7のエミッタに接続されるとともにトラン
ジスタＴｒ2のエミッタおよび定電流源Ｉ1の片側に接続
されている。
【００７９】抵抗Ｒ1の他方及びトランジスタＴｒ2のコ
レクタは電源ＶCCに接続され、定電流源Ｉ1の他方は電
源ＶEEに接続されている。
レクタは電源ＶCCに接続され、定電流源Ｉ1の他方は電
源ＶEEに接続されている。
【００８０】定電圧源ＶCSの片側はトランジスタＴｒ5
のベースに接続されるとともにトランジスタＴｒ6のベ
ースに接続され、この定電圧源ＶCSの他方は電源ＶEEに
接続されている。
のベースに接続されるとともにトランジスタＴｒ6のベ
ースに接続され、この定電圧源ＶCSの他方は電源ＶEEに
接続されている。
【００８１】トランジスタＴｒ5のエミッタは抵抗Ｒ3の
片側に接続され、この抵抗Ｒ3の他方は電源ＶEEに接続
されている。
片側に接続され、この抵抗Ｒ3の他方は電源ＶEEに接続
されている。
【００８２】一方このトランジスタＴｒ5のコレクタは
トランジスタＴｒ4のベースに接続されるとともに抵抗
Ｒ2の片側に接続され、この抵抗Ｒ2の他方は電源ＶCCに
接続されている。
トランジスタＴｒ4のベースに接続されるとともに抵抗
Ｒ2の片側に接続され、この抵抗Ｒ2の他方は電源ＶCCに
接続されている。
【００８３】トランジスタＴｒ4のコレクタは電源ＶCC
に接続されている。
に接続されている。
【００８４】一方このトランジスタＴｒ4のエミッタは
トランジスタＴｒ2のベースに接続されるとともに定電
流源Ｉ3の片側に接続されている。
トランジスタＴｒ2のベースに接続されるとともに定電
流源Ｉ3の片側に接続されている。
【００８５】この定電流源Ｉ3の他方は電源ＶEEに接続
される。
される。
【００８６】トランジスタＴｒ3のコレクタは電源ＶCC
に接続され、このトランジスタＴｒ3のエミッタは出力
端子Outに接続されるとともにトランジスタＴｒ6のコレ
クタおよびコンデンサＣの片側に接続されている。
に接続され、このトランジスタＴｒ3のエミッタは出力
端子Outに接続されるとともにトランジスタＴｒ6のコレ
クタおよびコンデンサＣの片側に接続されている。
【００８７】トランジスタＴｒ6のエミッタは抵抗Ｒ4の
片側に接続され、この抵抗Ｒ4の他方は電源ＶEEに接続
されている。
片側に接続され、この抵抗Ｒ4の他方は電源ＶEEに接続
されている。
【００８８】コンデンサＣの他方は電源ＶCCに接続され
ている。
ている。
【００８９】また、図１２は本発明の第３の実施例に適
用するインバータの構成を示した回路図である。この図
に示すように、このインバータは、入力端子In，トラン
ジスタＴｒ1，トランジスタＴｒ2，トランジスタＴｒ
3，トランジスタＴｒ4，トランジスタＴｒ5，トランジ
スタＴｒ6，抵抗Ｒ1，抵抗Ｒ2，抵抗Ｒ3，抵抗Ｒ4，定
電流源Ｉ1，定電流源Ｉ3，定電圧源ＶCS，コンデンサＣ
及び出力端子Outから構成されている。
用するインバータの構成を示した回路図である。この図
に示すように、このインバータは、入力端子In，トラン
ジスタＴｒ1，トランジスタＴｒ2，トランジスタＴｒ
3，トランジスタＴｒ4，トランジスタＴｒ5，トランジ
スタＴｒ6，抵抗Ｒ1，抵抗Ｒ2，抵抗Ｒ3，抵抗Ｒ4，定
電流源Ｉ1，定電流源Ｉ3，定電圧源ＶCS，コンデンサＣ
及び出力端子Outから構成されている。
【００９０】入力端子InはトランジスタＴｒ1のベース
に接続され、このトランジスタＴｒ1のコレクタは抵抗
Ｒ1の片側およびトランジスタＴｒ3のベースに接続され
ている。
に接続され、このトランジスタＴｒ1のコレクタは抵抗
Ｒ1の片側およびトランジスタＴｒ3のベースに接続され
ている。
【００９１】このトランジスタＴｒ1のエミッタはトラ
ンジスタＴｒ2のエミッタおよび定電流源Ｉ1の片側に接
続されている。
ンジスタＴｒ2のエミッタおよび定電流源Ｉ1の片側に接
続されている。
【００９２】抵抗Ｒ1の他方及びトランジスタＴｒ2のコ
レクタは電源ＶCCに接続され、定電流源Ｉ1の他方は電
源ＶEEに接続されている。
レクタは電源ＶCCに接続され、定電流源Ｉ1の他方は電
源ＶEEに接続されている。
【００９３】定電圧源ＶCSの片側はトランジスタＴｒ5
のベースに接続されるとともにトランジスタＴｒ6のベ
ースに接続され、この定電圧源ＶCSの他方は電源ＶEEに
接続されている。
のベースに接続されるとともにトランジスタＴｒ6のベ
ースに接続され、この定電圧源ＶCSの他方は電源ＶEEに
接続されている。
【００９４】トランジスタＴｒ5のエミッタは抵抗Ｒ3の
片側に接続され、この抵抗Ｒ3の他方は電源ＶEEに接続
されている。
片側に接続され、この抵抗Ｒ3の他方は電源ＶEEに接続
されている。
【００９５】一方このトランジスタＴｒ5のコレクタは
トランジスタＴｒ4のベースに接続されるとともに抵抗
Ｒ2の片側に接続され、この抵抗Ｒ2の他方は電源ＶCCに
接続されている。
トランジスタＴｒ4のベースに接続されるとともに抵抗
Ｒ2の片側に接続され、この抵抗Ｒ2の他方は電源ＶCCに
接続されている。
【００９６】トランジスタＴｒ4のコレクタは電源ＶCC
に接続されている。
に接続されている。
【００９７】一方このトランジスタＴｒ4のエミッタは
トランジスタＴｒ2のベースに接続されるとともに定電
流源Ｉ3の片側に接続されている。
トランジスタＴｒ2のベースに接続されるとともに定電
流源Ｉ3の片側に接続されている。
【００９８】この定電流源Ｉ3の他方は電源ＶEEに接続
される。
される。
【００９９】トランジスタＴｒ3のコレクタは電源ＶCC
に接続され、このトランジスタＴｒ3のエミッタは出力
端子Outに接続されるとともにトランジスタＴｒ6のコレ
クタおよびコンデンサＣの片側に接続されている。
に接続され、このトランジスタＴｒ3のエミッタは出力
端子Outに接続されるとともにトランジスタＴｒ6のコレ
クタおよびコンデンサＣの片側に接続されている。
【０１００】トランジスタＴｒ6のエミッタは抵抗Ｒ4の
片側に接続され、この抵抗Ｒ4の他方は電源ＶEEに接続
されている。
片側に接続され、この抵抗Ｒ4の他方は電源ＶEEに接続
されている。
【０１０１】コンデンサＣの他方は電源ＶCCに接続され
ている。
ている。
【０１０２】これらの図１１および図１２に示されたＮ
ＯＲゲートとインバータについて、その動作を説明す
る。なお、図１１および図１２に示された全てのトラン
ジスタＴｒ1〜Ｔｒ7の順方向活性領域でのベース・エミ
ッタ間電圧は等しい値Ｖbeであるとする。
ＯＲゲートとインバータについて、その動作を説明す
る。なお、図１１および図１２に示された全てのトラン
ジスタＴｒ1〜Ｔｒ7の順方向活性領域でのベース・エミ
ッタ間電圧は等しい値Ｖbeであるとする。
【０１０３】図１１において、入力端子InＡおよびInＢ
の両方または片方に、トランジスタＴｒ2のベースに入
力されるしきい値電圧より高い電位の信号が入力される
と、出力端子Outの電位はＶCC−Ｉ1・Ｒ1−Ｖbe（ｌｏ
ｗレベル）となる。逆に入力端子InＡおよびInＢの両方
に、トランジスタＴｒ2のベースに入力されるしきい値
電圧より低い電位の信号が入力されると、出力端子Out
の電位はＶCC−Ｖbe（ｈｉｇｈレベル）となる。ここ
で、Ｉ1は定電流源Ｉ1に流れる電流、Ｒ1は抵抗Ｒ1の抵
抗値、ＶCCは電源ＶCCの電源電位を示す。
の両方または片方に、トランジスタＴｒ2のベースに入
力されるしきい値電圧より高い電位の信号が入力される
と、出力端子Outの電位はＶCC−Ｉ1・Ｒ1−Ｖbe（ｌｏ
ｗレベル）となる。逆に入力端子InＡおよびInＢの両方
に、トランジスタＴｒ2のベースに入力されるしきい値
電圧より低い電位の信号が入力されると、出力端子Out
の電位はＶCC−Ｖbe（ｈｉｇｈレベル）となる。ここ
で、Ｉ1は定電流源Ｉ1に流れる電流、Ｒ1は抵抗Ｒ1の抵
抗値、ＶCCは電源ＶCCの電源電位を示す。
【０１０４】同様に図１２において、入力端子Inにトラ
ンジスタＴｒ2のベースに入力されるしきい値電圧より
高い電位の信号が入力されると、出力端子Outの電位は
ＶCC−Ｉ1・Ｒ1−Ｖbe（ｌｏｗレベル）となる。逆に入
力端子Inに、基準電圧入力端子InＳに入力されるしきい
値電圧より低い電位の信号が入力されると、出力端子Ou
tの電位はＶCC−Ｖbe（ｈｉｇｈレベル）となる。
ンジスタＴｒ2のベースに入力されるしきい値電圧より
高い電位の信号が入力されると、出力端子Outの電位は
ＶCC−Ｉ1・Ｒ1−Ｖbe（ｌｏｗレベル）となる。逆に入
力端子Inに、基準電圧入力端子InＳに入力されるしきい
値電圧より低い電位の信号が入力されると、出力端子Ou
tの電位はＶCC−Ｖbe（ｈｉｇｈレベル）となる。
【０１０５】これら図１１および図１２において、しき
い値電圧は定電圧回路ＶCS，抵抗Ｒ2，抵抗Ｒ3，トラン
ジスタＴｒ4，トランジスタＴｒ5，定電流源Ｉ3からな
る回路によって決定される。
い値電圧は定電圧回路ＶCS，抵抗Ｒ2，抵抗Ｒ3，トラン
ジスタＴｒ4，トランジスタＴｒ5，定電流源Ｉ3からな
る回路によって決定される。
【０１０６】ここで、定電圧回路ＶCSの電圧をＶCS、抵
抗Ｒ2の抵抗値をＲ2、抵抗Ｒ3の抵抗値をＲ3とすると、
このしきい値電位はＶCC−（ＶCS−Ｖbe）・Ｒ2／Ｒ3−
Ｖbeで表わされる。
抗Ｒ2の抵抗値をＲ2、抵抗Ｒ3の抵抗値をＲ3とすると、
このしきい値電位はＶCC−（ＶCS−Ｖbe）・Ｒ2／Ｒ3−
Ｖbeで表わされる。
【０１０７】また、コンデンサＣはトランジスタＴｒ6
と抵抗Ｒ4で構成される定電流源で充電される。この抵
抗Ｒ4に流れる定電流源の電流は、定電流源の電圧から
定電流源を構成するトランジスタのベース・エッミッタ
間電圧を引いた値（ＶCS−Ｖbe）に依存し、抵抗Ｒ4の
抵抗値をＲ4とすると、（ＶCS−Ｖbe）／Ｒ4で表わされ
る。
と抵抗Ｒ4で構成される定電流源で充電される。この抵
抗Ｒ4に流れる定電流源の電流は、定電流源の電圧から
定電流源を構成するトランジスタのベース・エッミッタ
間電圧を引いた値（ＶCS−Ｖbe）に依存し、抵抗Ｒ4の
抵抗値をＲ4とすると、（ＶCS−Ｖbe）／Ｒ4で表わされ
る。
【０１０８】この関係に基づき、第２の実施例中で示し
た立ち下がり時間の式において、しきい値電位ＶCC−Ｖ
refに上記ＶCC−（ＶCS−Ｖbe）・Ｒ2／Ｒ3−Ｖbeを、
また電流Ｉ2に（ＶCS−Ｖbe）／Ｒ4を代入する。
た立ち下がり時間の式において、しきい値電位ＶCC−Ｖ
refに上記ＶCC−（ＶCS−Ｖbe）・Ｒ2／Ｒ3−Ｖbeを、
また電流Ｉ2に（ＶCS−Ｖbe）／Ｒ4を代入する。
【０１０９】この結果、基準電圧からコレクタ接地され
たトランジスタのベース・エミッタ間電圧を引いた値
が、定電流源の電圧から定電流源を構成するトランジス
タのベース・エッミッタ間電圧を引いた値に比例するの
で、両者の（ＶCS−Ｖbe）成分が消去され、出力端子Ou
tの電位がｈｉｇｈレベルからしきい値電圧まで変化す
る立ち下がり時間ｔは、ｔ＝Ｃ・Ｒ2・Ｒ4／Ｒ3とな
る。
たトランジスタのベース・エミッタ間電圧を引いた値
が、定電流源の電圧から定電流源を構成するトランジス
タのベース・エッミッタ間電圧を引いた値に比例するの
で、両者の（ＶCS−Ｖbe）成分が消去され、出力端子Ou
tの電位がｈｉｇｈレベルからしきい値電圧まで変化す
る立ち下がり時間ｔは、ｔ＝Ｃ・Ｒ2・Ｒ4／Ｒ3とな
る。
【０１１０】以上のクロック発振回路の第３の実施例に
よれば、クロック発振回路を構成するＮＯＲゲートおよ
びインバータの立ち下がり時間をコンデンサの容量値お
よび抵抗の抵抗値のみによって設定できる。
よれば、クロック発振回路を構成するＮＯＲゲートおよ
びインバータの立ち下がり時間をコンデンサの容量値お
よび抵抗の抵抗値のみによって設定できる。
【０１１１】そして、クロック発振回路を構成するＮＯ
Ｒゲートおよびインバータの立ち上がり時間（ｌｏｗレ
ベルからしきい値電圧まで変化する時間）は、立ち下が
り時間（ｈｉｇｈレベルからしきい値電圧まで変化する
時間）に比べて十分小さいので、クロック発振回路の自
走発振周波数をコンデンサの容量値および抵抗の抵抗値
のみによって設定できることになり、クロック発振回路
の自走発振周波数精度をより高くすることができる。
Ｒゲートおよびインバータの立ち上がり時間（ｌｏｗレ
ベルからしきい値電圧まで変化する時間）は、立ち下が
り時間（ｈｉｇｈレベルからしきい値電圧まで変化する
時間）に比べて十分小さいので、クロック発振回路の自
走発振周波数をコンデンサの容量値および抵抗の抵抗値
のみによって設定できることになり、クロック発振回路
の自走発振周波数精度をより高くすることができる。
【０１１２】次に本発明の第４の実施例のクロック発振
回路について、図１３及び図１４を用いて説明する。こ
の実施例のクロック発振回路も第１の実施例と同様にゲ
ート回路であるＮＯＲゲートとインバータから構成され
ており、これらのＮＯＲゲートとインバータの接続関係
は第１の実施例と同一なので、クロック発振回路自体の
基本構成及び基本動作については説明を省略する。
回路について、図１３及び図１４を用いて説明する。こ
の実施例のクロック発振回路も第１の実施例と同様にゲ
ート回路であるＮＯＲゲートとインバータから構成され
ており、これらのＮＯＲゲートとインバータの接続関係
は第１の実施例と同一なので、クロック発振回路自体の
基本構成及び基本動作については説明を省略する。
【０１１３】この実施例が第２の実施例と異なる点は、
図９および図１０に示したトランジスタＴｒ2につい
て、ベースに入力される基準電圧（しきい値電圧）を生
成する回路を独自に設けたことと、定電流源Ｉ2をトラ
ンジスタおよび抵抗を用いて構成したことである。
図９および図１０に示したトランジスタＴｒ2につい
て、ベースに入力される基準電圧（しきい値電圧）を生
成する回路を独自に設けたことと、定電流源Ｉ2をトラ
ンジスタおよび抵抗を用いて構成したことである。
【０１１４】この第４の実施例の目的は、第３の実施例
と同様に第２の実施例より更に自走発振周波数精度の高
いクロック発振回路を実現することである。
と同様に第２の実施例より更に自走発振周波数精度の高
いクロック発振回路を実現することである。
【０１１５】図１３は、本発明の第４の実施例に適用す
るＮＯＲゲートの構成を示した回路図である。この図に
示すように、このＮＯＲゲートは、入力端子InＡ，入力
端子InＢ，トランジスタＴｒ1，トランジスタＴｒ2，ト
ランジスタＴｒ3，トランジスタＴｒ4，トランジスタＴ
ｒ5，トランジスタＴｒ6，トランジスタＴｒ7，抵抗Ｒ
１，抵抗Ｒ２，抵抗Ｒ３，抵抗Ｒ４，抵抗Ｒ５，定電流
源Ｉ1，定電流源Ｉ３，コンデンサＣ及び出力端子Outか
ら構成されている。
るＮＯＲゲートの構成を示した回路図である。この図に
示すように、このＮＯＲゲートは、入力端子InＡ，入力
端子InＢ，トランジスタＴｒ1，トランジスタＴｒ2，ト
ランジスタＴｒ3，トランジスタＴｒ4，トランジスタＴ
ｒ5，トランジスタＴｒ6，トランジスタＴｒ7，抵抗Ｒ
１，抵抗Ｒ２，抵抗Ｒ３，抵抗Ｒ４，抵抗Ｒ５，定電流
源Ｉ1，定電流源Ｉ３，コンデンサＣ及び出力端子Outか
ら構成されている。
【０１１６】入力端子InＡはトランジスタＴｒ1のベー
スに接続され、入力端子InＢはトランジスタＴｒ7のベ
ースに接続される。そしてこのトランジスタＴｒ1のコ
レクタは、抵抗Ｒ1の片側に接続されるとともにトラン
ジスタＴｒ7のコレクタおよびトランジスタＴｒ3のベー
スに接続される。さらに、抵抗Ｒ1の他方は電源ＶCCに
接続される。
スに接続され、入力端子InＢはトランジスタＴｒ7のベ
ースに接続される。そしてこのトランジスタＴｒ1のコ
レクタは、抵抗Ｒ1の片側に接続されるとともにトラン
ジスタＴｒ7のコレクタおよびトランジスタＴｒ3のベー
スに接続される。さらに、抵抗Ｒ1の他方は電源ＶCCに
接続される。
【０１１７】また、トランジスタＴｒ1のエミッタはト
ランジスタＴｒ7のエミッタに接続されるとともにトラ
ンジスタＴｒ2のエミッタおよび定電流源Ｉ1の片側に接
続される。
ランジスタＴｒ7のエミッタに接続されるとともにトラ
ンジスタＴｒ2のエミッタおよび定電流源Ｉ1の片側に接
続される。
【０１１８】そして、トランジスタＴｒ2のコレクタは
電源ＶCCに接続され、定電流源Ｉ1の他方は電源ＶEEに
接続される。
電源ＶCCに接続され、定電流源Ｉ1の他方は電源ＶEEに
接続される。
【０１１９】トランジスタＴｒ3のコレクタは電源ＶCC
に接続され、このトランジスタＴｒ3のエミッタは出力
端子Outに接続されるとともにコンデンサＣの片側及び
トランジスタＴｒ6のコレクタに接続される。
に接続され、このトランジスタＴｒ3のエミッタは出力
端子Outに接続されるとともにコンデンサＣの片側及び
トランジスタＴｒ6のコレクタに接続される。
【０１２０】また抵抗Ｒ５の片側はトランジスタＴｒ6
のベース及びトランジスタＴｒ5のコレクタに接続され
る。
のベース及びトランジスタＴｒ5のコレクタに接続され
る。
【０１２１】そしてコンデンサＣの他方及び抵抗Ｒ５の
他方は電源ＶCCに接続される。
他方は電源ＶCCに接続される。
【０１２２】トランジスタＴｒ6のエミッタは抵抗Ｒ4の
片側およびトランジスタＴｒ5のベースに接続される。
そして、抵抗Ｒ4の他方およびトランジスタＴｒ5のエミ
ッタは電源ＶEEに接続される。
片側およびトランジスタＴｒ5のベースに接続される。
そして、抵抗Ｒ4の他方およびトランジスタＴｒ5のエミ
ッタは電源ＶEEに接続される。
【０１２３】トランジスタＴｒ4のベースは抵抗Ｒ2の片
側に接続されるとともに抵抗Ｒ3の片側に接続される。
そしてこの抵抗Ｒ2の他方はおよびトランジスタＴｒ4の
コレクタは電源ＶCCに接続される。
側に接続されるとともに抵抗Ｒ3の片側に接続される。
そしてこの抵抗Ｒ2の他方はおよびトランジスタＴｒ4の
コレクタは電源ＶCCに接続される。
【０１２４】一方、このトランジスタＴｒ4のエミッタ
は、抵抗Ｒ3の他方に接続されるとともに定電流源Ｉ3の
片側およびトランジスタＴｒ2のベースに接続される。
そして定電流源Ｉ3の他方は電源ＶEEに接続される。
は、抵抗Ｒ3の他方に接続されるとともに定電流源Ｉ3の
片側およびトランジスタＴｒ2のベースに接続される。
そして定電流源Ｉ3の他方は電源ＶEEに接続される。
【０１２５】また、図１４は本発明の第４の実施例に適
用するインバータの構成を示した回路図である。この図
に示すように、このインバータは、入力端子In，トラン
ジスタＴｒ1，トランジスタＴｒ2，トランジスタＴｒ
3，トランジスタＴｒ4，トランジスタＴｒ5，トランジ
スタＴｒ6，抵抗Ｒ１，抵抗Ｒ２，抵抗Ｒ３，抵抗Ｒ
４，抵抗Ｒ５，定電流源Ｉ1，定電流源Ｉ３，コンデン
サＣ及び出力端子Outから構成されている。
用するインバータの構成を示した回路図である。この図
に示すように、このインバータは、入力端子In，トラン
ジスタＴｒ1，トランジスタＴｒ2，トランジスタＴｒ
3，トランジスタＴｒ4，トランジスタＴｒ5，トランジ
スタＴｒ6，抵抗Ｒ１，抵抗Ｒ２，抵抗Ｒ３，抵抗Ｒ
４，抵抗Ｒ５，定電流源Ｉ1，定電流源Ｉ３，コンデン
サＣ及び出力端子Outから構成されている。
【０１２６】入力端子InはトランジスタＴｒ1のベース
に接続される。そしてこのトランジスタＴｒ1のコレク
タは、抵抗Ｒ1の片側に接続されるとともにトランジス
タＴｒ3のベースに接続される。さらに、抵抗Ｒ1の他方
は電源ＶCCに接続される。
に接続される。そしてこのトランジスタＴｒ1のコレク
タは、抵抗Ｒ1の片側に接続されるとともにトランジス
タＴｒ3のベースに接続される。さらに、抵抗Ｒ1の他方
は電源ＶCCに接続される。
【０１２７】また、トランジスタＴｒ1のエミッタはト
ランジスタＴｒ2のエミッタに接続されるとともに定電
流源Ｉ1の片側に接続される。
ランジスタＴｒ2のエミッタに接続されるとともに定電
流源Ｉ1の片側に接続される。
【０１２８】そして、トランジスタＴｒ2のコレクタは
電源ＶCCに接続され、定電流源Ｉ1の他方は電源ＶEEに
接続される。
電源ＶCCに接続され、定電流源Ｉ1の他方は電源ＶEEに
接続される。
【０１２９】トランジスタＴｒ3のコレクタは電源ＶCC
に接続され、このトランジスタＴｒ3のエミッタは出力
端子Outに接続されるとともにコンデンサＣの片側及び
トランジスタＴｒ6のコレクタに接続される。
に接続され、このトランジスタＴｒ3のエミッタは出力
端子Outに接続されるとともにコンデンサＣの片側及び
トランジスタＴｒ6のコレクタに接続される。
【０１３０】また抵抗Ｒ５の片側はトランジスタＴｒ6
のベース及びトランジスタＴｒ5のコレクタに接続され
る。
のベース及びトランジスタＴｒ5のコレクタに接続され
る。
【０１３１】そしてコンデンサＣの他方及び抵抗Ｒ５の
他方は電源ＶCCに接続される。
他方は電源ＶCCに接続される。
【０１３２】トランジスタＴｒ6のエミッタは抵抗Ｒ4の
片側およびトランジスタＴｒ5のベースに接続される。
そして、抵抗Ｒ4の他方はおよびトランジスタＴｒ5のエ
ミッタは電源ＶEEに接続される。
片側およびトランジスタＴｒ5のベースに接続される。
そして、抵抗Ｒ4の他方はおよびトランジスタＴｒ5のエ
ミッタは電源ＶEEに接続される。
【０１３３】トランジスタＴｒ4のベースは抵抗Ｒ2の片
側に接続されるとともに抵抗Ｒ3の片側に接続される。
そしてこの抵抗Ｒ2の他方はおよびトランジスタＴｒ4の
コレクタは電源ＶCCに接続される。
側に接続されるとともに抵抗Ｒ3の片側に接続される。
そしてこの抵抗Ｒ2の他方はおよびトランジスタＴｒ4の
コレクタは電源ＶCCに接続される。
【０１３４】一方、このトランジスタＴｒ4のエミッタ
は、抵抗Ｒ3の他方に接続されるとともに定電流源Ｉ3の
片側およびトランジスタＴｒ2のベースに接続される。
そして定電流源Ｉ3の他方は電源ＶEEに接続される。
は、抵抗Ｒ3の他方に接続されるとともに定電流源Ｉ3の
片側およびトランジスタＴｒ2のベースに接続される。
そして定電流源Ｉ3の他方は電源ＶEEに接続される。
【０１３５】これらの図１３および図１４に示されたＮ
ＯＲゲートとインバータについて、その動作を説明す
る。なお、図１３および図１４に示された全てのトラン
ジスタＴｒ1〜Ｔｒ7の順方向活性領域でのベース・エミ
ッタ間電圧は等しい値Ｖbeであるとする。
ＯＲゲートとインバータについて、その動作を説明す
る。なお、図１３および図１４に示された全てのトラン
ジスタＴｒ1〜Ｔｒ7の順方向活性領域でのベース・エミ
ッタ間電圧は等しい値Ｖbeであるとする。
【０１３６】図１３において、入力端子InＡおよびInＢ
の両方または片方に、トランジスタＴｒ2のベースに入
力されるしきい値電圧より高い電位の信号が入力される
と、出力端子Outの電位はＶCC−Ｉ1・Ｒ1−Ｖbe（ｌｏ
ｗレベル）となる。
の両方または片方に、トランジスタＴｒ2のベースに入
力されるしきい値電圧より高い電位の信号が入力される
と、出力端子Outの電位はＶCC−Ｉ1・Ｒ1−Ｖbe（ｌｏ
ｗレベル）となる。
【０１３７】入力端子InＡおよびInＢの両方に、トラン
ジスタＴｒ2のベースに入力されるしきい値電圧より低
い電位の信号が入力されると、出力端子Outの電位はＶC
C−Ｖbe（ｈｉｇｈレベル）となる。ここで、ＶCCは電
源ＶCCの電位、Ｉ1は定電流源Ｉ1に流れる電流、Ｒ1は
抵抗Ｒ1の抵抗値を示す。
ジスタＴｒ2のベースに入力されるしきい値電圧より低
い電位の信号が入力されると、出力端子Outの電位はＶC
C−Ｖbe（ｈｉｇｈレベル）となる。ここで、ＶCCは電
源ＶCCの電位、Ｉ1は定電流源Ｉ1に流れる電流、Ｒ1は
抵抗Ｒ1の抵抗値を示す。
【０１３８】また同様に図１４において、入力端子Inに
トランジスタＴｒ2のベースに入力されるしきい値電圧
より高い電位の信号が入力されると、出力端子Outの電
位はＶCC−Ｉ1・Ｒ1−Ｖbe（ｌｏｗレベル）となる。
トランジスタＴｒ2のベースに入力されるしきい値電圧
より高い電位の信号が入力されると、出力端子Outの電
位はＶCC−Ｉ1・Ｒ1−Ｖbe（ｌｏｗレベル）となる。
【０１３９】そして入力端子Inに、基準電圧入力端子In
Ｓに入力されるしきい値電圧より低い電位の信号が入力
されると、出力端子Outの電位はＶCC−Ｖbe（ｈｉｇｈ
レベル）となる。
Ｓに入力されるしきい値電圧より低い電位の信号が入力
されると、出力端子Outの電位はＶCC−Ｖbe（ｈｉｇｈ
レベル）となる。
【０１４０】これら図１３および図１４において、トラ
ンジスタＴｒ2のベースに入力されるしきい値電圧は抵
抗Ｒ2，抵抗Ｒ3，トランジスタＴｒ4，定電流源Ｉ3から
なる回路によって決定される。
ンジスタＴｒ2のベースに入力されるしきい値電圧は抵
抗Ｒ2，抵抗Ｒ3，トランジスタＴｒ4，定電流源Ｉ3から
なる回路によって決定される。
【０１４１】ここで抵抗Ｒ2の抵抗値をＲ2、抵抗Ｒ3の
抵抗値をＲ3とすると、このしきい値電圧は、ＶCC−
（Ｒ2＋Ｒ3）／Ｒ3・Ｖbeで表わされる。
抵抗値をＲ3とすると、このしきい値電圧は、ＶCC−
（Ｒ2＋Ｒ3）／Ｒ3・Ｖbeで表わされる。
【０１４２】また、コンデンサＣはトランジスタＴｒ
5，トランジスタＴｒ6，抵抗Ｒ4，抵抗Ｒ5で構成される
定電流源で充電される。この抵抗Ｒ４に流れる定電流源
の電流は、定電流源を構成するトランジスタのベース・
エッミッタ間電圧Ｖbeに依存し、抵抗Ｒ４の抵抗値をＲ
４とすると、Ｖbe／Ｒ4で表わされる。
5，トランジスタＴｒ6，抵抗Ｒ4，抵抗Ｒ5で構成される
定電流源で充電される。この抵抗Ｒ４に流れる定電流源
の電流は、定電流源を構成するトランジスタのベース・
エッミッタ間電圧Ｖbeに依存し、抵抗Ｒ４の抵抗値をＲ
４とすると、Ｖbe／Ｒ4で表わされる。
【０１４３】この結果、基準電圧からコレクタ接地され
たトランジスタのベース・エミッタ間電圧を引いた値
が、定電流源を構成するトランジスタのベース・エッミ
ッタ間電圧に比例するので、両者のＶbe成分が消去さ
れ、出力端子Outの電位がｈｉｇｈレベルからしきい値
電圧まで変化する立ち下がり時間ｔは、ｔ＝Ｃ・Ｒ2・
Ｒ4／Ｒ3となる。
たトランジスタのベース・エミッタ間電圧を引いた値
が、定電流源を構成するトランジスタのベース・エッミ
ッタ間電圧に比例するので、両者のＶbe成分が消去さ
れ、出力端子Outの電位がｈｉｇｈレベルからしきい値
電圧まで変化する立ち下がり時間ｔは、ｔ＝Ｃ・Ｒ2・
Ｒ4／Ｒ3となる。
【０１４４】以上のクロック発振回路の第４の実施例に
よれば、クロック発振回路を構成するＮＯＲゲートおよ
びインバータの立ち下がり時間をコンデンサの容量値お
よび抵抗値のみによって設定できる。
よれば、クロック発振回路を構成するＮＯＲゲートおよ
びインバータの立ち下がり時間をコンデンサの容量値お
よび抵抗値のみによって設定できる。
【０１４５】そして、クロック発振回路を構成するＮＯ
Ｒゲートおよびインバータの立ち上がり時間（ｌｏｗレ
ベルからしきい値電圧まで変化する時間）は、立ち下が
り時間（ｈｉｇｈレベルからしきい値電圧まで変化する
時間）に比べて十分小さいので、クロック発振回路の自
走発振周波数をコンデンサの容量値および抵抗値のみに
よって設定できることになり、クロック発振回路の自走
発振周波数精度をより高くすることができる。
Ｒゲートおよびインバータの立ち上がり時間（ｌｏｗレ
ベルからしきい値電圧まで変化する時間）は、立ち下が
り時間（ｈｉｇｈレベルからしきい値電圧まで変化する
時間）に比べて十分小さいので、クロック発振回路の自
走発振周波数をコンデンサの容量値および抵抗値のみに
よって設定できることになり、クロック発振回路の自走
発振周波数精度をより高くすることができる。
【０１４６】この第２〜第４の実施例では、クロック発
振回路として位相制御が可能なクロック発振回路を用い
て説明したが、位相制御を必要としないクロック発振回
路、例えばインバータのみで構成されるクロック発振回
路等にも用いることもできる。
振回路として位相制御が可能なクロック発振回路を用い
て説明したが、位相制御を必要としないクロック発振回
路、例えばインバータのみで構成されるクロック発振回
路等にも用いることもできる。
【０１４７】さらに、コンデンサＣは電源ＶCCに接続さ
れているが、電源ＶEEに接続する構成としても、第２〜
第４の実施例と同様に機能することができる。
れているが、電源ＶEEに接続する構成としても、第２〜
第４の実施例と同様に機能することができる。
【０１４８】
【発明の効果】以上説明したように、本発明によればク
ロック発振回路の自走発振の１周期のうち、位相制御パ
ルスによって制御できる期間が多くなり、単純な論理回
路を用いてクロック発振回路の位相制御精度を向上する
ことができる。
ロック発振回路の自走発振の１周期のうち、位相制御パ
ルスによって制御できる期間が多くなり、単純な論理回
路を用いてクロック発振回路の位相制御精度を向上する
ことができる。
【０１４９】また、反転増幅回路を構成するトランジス
タの製造ばらつきや温度変化等によって伝達時間が左右
されることの少ない、高精度な自走発振周波数を有する
クロック発振回路を提供することが可能となる。
タの製造ばらつきや温度変化等によって伝達時間が左右
されることの少ない、高精度な自走発振周波数を有する
クロック発振回路を提供することが可能となる。
【図１】本発明の第１の実施例のクロック発振回路の論
理回路図である。
理回路図である。
【図２】本願のクロック発振回路に関連したクロック発
振回路の構成を示した論理回路図である。
振回路の構成を示した論理回路図である。
【図３】図２に示したクロック発振回路の動作を表わし
たタイミングチャートである。
たタイミングチャートである。
【図４】一般的なインバータの構成を示した回路図であ
る。
る。
【図５】本発明の第１の実施例のクロック発振回路の動
作を表わしたタイミングチャートである。
作を表わしたタイミングチャートである。
【図６】位相制御パルスの波形を示した波形図である。
【図７】５個のゲート回路を直列に接続したクロック発
振回路の構成を示した論理回路図である。
振回路の構成を示した論理回路図である。
【図８】１個のＮＯＲゲートからなるクロック発振回路
の構成を示した論理回路図である。
の構成を示した論理回路図である。
【図９】本発明の第２の実施例に用いるＮＯＲゲートの
構成を示した回路図である。
構成を示した回路図である。
【図１０】本発明の第２の実施例に用いるインバータの
構成を示した回路図である。
構成を示した回路図である。
【図１１】本発明の第３の実施例に用いるＮＯＲゲート
の構成を示した回路図である。
の構成を示した回路図である。
【図１２】本発明の第３の実施例に用いるインバータの
構成を示した回路図である。
構成を示した回路図である。
【図１３】本発明の第４の実施例に用いるＮＯＲゲート
の構成を示した回路図である。
の構成を示した回路図である。
【図１４】本発明の第４の実施例に用いるインバータの
構成を示した回路図である。
構成を示した回路図である。
In1 位相制御パルス入力端子 101，102，104，105，107 ＮＯＲゲート 103，106，108，109 インバータ Out1 クロック信号出力端子 In，InＡ，InＢ 入力端子 InＳ 基準電圧入力端子 Ｔｒ1，Ｔｒ2，Ｔｒ3，Ｔｒ4，Ｔｒ5，Ｔｒ6，Ｔｒ7
トランジスタ Ｉ1，Ｉ２，Ｉ3 定電流源 Ｒ，Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ5 抵抗 Ｃ コンデンサ ＶCS 定電圧源 Out 出力端子 ＶCC，ＶEE 電源
トランジスタ Ｉ1，Ｉ２，Ｉ3 定電流源 Ｒ，Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ5 抵抗 Ｃ コンデンサ ＶCS 定電圧源 Out 出力端子 ＶCC，ＶEE 電源
Claims (8)
- 【請求項１】 一以上の入力端に入力される入力信号の
論理値によって一つの出力端から出力される出力信号の
論理値が決定されるゲート回路を複数個直列に接続し、
帰還路を設けて信号をループさせることにより自走発振
を行うクロック発振回路において、 前記複数個のゲート回路の内の２個以上のゲート回路に
位相制御信号を入力して発振位相を制御することを特徴
とするクロック発振回路。 - 【請求項２】 請求項１記載のクロック発振回路におい
て、前記２個以上のゲート回路としてＮＯＲゲートを用
い、 前記位相制御信号として発振位相を制御する際に”１”
を入力し、それ以外の時は”０”を入力する位相制御信
号を用いることを特徴とするクロック発振回路。 - 【請求項３】 請求項１記載のクロック発振回路におい
て、前記２個以上のゲート回路としてＮＡＮＤゲートを
用い、 前記位相制御信号として発振位相を制御する際に”０”
を入力し、それ以外の時は”１”を入力する位相制御信
号を用いることを特徴とするクロック発振回路。 - 【請求項４】 第１の入力端と第２の入力端を有し論理
演算の結果を出力端から出力するＮＯＲゲートと、 一端を前記第１の入力端に接続し他端を前記出力端に接
続した遅延回路を有し、 前記第２の入力端には、発振位相を制御する際に”１”
を入力しそれ以外の時は”０”を入力する位相制御信号
を入力することを特徴とするクロック発振回路。 - 【請求項５】 第１の入力端と第２の入力端を有し論理
演算の結果を出力端から出力するＮＡＮＤゲートと、 一端を前記第１の入力端に接続し他端を前記出力端に接
続した遅延回路を有し、 前記第２の入力端には、発振位相を制御する際に”０”
を入力しそれ以外の時は”１”を入力する位相制御信号
を入力することを特徴とするクロック発振回路。 - 【請求項６】 一以上の入力端に入力される入力信号の
論理値によって一つの出力端から出力される出力信号の
論理値が決定されるゲート回路の、前記出力端と電源と
の間にコンデンサを設けたことを特徴とするクロック発
振回路に用いるゲート回路。 - 【請求項７】 請求項６記載のクロック発振回路に用い
るゲート回路において、 前記ゲート回路が、 入力信号の電圧と基準電圧との差に比例して電圧の増幅
を行う差動増幅回路と、 定電流源によって動作するコレクタ接地回路とで構成さ
れており、 前記定電流源の電流値と、前記差動増幅器の基準電圧か
ら前記コレクタ接地回路のベース・エミッタ間電圧を引
いた値が、前記定電流源を構成するトランジスタのベー
ス・エッミッタ間電圧に比例することを特徴とするクロ
ック発振回路に用いるゲート回路。 - 【請求項８】 請求項６記載のクロック発振回路に用い
るゲート回路において、 前記ゲート回路が、 入力信号の電圧と基準電圧との差に比例して電圧の増幅
を行う差動増幅回路と、 定電流源によって動作するコレクタ接地回路とで構成さ
れており、 前記定電流源の電流値と、前記差動増幅器の基準電圧か
ら前記コレクタ接地回路のベース・エミッタ間電圧を引
いた値が、前記定電流源の電圧から前記定電流源を構成
するトランジスタのベース・エミッタ間電圧を引いた値
に比例することを特徴とするクロック発振回路に用いる
ゲート回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6038580A JPH07249965A (ja) | 1994-03-09 | 1994-03-09 | クロック発振回路及びクロック発振回路に用いるゲート回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6038580A JPH07249965A (ja) | 1994-03-09 | 1994-03-09 | クロック発振回路及びクロック発振回路に用いるゲート回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07249965A true JPH07249965A (ja) | 1995-09-26 |
Family
ID=12529238
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6038580A Pending JPH07249965A (ja) | 1994-03-09 | 1994-03-09 | クロック発振回路及びクロック発振回路に用いるゲート回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07249965A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5920600A (en) * | 1995-09-18 | 1999-07-06 | Oki Electric Industry Co., Ltd. | Bit phase synchronizing circuitry for controlling phase and frequency, and PLL circuit therefor |
| JP2002261590A (ja) * | 2001-02-28 | 2002-09-13 | Asahi Kasei Microsystems Kk | 遅延装置 |
| JP2006067190A (ja) * | 2004-08-26 | 2006-03-09 | Nec Electronics Corp | クロック生成回路 |
| JP2007082112A (ja) * | 2005-09-16 | 2007-03-29 | Nec Electronics Corp | 半導体装置 |
| WO2007072731A1 (ja) * | 2005-12-20 | 2007-06-28 | Advantest Corporation | 発振回路、試験装置、及び電子デバイス |
| JP2009533959A (ja) * | 2006-04-11 | 2009-09-17 | インターナショナル レクティファイアー コーポレイション | デジタル制御リング発振器 |
-
1994
- 1994-03-09 JP JP6038580A patent/JPH07249965A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5920600A (en) * | 1995-09-18 | 1999-07-06 | Oki Electric Industry Co., Ltd. | Bit phase synchronizing circuitry for controlling phase and frequency, and PLL circuit therefor |
| JP2002261590A (ja) * | 2001-02-28 | 2002-09-13 | Asahi Kasei Microsystems Kk | 遅延装置 |
| JP2006067190A (ja) * | 2004-08-26 | 2006-03-09 | Nec Electronics Corp | クロック生成回路 |
| JP2007082112A (ja) * | 2005-09-16 | 2007-03-29 | Nec Electronics Corp | 半導体装置 |
| JP4684821B2 (ja) * | 2005-09-16 | 2011-05-18 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| WO2007072731A1 (ja) * | 2005-12-20 | 2007-06-28 | Advantest Corporation | 発振回路、試験装置、及び電子デバイス |
| JPWO2007072731A1 (ja) * | 2005-12-20 | 2009-05-28 | 株式会社アドバンテスト | 発振回路、試験装置、及び電子デバイス |
| US7863990B2 (en) | 2005-12-20 | 2011-01-04 | Advantest Corporation | Oscillation circuit, test apparatus and electronic device |
| JP4772801B2 (ja) * | 2005-12-20 | 2011-09-14 | 株式会社アドバンテスト | 発振回路、試験装置、及び電子デバイス |
| JP2009533959A (ja) * | 2006-04-11 | 2009-09-17 | インターナショナル レクティファイアー コーポレイション | デジタル制御リング発振器 |
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