WO2007072731A1 - 発振回路、試験装置、及び電子デバイス - Google Patents

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Masakatsu Suda
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Definitions

  • the present invention relates to an oscillation circuit that generates an oscillation signal, a test apparatus including the oscillation circuit, and an electronic device including the oscillation circuit.
  • the present invention relates to an oscillation circuit that generates an oscillation signal synchronized with a given reference clock.
  • This application is related to the following Japanese patent application. For designated countries where incorporation by reference of documents is permitted, the contents described in the following application are incorporated into this application by reference and made a part of this application.
  • a PLL (Phase Locked Loop) circuit is known as a circuit that generates an oscillation signal.
  • the PLL circuit includes a voltage controlled oscillator such as a ring oscillator, a phase comparator that compares the phase of an oscillation signal output from the voltage controlled oscillator and a reference clock, a charge pump that outputs a control voltage according to the phase comparison result, and a control voltage And a filter for controlling the oscillation frequency of the voltage controlled oscillator.
  • the conventional PLL circuit is a circuit that applies feedback so that the average value of the accumulated phase shifts becomes substantially zero as described above. In other words, the difference between the average value of the phase shift and the actual phase shift when the feedback is applied still remains as a phase error. [0005] For this reason, conventional PLL circuits have been unable to generate an oscillation signal whose phase is controlled with high accuracy. Further, in a test apparatus that tests a device under test such as a semiconductor circuit, a clock generation circuit that generates a clock that defines the operation of the test apparatus is used. When such a PLL circuit is used as the clock generation circuit, the device under test cannot be tested accurately.
  • a PLL circuit is used inside an electronic device such as an IC chip to generate a clock that defines the operation of the electronic device.
  • an electronic device such as an IC chip
  • the conventional PLL circuit cannot control the phase with high accuracy, the operation of the electronic device becomes unstable.
  • the circuit constituting the charge pump and the filter requires a large area. For this reason, the conventional PLL circuit has a large circuit scale.
  • an object of one aspect of the present invention is to provide an oscillation circuit, a test apparatus, and an electronic device that can solve the above-described problems. This object is achieved by a combination of features described in the independent claims in the scope of the claim. Further, the dependent claims define further advantageous specific examples of the present invention.
  • an oscillation circuit that generates an oscillation signal synchronized with a given reference clock, using each edge of the reference clock as a trigger, The oscillation of the oscillation signal with the frequency according to the applied control voltage is stopped, the voltage control oscillation unit that starts a new oscillation, the comparison signal having the phase according to the oscillation signal output from the voltage control oscillation unit, and the reference clock
  • An oscillation circuit is provided that includes a phase comparison unit that compares phases with a signal having a phase corresponding to the voltage, and a voltage control unit that supplies a control voltage corresponding to the comparison result in the phase comparison unit to the voltage control oscillation unit.
  • a pulser that outputs a pulse signal having a predetermined pulse width according to the edge of the reference clock is further provided, and the voltage-controlled oscillator generates an oscillation signal according to the leading edge of each pulse of the pulse signal And the generation of a new oscillation signal is started according to the trailing edge of each pulse, and the phase comparison unit may compare the phases of the comparison signal and the pulse signal.
  • the voltage controlled oscillating unit includes a first NAND circuit provided at the beginning and a second NAND circuit provided at the end, and is connected in a loop shape, each of which is used as a control voltage.
  • the first NAND circuit has a signal corresponding to the AND of the signal output from the second NAND circuit and the pulse signal.
  • the second NAND circuit outputs the loop signal corresponding to the logical product of the signal output from the previous NAND circuit and the pulse signal to the first NAND circuit.
  • the voltage-controlled oscillator may output a signal output from any logic circuit as an oscillation signal.
  • the pulser outputs the pulse signal indicating the logical value L for a period according to a predetermined pulse width from the timing of the edge of the reference clock, and the first negative logical product circuit outputs the second negative logical product.
  • the negative logical product of the signal output from the logical product circuit and the pulse signal is output to the negative logical product circuit in the next stage, and the second negative logical product circuit outputs the signal output from the negative logical product circuit in the previous stage, and
  • the negative logical product with the pulse signal may be output as a loop signal to the first negative logical product circuit.
  • the second NAND circuit is a loop output circuit that outputs a NAND signal of the signal output from the NAND circuit in the previous stage and the pulse signal to the first NAND circuit as a loop signal;
  • a signal output from the NAND circuit in the preceding stage and a comparison output circuit that outputs a NAND signal of the logical value H to the phase comparison unit as a comparison signal may be included.
  • the load capacity of the loop output circuit and the load capacity of the comparison output circuit are substantially equal.
  • the negative AND circuit is not a difference between the first negative AND circuit and the second negative AND circuit, and the negative logical circuit includes a signal output from the previous NAND circuit and a signal indicating a predetermined logical value. By outputting a negative logical product, a signal obtained by inverting the signal output by the previous negative logical product circuit may be output.
  • the pulser may output a pulse signal having a pulse width smaller than half of the period of the oscillation signal generated by the voltage-controlled oscillation unit.
  • the load capacity of each NAND circuit may be approximately equal to each other.
  • the voltage control unit outputs a set value according to each of the DA converter that outputs a control voltage having a voltage level corresponding to a given set value, and each comparison result that the phase comparison unit outputs for each pulse of the pulse signal. And a counter that increases or decreases by a predetermined amount of change.
  • a test apparatus for testing a device under test A pattern generator for generating a test pattern for testing the device under test, an oscillation circuit for generating an oscillation signal corresponding to the frequency of the test signal to be input to the device under test in synchronization with a given reference clock, and The test pattern generated by the pattern generator
  • the waveform shaping unit that generates the test signal, the output signal that is output from the device under test, and the expected value pattern that is generated by the pattern generation unit are compared.
  • a determination unit that determines whether the test device is good or bad, and the oscillation circuit uses an oscillation signal having a frequency according to a given control voltage as a trigger for each edge of the reference clock, and has a frequency according to the given control voltage.
  • a voltage-controlled oscillator that stops oscillation of the oscillation signal and starts a new oscillation, a comparison signal having a phase corresponding to the oscillation signal output from the voltage-controlled oscillator, and a signal having a phase corresponding to the reference clock
  • a test apparatus having a phase comparison unit that compares the phases of the two and a voltage control unit that supplies a control voltage corresponding to a comparison result in the phase comparison unit to a voltage control oscillation unit.
  • an electronic device including a plurality of operation circuits that should operate with a clock signal having a predetermined frequency is provided corresponding to the plurality of operation circuits.
  • a plurality of oscillation circuits for supplying a clock signal to the operating circuit, and a distribution buffer for receiving a reference clock having a frequency smaller than a predetermined frequency from the outside and distributing the reference clock to each oscillation circuit,
  • Each oscillation circuit stops the oscillation of the oscillation signal with the frequency according to the given control voltage, using the oscillation signal with the frequency according to the given control voltage as a trigger, and the edge of each reference clock as a trigger.
  • a voltage-controlled oscillation unit that starts oscillation, a comparison signal having a phase corresponding to the oscillation signal output from the voltage-controlled oscillation unit, and a signal having a phase corresponding to the reference clock
  • a phase comparator that compares the phase of the control voltage according to the comparison result of the phase comparator, an electronic device having a voltage control unit supplies to the voltage control oscillation unit.
  • FIG. 1 is a diagram showing an example of a configuration of an oscillation circuit 100 according to an embodiment of the present invention.
  • FIG. 2 is a timing chart showing an example of the operation of the voltage controlled oscillator 40.
  • FIG. 3 is a diagram showing another example of the configuration of the oscillation circuit 100.
  • FIG. 4 is a diagram showing an example of the operation of the voltage controlled oscillator 40 shown in FIG.
  • FIG. 5 is a diagram showing an example of a configuration of a test apparatus 200 according to an embodiment of the present invention.
  • FIG. 6 is a diagram showing an example of the configuration of an electronic device 300 according to an embodiment of the present invention.
  • FIG. 7 is a diagram showing an example of a configuration of a transmission circuit 600 according to an embodiment of the present invention.
  • FIG. 1 is a diagram showing an example of the configuration of an oscillation circuit 100 according to an embodiment of the present invention.
  • the oscillation circuit 100 is a circuit that generates an oscillation signal synchronized with a given reference clock, and includes a pulser 10, a voltage control oscillation unit 40, a phase comparison unit 20, and a voltage control unit 30.
  • the reference clock has a phase and a period corresponding to the oscillation signal to be generated by the oscillation circuit 100.
  • the pulser 10 outputs a pulse signal having a predetermined pulse width in accordance with an edge of a given reference clock.
  • the pulser 10 may include a delay element, an inverter, and an AND circuit.
  • the delay element is set with a delay amount according to the pulse width to be generated, Delay the reference clock.
  • the inverter inverts the signal output from the delay element.
  • the logical product circuit outputs a logical product or a negative logical product of the reference clock and the signal output from the inverter. With such a configuration, a pulse signal having a desired pulse width can be generated.
  • the logical product circuit outputs a negative logical product of the reference clock and the signal output from the inverter.
  • the pulser 10 in this example outputs a pulse signal indicating the logical value L during the period of the pulse width from the rising edge of the reference clock.
  • the voltage-controlled oscillator 40 sequentially generates an oscillation signal having a frequency corresponding to a given control voltage, using each edge of the reference clock as a trigger.
  • the voltage controlled oscillator 40 sequentially generates an oscillation signal using each pulse of the pulse signal output from the pulser 10 as a trigger.
  • the voltage controlled oscillator 40 may stop generating the oscillation signal according to the leading edge of the pulse signal and start generating a new oscillation signal according to the trailing edge of the pulse signal.
  • the voltage-controlled oscillator 40 includes a ring oscillator in which a plurality of logic circuits are connected in a loop.
  • the voltage-controlled oscillator 40 has a plurality of NAND circuits (42-1 to 42-5, hereinafter collectively referred to as 42).
  • the voltage controlled oscillator 40 inverts the logical product of the two given signals and outputs the inverted logical product circuit (42-1, 42-3, 42 5) and the two given signals. It is preferable to alternately have NAND circuits (42-2, 42-4) that output logical sums.
  • a predetermined first NAND circuit 42-1 is a signal output from the preceding NAND circuit 42-5 and a pulse signal output from the pulser 10. Outputs the negative logical product of.
  • the even-number NAND circuit (42-2, 42-4) is the preceding NAND circuit 42. Outputs the logical sum of the inverted signal and the inverted signal of the logic value H.
  • the odd-numbered NAND circuits (42-3, 42-5) in the odd stages other than the first NAND circuit 42-1 are the signals output from the preceding NAND circuit 42 and the logic value H. Output the negative logical product of.
  • the voltage-controlled oscillator 40 responds to each pulse of the pulse signal.
  • the oscillation signal is generated. That is, every time a new pulse of the pulse signal is given, the voltage controlled oscillator 40 starts oscillating according to the pulse. Therefore, an oscillation signal synchronized with the reference clock can be generated.
  • the voltage controlled oscillator 40 may output the signal output from the arbitrary NAND circuit 42 to the outside as an oscillation signal.
  • the phase comparison unit 20 compares the phase of a comparison signal having a phase corresponding to the oscillation signal output from the voltage controlled oscillation unit 40 and a signal having a phase corresponding to a reference clock.
  • the phase comparison unit 20 receives the oscillation signal output from the voltage controlled oscillation unit 40 as a comparison signal, and compares the phase of the oscillation signal with the phase of the pulse signal for each pulse of the noise signal.
  • the voltage control unit 34 controls the frequency of the oscillation signal generated by the voltage control oscillation unit 40 by supplying a control voltage corresponding to the comparison result in the phase comparison unit 20 to the voltage control oscillation unit 40. To do. That is, each time the voltage controlled oscillator 40 starts a new oscillation, the voltage controller 34 determines the frequency of each oscillation signal based on the comparison result in the phase comparator 20 and the frequency that the oscillation signal should have. Give feedback to get closer to.
  • the voltage control unit 34 in this example includes a counter 32 and a digital-analog converter (hereinafter referred to as DAC) 34.
  • the DAC 34 outputs a control voltage having a voltage level corresponding to a given set value.
  • the counter 32 increases or decreases the set value given to the DAC 34 by a predetermined change amount according to each comparison result output by the phase comparison unit 20 for each pulse of the pulse signal. For example, when the phase of the comparison signal given to the phase comparison unit 20 is delayed from the phase of the pulse signal, the counter 32 decreases the set value given to the DAC 34 by a predetermined change amount according to the pulse of the pulse signal.
  • the counter 32 increases the set value given to the DAC 34 by a predetermined change amount.
  • the voltage controlled oscillator 40 starts a new oscillation in response to each edge of the reference clock, and the voltage controller 34 sets the frequency of the oscillation signal to a desired frequency for each oscillation. By bringing them closer, an oscillation signal having a desired phase and frequency can be accurately generated.
  • FIG. 2 is a timing chart showing an example of the operation of the voltage controlled oscillator 40.
  • ⁇ d be the pulse width of the oscillation signal, that is, the time for the signal to make one round of the loop path in the voltage controlled oscillator 40.
  • the voltage-controlled oscillation unit 40 starts a new oscillation in accordance with the pulse of the applied pulse signal.
  • a new oscillation is started by controlling the phase of the pulse output by the first NAND circuit 42-1 with the pulse of the pulse signal at the timing corresponding to the pulse.
  • the condition for the first NAND circuit 42-1 to output a logic value H is whether the pulse signal indicates a logic value L or the NAND circuit 42-5 outputs a logic value L. This is the case when at least one of the conditions is met.
  • the rising edge of the signal output from the first NAND circuit 42-1 is formed according to the falling edge of the signal output from the NOR circuit 42-5.
  • the condition that the first NAND circuit 42-1 outputs the logical value L is that both the pulse signal indicates the logical value H and the negative logical circuit 42-5 outputs the logical value H. This is when the above condition is satisfied.
  • the voltage controlled oscillator 40 controls the phase of the pulse output from the first NAND circuit 42-1 with the pulse of the pulse signal.
  • the first NAND circuit 42-1 outputs The edge E1 of the signal to be processed has a phase corresponding to the edge E2. For this reason, the phase of the oscillation signal has an error corresponding to the phase delay with respect to the phase of the reference clock.
  • the rising edge E6 output from the first NAND circuit 42-1 is transmitted through the four-stage NAND circuit 42 and output as the edge E2.
  • Edge E6 contains at least edge E5
  • 8 between the edge E5 and the edge E2 is limited to a range smaller than the delay amount Td ′ of the four-stage NAND circuit 42.
  • the delay j8— ⁇ of the edge E2 with respect to the edge E4 is limited to a range smaller than Td′—a.
  • the phase of the edge E 2 advances from the phase of the edge E4
  • an oscillation signal synchronized with the reference clock can be generated, and the phase of the edge E2
  • an oscillation signal having an error limited to a predetermined range with respect to the phase of the reference clock can be generated.
  • FIG. 3 is a diagram illustrating another example of the configuration of the oscillation circuit 100.
  • the oscillation circuit 100 in this example is different from the configuration of the oscillation circuit 100 described with reference to FIG.
  • Other components have the same functions and configurations as the components denoted by the same reference numerals in FIG.
  • the voltage controlled oscillator 40 in this example includes a first NAND circuit 42-1 provided at the head and a second NAND circuit 42-2 provided at the tail. Connected to each other, and each has a plurality of NAND circuits (42-1 to 42-5, hereinafter collectively referred to as 42) whose delay amount changes according to the control voltage.
  • the voltage-controlled oscillator 40 has a 5-stage NAND circuit 42, but the voltage-controlled oscillator 40 has another number of odd-stage NAND circuits.
  • a circuit 42 may be included.
  • the first NAND circuit 42-1 starts at the top and the second NAND circuit 42-5 ends, but the first NAND circuit 42-1 and the second NAND circuit 42-1 2's NOT AND circuit 42—The position of 5 is not limited.
  • the latter NAND circuit 42—1 is the first NAND circuit 42—1, and the preceding NAND circuit 42 is the second NAND. It can be set as circuit 42-5.
  • the first NAND circuit 42-1 includes a NAND circuit between the signal output from the second NAND circuit 42-5 and the NOR signal. Output to.
  • the second NAND circuit 42-5 includes a loop signal that is a NAND signal of the signal output from the preceding NAND circuit 42-4 and the pulse signal, and the first NAND circuit 42-5. — Go to 1 To help.
  • the edge E2 described in FIG. 2 is formed at least when the edge E5 is input. For this reason, the phase of edge E2 is ahead of the phase of edge E4, and the above-described error due to the phase delay does not occur.
  • the phase comparison unit 20 performs phase comparison with the pulse signal using such a loop signal, it has a phase different from the original edge E2 to be phase-compared with the pulse signal. Will do.
  • the second NAND circuit 42-5 in this example includes a loop output circuit 44 that generates the loop signal and a comparison output circuit 46 that generates a comparison signal to be input to the phase comparison unit 20. And have.
  • the loop output circuit 44 outputs a negative logical product of the signal output from the negative logical product circuit 42-4 in the previous stage and the pulse signal to the first negative logical product circuit 42-1 as the loop signal.
  • the comparison output circuit 46 outputs a negative logical product of the signal output from the previous NAND circuit 42-6 and the logical value H to the phase comparison unit 20 as the comparison signal.
  • the comparison output circuit 46 outputs the same signal as the NAND circuit 42-5 described in FIG. Therefore, the phase comparison unit 20 can compare the phase of the original edge E2 to be compared with the phase of the Norse signal.
  • the phase error of the oscillation signal due to the phase delay of the edge E2 described in FIG. 2 can be prevented. Therefore, the oscillation signal can be accurately synchronized with the reference clock.
  • the phase comparison in the phase comparison unit 20 can be performed with high accuracy, the frequency of the oscillation signal can be controlled with high accuracy.
  • FIG. 4 is a diagram showing an example of the operation of the voltage controlled oscillator 40 shown in FIG.
  • the comparison output circuit 46 outputs the same comparison signal as the signal output from the NAND circuit 42-5 shown in FIG. Therefore, the phase comparison unit 20 can accurately compare the phase of the oscillation signal and the phase of the reference clock by comparing the phase of the edge E2 of the signal with the phase of the pulse signal.
  • the rising edge E2 'of the loop signal output from the loop output circuit 44 is formed when the edge E5 of the pulse signal is input to the second NAND circuit 42-5. Is done. Therefore, the phase of edge E2 'is higher than the phase of edge E4 of the pulse signal Therefore, the edge El of the signal output from the first NAND circuit 42-1 is formed according to the edge E4 of the pulse signal. For this reason, the oscillation signal is synchronized with the reference clock.
  • the load capacity of the loop output circuit 44 and the load capacity of the comparison output circuit 46 are substantially equal. Further, it is preferable that the load capacities of all the NAND circuits 42 of the voltage controlled oscillator 40 shown in FIGS. 1 and 3 are substantially equal to each other.
  • the output terminal force of the NAND circuit 42-4 is also the signal delay time to the input terminal of the first NAND circuit 42-1, and the output terminal force of the NAND circuit 42-4 is also the phase comparison unit.
  • the signal delay time up to the 20 input terminals is preferably substantially equal.
  • the oscillation circuit 100 may have means for controlling the signal delay time substantially the same.
  • the pulser 10 shown in FIGS. 1 and 3 preferably outputs a pulse signal having a pulse width smaller than half of the period of the oscillation signal generated by the voltage controlled oscillation unit 40.
  • the pulser 10 preferably outputs a pulse signal having a pulse width that is smaller than the time for which the signal goes around the loop path in the voltage controlled oscillator 40. If the pulse width of the pulse signal is greater than half the period of the oscillation signal, the duty ratio of the signal output by the first NAND circuit 42-1 etc. may vary. uty fluctuation can be prevented.
  • the pulse of the oscillation signal whose phase is compared with the pulse signal is not controlled to a predetermined first pulse. Therefore, when the difference between the initial oscillation signal frequency and the desired frequency that the oscillation signal should have is large, the pulse is locked with a pulse that is different from the pulse that should be phase-locked to the pulse signal. There is.
  • phase of the fourth pulse of the oscillation signal should be compared with the phase of the pulse signal
  • the phase of the third or fifth pulse and the pulse signal is compared, and
  • the lock that matches the phase of the pulse and the phase of the pulse signal may be lost.
  • an oscillation signal having a period different from the desired period is generated.
  • the oscillation circuit 100 may further include a setting unit that performs the initial setting.
  • the counter 32 increases or decreases the value of the initial setting value based on the comparison result in the phase comparison unit 20. Supply the set value to DAC34. Such control makes it possible to compare the phase of the pulse of the desired number of oscillation signals and the pulse signal.
  • FIG. 5 is a diagram showing an example of the configuration of the test apparatus 200 according to the embodiment of the present invention.
  • the test apparatus 200 is an apparatus for testing a device under test 400 such as a semiconductor circuit, and includes an oscillation circuit 100, a pattern generation unit 110, a waveform shaping unit 120, and a determination unit 130.
  • the pattern generator 110 generates a test pattern for testing the device under test 400.
  • the pattern generator 110 generates a test pattern including a signal pattern of a test signal to be input to the device under test 400.
  • the waveform shaping unit 120 generates a test signal to be input to the device under test 400 based on the test pattern generated by the pattern generation unit 110. For example, the waveform shaping unit 120 generates a test signal whose voltage value transitions in accordance with the test pattern in accordance with a given timing clock.
  • the oscillation circuit 100 generates an oscillation signal corresponding to the frequency of the test signal to be input to the device under test in synchronization with a given reference clock, and supplies it to the waveform shaping unit 120 as a timing clock.
  • the oscillation circuit 100 may have the same function and configuration as the oscillation circuit 100 described with reference to FIG. 1 or FIG.
  • the determination unit 130 determines the pass / fail of the device under test 400 by comparing the output signal output from the device under test with a given expected value pattern.
  • the expected value pattern should be generated by the pattern generator 110 based on the test pattern.
  • the device under test 400 can be tested based on a timing clock whose phase is accurately controlled. Therefore, the device under test 400 can be tested with high accuracy.
  • FIG. 6 is a diagram showing an example of the configuration of the electronic device 300 according to the embodiment of the present invention.
  • the electronic device 300 is a device including a semiconductor circuit, for example, and operates at a predetermined frequency.
  • the electronic device 300 includes a plurality of operation circuits 310, a plurality of oscillation circuits 100, and a distribution buffer 320.
  • Each operation circuit 310 is, for example, a semiconductor circuit formed on a semiconductor substrate.
  • each operating circuit 310 includes circuit elements that are each in a predetermined region on the semiconductor substrate.
  • the plurality of oscillation circuits 100 are provided corresponding to the plurality of operation circuits 310.
  • each oscillation circuit 100 is provided in the same region of the corresponding operation circuit 310 and supplies a clock signal having a predetermined frequency to the corresponding operation circuit 310.
  • the oscillation circuit 100 may have the same function and configuration as the oscillation circuit 100 described with reference to FIG. 1 or FIG.
  • Distribution buffer 320 receives a reference clock having a frequency smaller than the frequency of the clock signal to be supplied to each operation circuit 310, and distributes the reference clock to each oscillation circuit 100. As described with reference to FIG. 1 or FIG. 3, the oscillation circuit 100 generates a clock signal based on the reference clock. It is preferable that the delay amount of the reference clock in the transmission path from the distribution buffer 320 to each oscillation circuit 100 is substantially equal.
  • the oscillation circuit 100 does not include a charge pump and a filter, the circuit area can be reduced as compared with a conventional PLL circuit. Therefore, a large number of oscillation circuits 100 can be provided in the electronic device 300. Thereby, the oscillation circuit 100 can be provided in each region of the electronic device 300.
  • a reference clock having a frequency smaller than the frequency of the clock signal to be supplied to each operation circuit 310 is input to electronic device 300, and the reference clock is distributed to oscillation circuit 100 provided in each region.
  • a high frequency clock signal can be supplied to each operation circuit 310.
  • the driving capacity required for the distribution buffer increases in proportion to the frequency of the signal to be distributed. Therefore, the electronic device 300 in this example can use the distribution buffer 320 having a small driving capability.
  • Distribution buffer 3 The power consumption of 20 and the skew when the reference clock is distributed to each oscillation circuit 100 can be reduced.
  • the external force such as the distribution buffer 320 can also prevent the characteristic power of the circuit that receives the clock from becoming a bottleneck of the operation speed of the electronic device 300, and can operate at high speed up to the limit of the operation circuit 310.
  • FIG. 7 is a diagram showing an example of the configuration of the transmission circuit 600 according to the embodiment of the present invention.
  • the transmission circuit 600 is, for example, a SerDes circuit that converts parallel data into serial data and transmits the data, and includes a transmission side circuit 500, a transmission path 594, and a reception side circuit 550.
  • the transmission side circuit 500 includes a plurality of flip-flops 510, a multiplexer 520, an oscillation circuit 100, a flip-flop 530, and a buffer 540.
  • the plurality of flip-flops 510 are provided according to the number of bits of parallel data. Each flip-flop 510 sequentially captures and outputs the bit data corresponding to the normalless data.
  • the multiplexer 520 converts the parallel data captured by the plurality of flip-flops 510 into serial data and outputs the serial data.
  • the flip-flop 530 sequentially captures the serial data output from the multiplexer 520 in accordance with a given clock signal and outputs the serial data to the amplifier 540.
  • the oscillation circuit 100 generates an oscillation signal based on a given reference clock and supplies the oscillation signal to the flip-flop 530 as a clock signal.
  • the buffer 540 outputs a signal corresponding to the received serial data to the transmission line 594. With such a configuration, parallel data can be converted into serial data and output.
  • the reception side circuit 550 includes a buffer 560, a reproduction clock generation unit 570, an oscillation circuit 100, a flip-flop 580, a demultiplexer 590, and a plurality of flip-flops 592.
  • the nother 560 receives the serial data from the transmission line 594 and supplies the serial data to the flip-flop 580 and the recovered clock generation unit 570.
  • Regenerated clock generation unit 570 operates in accordance with the oscillation signal generated by oscillation circuit 100, and generates a recovered clock synchronized with the received serial data.
  • the flip-flop 580 sequentially fetches and outputs the serial data according to the recovered clock.
  • Demultiplexer 590 converts the serial data output from the flip-flop 580 into parallel data.
  • the plurality of flip-flops 592 are provided according to the number of bits of the parallel data, and sequentially fetch and output corresponding bit data.
  • the clock signal whose frequency and phase are controlled with high accuracy can be supplied to the flip-flop 530 and the flip-flop 580 that take in serial data. Can be taken in well. For this reason, the bit error rate in data transmission can be reduced.

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Abstract

　与えられる基準クロックに同期した発振信号を生成する発振回路であって、基準クロックのそれぞれのエッジをトリガとして、与えられる制御電圧に応じた周波数の発振信号の発振を停止し、新たな発振を開始する電圧制御発振部と、電圧制御発振部が出力する発振信号に応じた位相を有する比較信号と、基準クロックに応じた位相を有する信号との位相を比較する位相比較部と、位相比較部における比較結果に応じた制御電圧を、電圧制御発振部に供給する電圧制御部とを備える発振回路を提供する。

Description

発振回路、試験装置、及び電子デバイス
技術分野
[0001] 本発明は、発振信号を生成する発振回路、当該発振回路を備える試験装置、及び 当該発振回路を備える電子デバイスに関する。特に本発明は、与えられる基準クロッ クに同期した発振信号を生成する発振回路に関する。本出願は、下記の日本特許 出願に関連する。文献の参照による組み込みが認められる指定国については、下記 の出願に記載された内容を参照により本出願に組み込み、本出願の一部とする。 特願 2005— 367167 出願日 2005年 12月 20日
背景技術
[0002] 従来、発振信号を生成する回路として、 PLL (Phase Locked Loop)回路が知ら れている。 PLL回路は、リングオシレータ等の電圧制御発振器、電圧制御発振器が 出力する発振信号と基準クロックとの位相を比較する位相比較器、位相比較結果に 応じた制御電圧を出力するチャージポンプ、及び制御電圧を通過させて電圧制御発 振器の発振周波数を制御するフィルタを備えて 、る。
[0003] 電圧制御発振器が出力する発振信号の各サイクルにおける周期と、生成すべき信 号の周期との差分は、電圧制御発振器におけるループ回路を信号が周回する毎に 蓄積される。位相比較器は、基準クロックのパルス毎に、蓄積された位相のずれを検 出する。そして、チャージポンプ及びフィルタは、蓄積された位相のずれの平均値が 略零となるような制御電圧を生成する。現在、関連する特許文献等は認識していない ので、その記載を省略する。
発明の開示
発明が解決しょうとする課題
[0004] しかし、従来の PLL回路は、上述したように蓄積された位相のずれの平均値が略零 となるようにフィードバックをかける回路である。すなわち、位相のずれの平均値と、フ イードバックをかけたときの実際の位相のずれとの差分は、依然として位相誤差として 残ってしまう。 [0005] このため、従来の PLL回路は、高精度に位相を制御した発振信号を生成すること ができな力つた。また、半導体回路等の被試験デバイスを試験する試験装置におい て、試験装置の動作を規定するクロックを生成するクロック生成回路が用いられて 、 る。当該クロック生成回路としてこのような PLL回路を用いた場合、被試験デバイスを 精度よく試験することができな 、。
[0006] また、 ICチップ等の電子デバイスの内部に、当該電子デバイスの動作を規定するク ロックを生成するべく PLL回路を用いる場合がある。しかし、上述したように、従来の PLL回路は高精度に位相を制御することができな 、ので、電子デバイスの動作が不 安定となってしまう。また、チャージポンプ及びフィルタを構成する回路は、大面積を 必要とする。このため、従来の PLL回路は、回路規模が大きいものであった。
[0007] このため本発明の一つの側面においては、上述した課題を解決することのできる発 振回路、試験装置、及び電子デバイスを提供することを目的とする。この目的は、請 求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項 は本発明の更なる有利な具体例を規定する。
課題を解決するための手段
[0008] 上記課題を解決するために、本発明の第 1形態においては、与えられる基準クロッ クに同期した発振信号を生成する発振回路であって、基準クロックのそれぞれのエツ ジをトリガとして、与えられる制御電圧に応じた周波数の発振信号の発振を停止し、 新たな発振を開始する電圧制御発振部と、電圧制御発振部が出力する発振信号に 応じた位相を有する比較信号と、基準クロックに応じた位相を有する信号との位相を 比較する位相比較部と、位相比較部における比較結果に応じた制御電圧を、電圧 制御発振部に供給する電圧制御部とを備える発振回路を提供する。
[0009] 基準クロックのエッジに応じて、予め定められたパルス幅のパルス信号を出力する パルサを更に備え、電圧制御発振部は、パルス信号のそれぞれのパルスの前縁に 応じて発振信号の生成を停止し、それぞれのパルスの後縁に応じて新たな発振信号 の生成を開始し、位相比較部は、比較信号と、パルス信号との位相を比較してよい。
[0010] 電圧制御発振部は、先頭に設けられた第 1の否定論理積回路と、末尾に設けられ た第 2の否定論理積回路とを含んでループ状に接続され、それぞれが制御電圧に応 じて遅延量が変化する複数の否定論理積回路を有し、第 1の否定論理積回路は、第 2の否定論理積回路が出力する信号と、パルス信号との論理積に応じた信号を次段 の否定論理積回路に出力し、第 2の否定論理積回路は、前段の否定論理積回路が 出力する信号と、パルス信号との論理積に応じたループ信号を第 1の否定論理積回 路に出力し、電圧制御発振部は、いずれかの論理回路が出力する信号を、発振信 号として出力してよい。
[0011] パルサは、基準クロックのエッジのタイミングから、予め定められたパルス幅に応じた 期間、論理値 Lを示す前記パルス信号を出力し、第 1の否定論理積回路は、第 2の 否定論理積回路が出力する信号と、パルス信号との否定論理積を次段の否定論理 積回路に出力し、第 2の否定論理積回路は、前段の否定論理積回路が出力する信 号と、パルス信号との否定論理積をループ信号として第 1の否定論理積回路に出力 してよい。
[0012] 第 2の否定論理積回路は、前段の否定論理積回路が出力する信号と、パルス信号 との否定論理積をループ信号として第 1の否定論理積回路に出力するループ出力 回路と、前段の否定論理積回路が出力する信号と、論理値 Hとの否定論理積を比較 信号として位相比較部に出力する比較出力回路とを有してよい。
[0013] ループ出力回路の負荷容量と、比較出力回路の負荷容量とは略等しいことが好ま L ヽ。第 1の否定論理積回路及び第 2の否定論理積回路の 、ずれでもな 、否定論 理積回路は、前段の前記否定論理積回路が出力する信号と、所定の論理値を示す 信号との否定論理積を出力することにより、前段の否定論理積回路が出力する信号 を反転した信号を出力してよい。
[0014] パルサは、電圧制御発振部が生成する発振信号の周期の半分より小さいパルス幅 を有するパルス信号を出力してよい。それぞれの否定論理積回路の負荷容量は、互 いに略等しくてよい。
[0015] 電圧制御部は、与えられる設定値に応じた電圧レベルの制御電圧を出力する DA コンバータと、位相比較部がパルス信号のパルス毎に出力するそれぞれの比較結果 に応じて、設定値を予め定められた変化量で増減させるカウンタとを有してよい。
[0016] 本発明の第 2の形態においては、被試験デバイスを試験する試験装置であって、 被試験デバイスを試験するための試験パターンを生成するパターン発生部と、被試 験デバイスに入力するべき試験信号の周波数に応じた発振信号を、与えられる基準 クロックに同期して生成する発振回路と、パターン発生部が生成した試験パターンと
、発振回路が生成した発振信号とに基づいて、試験信号を生成する波形成形部と、 被試験デバイスが出力する出力信号と、パターン発生部が生成する期待値パターン とを比較することにより、被試験デバイスの良否を判定する判定部とを備え、発振回 路は、与えられる制御電圧に応じた周波数の発振信号を、基準クロックのそれぞれの エッジをトリガとして、与えられる制御電圧に応じた周波数の発振信号の発振を停止 し、新たな発振を開始する電圧制御発振部と、電圧制御発振部が出力する発振信 号に応じた位相を有する比較信号と、基準クロックに応じた位相を有する信号との位 相を比較する位相比較部と、位相比較部における比較結果に応じた制御電圧を、電 圧制御発振部に供給する電圧制御部とを有する試験装置を提供する。
[0017] 本発明の第 3の形態においては、予め定められた周波数のクロック信号で動作す べき複数の動作回路を備える電子デバイスであって、複数の動作回路に対応して設 けられ、対応する動作回路にクロック信号を供給する複数の発振回路と、外部から予 め定められた周波数より小さい周波数の基準クロックを受け取り、基準クロックをそれ ぞれの発振回路に分配する分配バッファとを備え、それぞれの発振回路は、与えら れる制御電圧に応じた周波数の発振信号を、基準クロックのそれぞれのエッジをトリ ガとして、与えられる制御電圧に応じた周波数の発振信号の発振を停止し、新たな 発振を開始する電圧制御発振部と、電圧制御発振部が出力する発振信号に応じた 位相を有する比較信号と、基準クロックに応じた位相を有する信号との位相を比較す る位相比較部と、位相比較部における比較結果に応じた制御電圧を、電圧制御発 振部に供給する電圧制御部とを有する電子デバイスを提供する。
[0018] なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなぐ これらの特徴群のサブコンビネーションもまた、発明となりうる。
図面の簡単な説明
[0019] [図 1]本発明の実施形態に係る発振回路 100の構成の一例を示す図である。
[図 2]電圧制御発振部 40の動作の一例を示すタイミングチャートである。 [図 3]発振回路 100の構成の他の例を示す図である。
[図 4]図 3に示した電圧制御発振部 40の動作の一例を示す図である。
[図 5]本発明の実施形態に係る試験装置 200の構成の一例を示す図である。
[図 6]本発明の実施形態に係る電子デバイス 300の構成の一例を示す図である。
[図 7]本発明の実施形態に係る伝送回路 600の構成の一例を示す図である。
符号の説明
[0020] 10 · · 'パルサ、 20· · '位相比較部、 30· · '電圧制御部、 32· · 'カウンタ、 34· · '電圧 制御部、 40· · '電圧制御発振部、 42· · ·否定論理積回路、 44· · ·ループ出力回路、 46 · · ·比較出力回路、 100· · ·発振回路、 110· · ·パターン発生部、 120· · ·波形成 形部、 130· · '判定部、 200· · '試験装置、 300 · · '電子デバイス、 310· · '動作回路 、 320· · '分配バッファ、 400· · '被試験デバイス、 500· · '送信側回路、 510· · 'フリ ップフ口ップ、 520· · 'マノレチプレクサ、 530· · 'フリップフロップ、 540· · 'バッファ、 5 50 · · '受信側回路、 560· · 'ノッファ、 570 · · '再生クロック生成部、 580· · 'フリップ フロップ、 590· · 'デマルチプレクサ、 592· · 'フリップフロップ、 594· · '伝送路、 600 · · ·伝送回路
発明を実施するための最良の形態
[0021] 以下、発明の実施の形態を通じて本発明の一つの側面を説明するが、以下の実施 形態は請求の範隨こかかる発明を限定するものではなぐまた実施形態の中で説明 されて 、る特徴の組み合わせの全てが発明の解決手段に必須であるとは限らな!/、。
[0022] (実施形態 1)
図 1は、本発明の一つの実施形態に係る発振回路 100の構成の一例を示す図で ある。発振回路 100は、与えられる基準クロックに同期した発振信号を生成する回路 であって、パルサ 10、電圧制御発振部 40、位相比較部 20、及び電圧制御部 30を 備える。基準クロックは、発振回路 100が生成すべき発振信号に応じた位相及び周 期を有する。
[0023] パルサ 10は、与えられる基準クロックのエッジに応じて、予め定められたパルス幅 のパルス信号を出力する。例えばパルサ 10は、遅延素子、インバータ、及び論理積 回路を有してよい。遅延素子は、生成すべきパルス幅に応じた遅延量が設定され、 基準クロックを遅延させる。インバータは、遅延素子が出力する信号を反転させる。そ して、論理積回路は、基準クロックと、インバータが出力する信号との論理積又は否 定論理積を出力する。係る構成により、所望のパルス幅のパルス信号を生成すること ができる。
[0024] 本例において論理積回路は、基準クロックと、インバータが出力する信号との否定 論理積を出力する。つまり、本例におけるパルサ 10は、基準クロックの立ち上がりェ ッジカゝら、当該パルス幅の期間、論理値 Lを示すパルス信号を出力する。
[0025] 電圧制御発振部 40は、与えられる制御電圧に応じた周波数の発振信号を、基準ク ロックのそれぞれのエッジをトリガとして順次生成する。本例においては、電圧制御発 振部 40は、パルサ 10が出力するパルス信号のそれぞれのパルスをトリガとして、発 振信号を順次生成する。電圧制御発振部 40は、パルス信号の前縁に応じて発振信 号の生成を停止し、パルス信号の後縁に応じて新たな発振信号の生成を開始してよ い。
[0026] 例えば、電圧制御発振部 40は、複数の論理回路がループ状に接続されたリングォ シレータを有する。本例において電圧制御発振部 40は、複数の否定論理積回路 (4 2— 1〜42— 5、以下 42と総称する）を有する。また、電圧制御発振部 40は、与えら れる 2つの信号の論理積を反転して出力する否定論理積回路 (42— 1、 42- 3, 42 5)と、与えられる 2つの信号を反転して論理和を出力する否定論理積回路 (42— 2、 42—4)とを交互に有することが好ましい。
[0027] 否定論理積回路 42のうち、予め定められた第 1の否定論理積回路 42— 1は、前段 の否定論理積回路 42— 5が出力する信号と、パルサ 10が出力するパルス信号との 否定論理積を出力する。
[0028] また、第 1の否定論理積回路 42— 1を 1段目とした場合における、偶数段目の否定 論理積回路 (42— 2、 42-4)は、前段の否定論理積回路 42が出力する信号を反転 した信号と、論理値 Hを反転した信号との論理和を出力する。また、第 1の否定論理 積回路 42— 1以外の奇数段目の否定論理積回路 (42— 3、 42— 5)は、前段の否定 論理積回路 42が出力する信号と、論理値 Hとの否定論理積を出力する。
[0029] このような構成により、電圧制御発振部 40は、パルス信号のそれぞれのパルスに応 じて発振信号を生成する。つまり、電圧制御発振部 40は、パルス信号の新たなパル スが与えられる毎に、当該ノ ルスに応じて発振を開始する。このため、基準クロックに 同期した発振信号を生成することができる。電圧制御発振部 40は、任意の否定論理 積回路 42が出力する信号を、発振信号として外部に出力してよい。
[0030] 位相比較部 20は、電圧制御発振部 40が出力する前記発振信号に応じた位相を 有する比較信号と、基準クロックに応じた位相を有する信号との位相を比較する。本 例において位相比較部 20は、電圧制御発振部 40が出力する発振信号を比較信号 として受け取り、発振信号の位相とパルス信号との位相を、ノ ルス信号のパルス毎に 比較する。
[0031] 電圧制御部 34は、位相比較部 20における比較結果に応じた制御電圧を、電圧制 御発振部 40に供給することにより、電圧制御発振部 40が生成する発振信号の周波 数を制御する。つまり、電圧制御部 34は、電圧制御発振部 40が新たな発振を開始 する毎に、位相比較部 20における比較結果に基づいて、それぞれの発振信号の周 波数を、発振信号が有すべき周波数に近づけるフィードバックを行う。
[0032] 本例における電圧制御部 34は、カウンタ 32及びデジタルアナログコンバータ（以下 、 DACと称する） 34を有する。 DAC34は、与えられる設定値に応じた電圧レベルの 制御電圧を出力する。また、カウンタ 32は、位相比較部 20がパルス信号のパルス毎 に出力するそれぞれの比較結果に応じて、 DAC34に与える設定値を予め定められ た変化量で増減させる。例えば、位相比較部 20に与えられる比較信号の位相が、パ ルス信号の位相より遅れている場合、カウンタ 32は、パルス信号の当該パルスに応じ て DAC34に与える設定値を所定の変化量で減少させる。また、比較信号の位相が 基準クロックの位相より進んでいる場合、カウンタ 32は、 DAC34に与える設定値を 所定の変化量で増加させる。
[0033] このように、電圧制御発振部 40が基準クロックのそれぞれのエッジに応じて新たな 発振を開始し、電圧制御部 34が、それぞれの発振毎に、発振信号の周波数を所望 の周波数に近づけることにより、所望の位相及び周波数を有する発振信号を精度よ く生成することがでさる。
[0034] 図 2は、電圧制御発振部 40の動作の一例を示すタイミングチャートである。本例で は、パルサ 10が生成するパルス信号のパルス幅を αとする。また、発振信号のパル ス幅、すなわち電圧制御発振部 40におけるループ経路を信号が 1周回する時間を Τ dとする。
[0035] 電圧制御発振部 40は、上述したように、与えられるパルス信号のパルスに応じて、 新たな発振を開始する。本例では、当該パルスに応じたタイミングで第 1の否定論理 積回路 42— 1が出力するパルスの位相を、パルス信号のパルスで制御することにより 、新たな発振を開始する。
[0036] 第 1の否定論理積回路 42— 1が論理値 Hを出力する条件は、パルス信号が論理値 Lを示すか、又は否定論理積回路 42— 5が論理値 Lを出力するかの少なくともいず れかの条件を満たした場合である。本例では、否定論理積回路 42— 5が出力する信 号の立ち下がりエッジに応じて、第 1の否定論理積回路 42— 1が出力する信号の立 ち上がりエッジが形成される。
[0037] また、第 1の否定論理積回路 42— 1が論理値 Lを出力する条件は、パルス信号が 論理値 Hを示し、且つ否定論理積回路 42— 5が論理値 Hを出力する双方の条件を 満たした場合である。このような構成により、電圧制御発振部 40は、第 1の否定論理 積回路 42— 1が出力するパルスの位相を、パルス信号のパルスで制御する。
[0038] このように、ノ ルス信号のパルスに応じた新たな発振は、第 1の否定論理積回路 42 -1が出力する信号の立ち下がりエッジ E1により開始する。ここで、第 1の否定論理積 回路 42— 1の前段に設けられた否定論理積回路 42— 5が出力する信号の立ち上が りエッジ E2の位相力 パルス信号の立ち上がりエッジ E4の位相より進んでいる場合、 第 1の否定論理積回路 42— 1が出力する信号のエッジ E1は、パルス信号のエッジ E 4に応じた位相となる。このため、発振信号は基準クロックに同期する。
[0039] しかし、否定論理積回路 42— 5が出力する信号のエッジ E2の位相が、パルス信号 の立ち下がりエッジ E4の位相より遅れている場合、第 1の否定論理積回路 42— 1が 出力する信号のエッジ E1は、エッジ E2に応じた位相となる。このため、発振信号の 位相は、基準クロックの位相に対して、当該位相の遅れに応じた誤差を有してしまう。
[0040] エッジ E2は、第 1の否定論理積回路 42— 1が出力した立ち上がりエッジ E6が、 4段 の否定論理積回路 42を伝送して出力される。エッジ E6は、少なくともエッジ E5が入 力された時点には形成されるので、エッジ E5とエッジ E2との位相差 |8は、 4段の否 定論理積回路 42の遅延量 Td'より小さい範囲に制限される。
[0041] 即ち、エッジ E4に対するエッジ E2の遅れ j8— αは、 Td'— aより小さい範囲に制 限されることになる。このように、本例における電圧制御発振部 40によれば、エッジ E 2の位相がエッジ E4の位相より進んで ヽる場合、基準クロックに同期した発振信号を 生成でき、また、エッジ E2の位相がエッジ E4の位相より遅れている場合、基準クロッ クの位相に対して所定の範囲に制限された誤差を有する発振信号を生成することが できる。
[0042] 図 3は、発振回路 100の構成の他の例を示す図である。本例における発振回路 10 0は、図 1に関連して説明した発振回路 100の構成に対し、電圧制御発振部 40の構 成が異なる。他の構成要素は、図 1において同一の符号を付した構成要素と同一の 機能及び構成を有する。
[0043] 本例における電圧制御発振部 40は、先頭に設けられた第 1の否定論理積回路 42 —1と、末尾に設けられた第 2の否定論理積回路 42— 2とを含んでループ状に接続 され、それぞれが制御電圧に応じて遅延量が変化する複数の否定論理積回路 (42- 1〜42— 5、以下 42と総称する）を有する。
[0044] 図 1及び図 3の例において電圧制御発振部 40は、 5段の否定論理積回路 42を有 しているが、電圧制御発振部 40は、他の数の奇数段の否定論理積回路 42を有して もよい。また、本例においては、第 1の否定論理積回路 42— 1を先頭とし、第 2の否 定論理積回路 42— 5を末尾としているが、第 1の否定論理積回路 42— 1及び第 2の 否定論理積回路 42— 5の位置を限定するものではな 、。任意の連続する 2つの否定 論理積回路 42のうち、後段の否定論理積回路 42— 1を第 1の否定論理積回路 42— 1とし、前段の否定論理積回路 42を第 2の否定論理積回路 42— 5として設定すること が可能である。
[0045] 第 1の否定論理積回路 42— 1は、第 2の否定論理積回路 42— 5が出力する信号と 、 ノ ルス信号との否定論理積を次段の否定論理積回路 42— 2に出力する。また、第 2の否定論理積回路 42— 5は、前段の否定論理積回路 42— 4が出力する信号と、 パルス信号との否定論理積であるループ信号を、第 1の否定論理積回路 42— 1に出 力する。
[0046] このような構成により、図 2において説明したエッジ E2は、少なくともエッジ E5が入 力された時点には形成される。このため、エッジ E2の位相は、エッジ E4の位相より進 んでおり、上述した位相の遅れによる誤差が生じない。
[0047] しかし、係るループ信号を用いて、位相比較部 20にお 、てパルス信号との位相比 較を行った場合、ノ ルス信号と位相比較すべき本来のエッジ E2とは異なる位相を有 することになる。これに対し、本例における第 2の否定論理積回路 42— 5は、当該ル ープ信号を生成するループ出力回路 44と、位相比較部 20に入力すべき比較信号 を生成する比較出力回路 46とを有する。
[0048] ループ出力回路 44は、前段の否定論理積回路 42— 4が出力する信号と、パルス 信号との否定論理積を、当該ループ信号として第 1の否定論理積回路 42—1に出力 する。また、比較出力回路 46は、前段の否定論理積回路 42— 6が出力する信号と、 論理値 Hとの否定論理積を、当該比較信号として位相比較部 20に出力する。つまり 、比較出力回路 46は、図 1において説明した否定論理積回路 42— 5と同一の信号 を出力する。このため、位相比較部 20は、位相比較すべき本来のエッジ E2の位相と 、 ノ ルス信号の位相とを比較することができる。
[0049] このような構成により、図 2において説明したエッジ E2の位相遅れによる発振信号 の位相誤差を防ぐことができる。このため、発振信号を、基準クロックに精度よく同期 させることができる。また、位相比較部 20における位相比較を精度よく行うことができ るので、発振信号の周波数を精度よく制御することができる。
[0050] 図 4は、図 3に示した電圧制御発振部 40の動作の一例を示す図である。上述したよ うに、比較出力回路 46は、図 2に示した否定論理積回路 42— 5が出力する信号と同 一の比較信号を出力する。このため、位相比較部 20は、当該信号のエッジ E2の位 相と、パルス信号の位相とを比較することにより、発振信号の位相と、基準クロックの 位相とを精度よく比較することができる。
[0051] また、上述したように、ループ出力回路 44が出力するループ信号の立ち上がりエツ ジ E2'は、パルス信号のエッジ E5が第 2否定論理積回路 42— 5に入力された時点に は形成される。このため、エッジ E2'の位相は、パルス信号のエッジ E4の位相より進 むことになり、第 1否定論理積回路 42— 1が出力する信号のエッジ Elは、パルス信 号のエッジ E4に応じて形成されることになる。このため、発振信号は、基準クロックに 同期する。
[0052] ここで、ループ出力回路 44の負荷容量と、比較出力回路 46の負荷容量とは略等し いことが好ましい。また、図 1及び図 3に示した電圧制御発振部 40の全ての否定論理 積回路 42の負荷容量は、互いに略等 、ことが好ま 、。
[0053] また、否定論理積回路 42— 4の出力端力も第 1の否定論理積回路 42— 1の入力 端までの信号遅延時間と、否定論理積回路 42— 4の出力端力も位相比較部 20の入 力端までの信号遅延時間とは、略等しいことが好ましい。発振回路 100は、当該信号 遅延時間を略同一に制御する手段を有してよい。
[0054] また、図 1及び図 3に示したパルサ 10は、電圧制御発振部 40が生成する発振信号 の周期の半分より小さいパルス幅を有するパルス信号を出力することが好ましい。つ まり、パルサ 10は、電圧制御発振部 40におけるループ経路を、信号が 1周回する時 間より小さ 、パルス幅を有するパルス信号を出力することが好ま 、。パルス信号の パルス幅が、発振信号の周期の半分より大きい場合、第 1の否定論理積回路 42—1 等が出力する信号の Duty比が変動する場合があるが、上述した条件により、当該 D uty変動を防ぐことができる。
[0055] また、以上において説明した発振回路 100においては、パルス信号と位相比較さ れる発振信号のパルスを、所定発目のパルスに制御していない。このため、初期の 発振信号の周波数と、発振信号が有するべき所望の周波数との差が大きい場合、パ ルス信号に対して位相ロックすべきパルスとは異なるパルスで、ロックがかかってしま う場合がある。
[0056] 例えば発振信号の 4個目のパルスと、パルス信号との位相を比較すべきである場合 に、 3個目又は 5個目のパルスと、パルス信号との位相を比較し、当該ノ ルスの位相 と、パルス信号の位相とを一致させるロックがカゝかってしまう場合がある。この場合、所 望の周期とは異なる周期を有する発振信号を生成してしまう。
[0057] このため、フィードバック制御を行わずに、電圧制御発振部 40を自走発振させた場 合の発振信号の周期が、所望の周期の近傍となるように、 DAC34が出力する制御 電圧を予め初期設定することが好ましい。発振回路 100は、当該初期設定を行う設 定部を更に備えてよい。
[0058] また、当該初期設定を行った後、所望の周期の発振信号を生成する場合、カウンタ 32は、位相比較部 20における比較結果に基づいて、当該初期設定値の値を増減さ せた設定値を DAC34に供給する。このような制御により、発振信号の所望の発数目 のパルスと、パルス信号とを位相比較することができる。
[0059] (実施形態 2)
図 5は、本発明の実施形態に係る試験装置 200の構成の一例を示す図である。試 験装置 200は、半導体回路等の被試験デバイス 400を試験する装置であって、発振 回路 100、パターン発生部 110、波形成形部 120、及び判定部 130を備える。
[0060] パターン発生部 110は、被試験デバイス 400を試験するための試験パターンを生 成する。例えば、パターン発生部 110は、被試験デバイス 400に入力すべき試験信 号の信号パターンを含む試験パターンを生成する。
[0061] 波形成形部 120は、パターン発生部 110が生成した試験パターンに基づいて、被 試験デバイス 400に入力する試験信号を生成する。例えば、波形成形部 120は、与 えられるタイミングクロックに応じて、試験パターンに対応して電圧値が遷移する試験 信号を生成する。
[0062] 発振回路 100は、被試験デバイスに入力するべき試験信号の周波数に応じた発振 信号を、与えられる基準クロックに同期して生成し、タイミングクロックとして波形成形 部 120に供給する。発振回路 100は、図 1又は図 3に関連して説明した発振回路 10 0と同一の機能及び構成を有してよい。
[0063] 判定部 130は、被試験デバイスが出力する出力信号と、与えられる期待値パターン とを比較することにより、被試験デバイス 400の良否を判定する。当該期待値パター ンは、パターン発生部 110が試験パターンに基づ 、て生成してょ 、。
[0064] 本例における試験装置 200によれば、位相が精度よく制御されたタイミングクロック に基づいて、被試験デバイス 400を試験することができる。このため、被試験デバイス 400を精度よく試験することができる。
[0065] (実施形態 3) 図 6は、本発明の実施形態に係る電子デバイス 300の構成の一例を示す図である 。電子デバイス 300は、例えば半導体回路を含むデバイスであって、予め定められた 周波数で動作する。本例において電子デバイス 300は、複数の動作回路 310、複数 の発振回路 100、及び分配バッファ 320を備える。
[0066] それぞれの動作回路 310は、例えば、半導体基板に形成された半導体回路である 。例えば、それぞれの動作回路 310は、半導体基板上において、それぞれ予め定め られた領域内にある回路素子を含んでょ ヽ。
[0067] 複数の発振回路 100は、複数の動作回路 310に対応して設けられる。ここで、それ ぞれの発振回路 100は、対応する動作回路 310の同一の領域内に設けられ、対応 する動作回路 310に予め定められた周波数のクロック信号を供給する。発振回路 10 0は、図 1又は図 3に関連して説明した発振回路 100と同一の機能及び構成を有して よい。
[0068] 分配バッファ 320は、それぞれの動作回路 310に供給すべきクロック信号の周波数 より小さい周波数の基準クロックを受け取り、当該基準クロックをそれぞれの発振回路 100に分配する。発振回路 100は、図 1又は図 3に関連して説明したように、当該基 準クロックに基づいて、クロック信号を生成する。分配バッファ 320から、それぞれの 発振回路 100までの伝送経路における、基準クロックの遅延量はそれぞれ略等しい ことが好ましい。
[0069] 発振回路 100は、チャージポンプ及びフィルタを備えないので、従来の PLL回路に 比べ回路面積を小さくすることができる。このため、電子デバイス 300に、多数の発振 回路 100を設けることができる。これにより、電子デバイス 300のそれぞれの領域に発 振回路 100を設けることができる。
[0070] また、それぞれの動作回路 310に供給すべきクロック信号の周波数より小さい周波 数の基準クロックを電子デバイス 300に入力し、当該基準クロックをそれぞれの領域 に設けられた発振回路 100に分配することにより、それぞれの動作回路 310に高周 波のクロック信号を供給することができる。分配バッファに必要となる駆動能力は、分 配する信号の周波数に比例して大きくなる。このため、本例における電子デバイス 30 0は、小さい駆動能力の分配バッファ 320を用いることができる。また、分配バッファ 3 20の消費電力、及びそれぞれの発振回路 100に基準クロックを分配するときのスキ ユーを小さくすることができる。
[0071] また、分配バッファ 320等の外部力もクロックを受け取る回路の特性力 電子デバイ ス 300の動作速度のボトルネックとなることを防ぎ、動作回路 310の限界まで高速に 動作させることができる。
[0072] (実施形態 4)
図 7は、本発明の実施形態に係る伝送回路 600の構成の一例を示す図である。伝 送回路 600は、例えばパラレルデータをシリアルデータに変換して伝送する SerDes 回路であり、送信側回路 500、伝送路 594、及び受信側回路 550を備える。
[0073] 送信側回路 500は、複数のフリップフロップ 510、マルチプレクサ 520、発振回路 1 00、フリップフロップ 530、及びバッファ 540を有する。複数のフリップフロップ 510は 、パラレルデータのビット数に応じて設けられる。それぞれのフリップフロップ 510は、 ノ ラレスデータの対応するビットデータを順次取り込み、出力する。
[0074] マルチプレクサ 520は、複数のフリップフロップ 510が取り込んだパラレルデータを 、シリアルデータに変換して出力する。フリップフロップ 530は、マルチプレクサ 520 が出力するシリアルデータを、与えられるクロック信号に応じて順次取り込み、ノ ッフ ァ 540に出力する。
[0075] 発振回路 100は、与えられる基準クロックに基づいて発振信号を生成し、クロック信 号としてフリップフロップ 530に供給する。バッファ 540は、受け取ったシリアルデータ に応じた信号を、伝送路 594に出力する。このような構成により、パラレルデータをシ リアルデータに変換して出力することができる。
[0076] 受信側回路 550は、バッファ 560、再生クロック生成部 570、発振回路 100、フリツ プフロップ 580、デマルチプレクサ 590、及び複数のフリップフロップ 592を有する。 ノ ッファ 560は、伝送路 594からシリアルデータを受け取り、フリップフロップ 580及び 再生クロック生成部 570に供給する。
[0077] 再生クロック生成部 570は、発振回路 100が生成する発振信号に応じて動作し、受 け取ったシリアルデータに同期した再生クロックを生成する。フリップフロップ 580は、 シリアルデータを、再生クロックに応じて順次取り込み、出力する。デマルチプレクサ 590は、フリップフロップ 580が出力するシリアルデータを、パラレルデータに変換す る。複数のフリップフロップ 592は、当該パラレルデータのビット数に応じて設けられ、 対応するビットデータを順次取り込み、出力する。
[0078] 本例における伝送回路 600によれば、シリアルデータを取り込むフリップフロップ 53 0及びフリップフロップ 580に対して、周波数及び位相を高精度に制御したクロック信 号を供給できるので、シリアルデータを精度よく取り込みことができる。このため、デー タ伝送におけるビット誤り率を低減することができる。
[0079] 以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実 施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または 改良を加えることが可能であることが当業者に明らかである。その様な変更または改 良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から 明らかである。
[0080] 以上から明らかなように、本発明の実施形態によれば、周波数及び位相を高精度 に制御した発振信号を生成することができる。

Claims

請求の範囲
[1] 与えられる基準クロックに同期した発振信号を生成する発振回路であって、
前記基準クロックのそれぞれのエッジをトリガとして、与えられる制御電圧に応じた 周波数の前記発振信号の発振を停止し、新たな発振を開始する電圧制御発振部と 前記電圧制御発振部が出力する前記発振信号に応じた位相を有する比較信号と 、前記基準クロックに応じた位相を有する信号との位相を比較する位相比較部と、 前記位相比較部における比較結果に応じた前記制御電圧を、前記電圧制御発振 部に供給する電圧制御部と
を備える発振回路。
[2] 前記基準クロックのエッジに応じて、予め定められたパルス幅のパルス信号を出力 するパルサを更に備え、
前記電圧制御発振部は、前記パルス信号のそれぞれのパルスの前縁に応じて前 記発振信号の生成を停止し、それぞれの前記パルスの後縁に応じて新たな前記発 振信号の生成を開始し、
前記位相比較部は、前記比較信号と、前記パルス信号との位相を比較する 請求項 1に記載の発振回路。
[3] 前記電圧制御発振部は、先頭に設けられた第 1の否定論理積回路と、末尾に設け られた第 2の否定論理積回路とを含んでループ状に接続され、それぞれが前記制御 電圧に応じて遅延量が変化する複数の否定論理積回路を有し、
前記第 1の否定論理積回路は、前記第 2の否定論理積回路が出力する信号と、前 記パルス信号との論理積に応じた信号を次段の前記否定論理積回路に出力し、 前記第 2の否定論理積回路は、前段の前記否定論理積回路が出力する信号と、前 記パルス信号との論理積に応じたループ信号を前記第 1の否定論理積回路に出力 し、
前記電圧制御発振部は、いずれかの前記否定論理積回路が出力する信号を、前 記発振信号として出力する
請求項 2に記載の発振回路。
[4] 前記パルサは、前記基準クロックのエッジのタイミングから、前記予め定められたパ ルス幅に応じた期間、論理値 Lを示す前記パルス信号を出力し、
前記第 1の否定論理積回路は、前記第 2の否定論理積回路が出力する信号と、前 記パルス信号との否定論理積を次段の前記否定論理積回路に出力し、
前記第 2の否定論理積回路は、前段の前記否定論理積回路が出力する信号と、前 記パルス信号との否定論理積を前記ループ信号として前記第 1の否定論理積回路 に出力する
請求項 3に記載の発振回路。
[5] 前記第 2の否定論理積回路は、
前段の前記否定論理積回路が出力する信号と、前記パルス信号との否定論理積 を前記ループ信号として前記第 1の否定論理積回路に出力するループ出力回路と、 前段の前記否定論理積回路が出力する信号と、論理値 Hとの否定論理積を前記 比較信号として前記位相比較部に出力する比較出力回路と
を有する請求項 4に記載の発振回路。
[6] 前記ループ出力回路の負荷容量と、前記比較出力回路の負荷容量とは略等しい 請求項 5に記載の発振回路。
[7] 前記第 1の否定論理積回路及び前記第 2の否定論理積回路のいずれでもない前 記否定論理積回路は、前段の前記否定論理積回路が出力する信号と、所定の論理 値を示す信号との否定論理積を出力することにより、前段の前記否定論理積回路が 出力する信号を反転した信号を出力する
請求項 5に記載の発振回路。
[8] 前記パルサは、前記電圧制御発振部が生成する前記発振信号の周期の半分より 小さいパルス幅を有する前記パルス信号を出力する
請求項 2に記載の発振回路。
[9] それぞれの前記否定論理積回路の負荷容量は、互いに略等 ヽ
請求項 3に記載の発振回路。
[10] 前記電圧制御部は、
与えられる設定値に応じた電圧レベルの前記制御電圧を出力する DAコンバータと 前記位相比較部が前記パルス信号のパルス毎に出力するそれぞれの前記比較結 果に応じて、前記設定値を予め定められた変化量で増減させるカウンタと を有する請求項 2に記載の発振回路。
[11] 被試験デバイスを試験する試験装置であって、
前記被試験デバイスを試験するための試験パターンを生成するパターン発生部と、 前記被試験デバイスに入力するべき試験信号の周波数に応じた発振信号を、与え られる基準クロックに同期して生成する発振回路と、
前記パターン発生部が生成した前記試験パターンと、前記発振回路が生成した前 記発振信号とに基づいて、前記試験信号を生成する波形成形部と、
前記被試験デバイスが出力する出力信号と、前記パターン発生部が生成する期待 値パターンとを比較することにより、前記被試験デバイスの良否を判定する判定部と を備え、
前記発振回路は、
前記基準クロックのそれぞれのエッジをトリガとして、与えられる制御電圧に応じた 周波数の前記発振信号の発振を停止し、新たな発振を開始する電圧制御発振部と 前記電圧制御発振部が出力する前記発振信号に応じた位相を有する比較信号と 、前記基準クロックに応じた位相を有する信号との位相を比較する位相比較部と、 前記位相比較部における比較結果に応じた前記制御電圧を、前記電圧制御発振 部に供給する電圧制御部と
を有する試験装置。
[12] 予め定められた周波数のクロック信号で動作すべき複数の動作回路を備える電子 デバイスであって、
前記複数の動作回路に対応して設けられ、対応する前記動作回路に前記クロック 信号を供給する複数の発振回路と、
外部から前記予め定められた周波数より小さい周波数の基準クロックを受け取り、 前記基準クロックをそれぞれの前記発振回路に分配する分配バッファと を備え、
それぞれの前記発振回路は、
前記基準クロックのそれぞれのエッジをトリガとして、与えられる制御電圧に応じた 周波数の前記発振信号の発振を停止し、新たな発振を開始する電圧制御発振部と 前記電圧制御発振部が出力する前記クロック信号に応じた位相を有する比較信号 と、前記基準クロックに応じた位相を有する信号との位相を比較する位相比較部と、 前記位相比較部における比較結果に応じた前記制御電圧を、前記電圧制御発振 部に供給する電圧制御部と
を有する電子デバイス。
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