WO2007088672A1 - リング発振回路、遅延時間測定回路、テスト回路、クロック発生回路、イメージセンサ、パルス発生回路、半導体集積回路、及び、そのテスト方法 - Google Patents

リング発振回路、遅延時間測定回路、テスト回路、クロック発生回路、イメージセンサ、パルス発生回路、半導体集積回路、及び、そのテスト方法 Download PDF

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Yukihiro Shimamoto
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Sharp Kabushiki Kaisha
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Definitions

  • Ring oscillation circuit delay time measurement circuit, test circuit, clock generation circuit, image sensor, pulse generation circuit, semiconductor integrated circuit, and test method thereof
  • the present invention relates to a delay time measurement circuit and measurement method, and more particularly to a test circuit and a test method for evaluating the timing accuracy of a clock signal generated by a PLL circuit or the like.
  • the present invention also relates to a clock generation circuit such as a PLL circuit including the test circuit, and an image sensor.
  • the present invention relates to a semiconductor integrated circuit capable of executing a delay test by a scan path method using the delay time measuring circuit, and a test method therefor.
  • a PLL Phase Locked Loop circuit that generates a high-speed clock by multiplying the reference clock is used as a circuit that generates the clock signal for high-speed data communication. Since jitter (clock signal fluctuation) occurs in the clock signal, the timing accuracy of the clock signal for high-speed data communication depends on the timing accuracy of the PLL circuit.
  • Patent Document 1 proposes a test circuit and a test method that can test the jitter and the like of a PLL circuit with high accuracy by using only a logic circuit.
  • the circuit configuration enables jitter measurement immediately after the output of the VCO.
  • the circuit configuration by detecting the timing difference between the VCO output signal and the VCO signal delayed by a half-cycle delay by the variable delay circuit, the interval from the rising edge S to the falling edge of the VCO output signal, or The circuit configuration also enables jitter measurement during the period from falling to rising.
  • the duty ratio of the VCO output can also be calculated based on the jitter measurement result without changing the circuit configuration.
  • the delay time of the variable delay circuit can be accurately measured by using the actual measurement value instead of the set value. Therefore, the input to the variable delay circuit must be performed at the final stage of the measurement.
  • a negative feedback circuit by the variable delay circuit and the selector is formed, the ring oscillation operation is performed, and the oscillation frequency is measured by the frequency counter, The actual measurement value of the delay time of the variable delay circuit is derived from the oscillation frequency.
  • a delay test using the scan path method is known as one of the LSI (large scale integrated circuit) test methods.
  • LSI large scale integrated circuit
  • An LSI that performs the scan path method has a test circuit that connects a plurality of flip-flops in the LSI in a shift register shape.
  • the connected flip-flops are referred to as “scan chains”.
  • scan chains When performing a test using the scan path method, first set the scan chain to shift mode, input the test pattern for the external terminal force via the scan chain, set data in all flip-flops, and then test the device under test. Test the circuit under test by operating the circuit in the actual operation mode, then returning the scan chain to shift mode and reading the operation result of the circuit under test via the scan chain.
  • the delay test using the scan path method is the same as the normal scan path method.
  • the test is executed in three operations: inputting the test pattern via the Yan chain, 2) operating the circuit under test in the actual operation mode, and 3) reading the operation result of the circuit under test via the scan chain.
  • the second part for operating the circuit under test in the actual operation mode is different from the normal scan path method.
  • a normal scan path test a test pattern is input from an external terminal via a scan chain, data is set in all flip-flops, and the circuit under test is operated with that data.
  • a delay test based on the scan-nos method is characterized in that only the clock input is required to cause the circuit under test to execute the launch operation and the capture operation. This is because all flip-flops in the circuit under test operate from the rising edge of the clock, and all flip-flops capture data from the rising edge. This feature makes it necessary for the delay test to accurately generate the launch clock that excites the launch operation and the capture clock that excites the capture operation. Another feature is that the delay test can be performed as long as the launch clock and the capture clock can be generated accurately.
  • Patent Document 1 Japanese Patent Application Laid-Open No. 2003-121505
  • Patent Document 2 JP 2006-38743 A
  • Patent Document 3 Japanese Unexamined Patent Publication No. 2000-266819
  • Patent Document 4 Japanese Patent Laid-Open No. 2001-94403
  • Patent Document 5 JP-A-6-43220
  • the time required for the rising edge to pass through the variable delay circuit is Dre, and the falling edge passes through the variable delay circuit.
  • the time required to do this is Dfe
  • the oscillation period Tnf of the ring oscillation operation by negative feedback is given by the sum of the two delay times Dre and Dfe as shown in Equation 1 below.
  • Equation 3 the periodic jitter J of the clock signal output from the PLL circuit is expressed by the following Equation 3 (Patent Document 1).
  • Dmax is the delay time of the variable delay circuit at point C in FIG. 21
  • Dmin is the delay time of the variable delay circuit at point A in FIG.
  • jitter J can be derived from Equation 3 by measuring two delay times Dmax and Dmin.
  • the variable delay circuit is operated as a negative feedback circuit, and the oscillation frequency is measured.
  • FIG. 23 is a schematic diagram of a measurement circuit for deriving the delay time of the variable delay circuit from the oscillation period of the ring oscillation operation state.
  • the inverter capacitor variable delay for forming the negative feedback loop is shown in Fig. 23. It is inserted between the input node Nl and the output node N2 of the extension circuit.
  • FIG. 24 is a voltage waveform diagram showing oscillation waveforms at the input node N1 and the output node N2 of the variable delay circuit in the ring oscillation operation state.
  • the propagation delay time Dre between the input and output nodes Nl and N2 for the rising edge of the variable delay circuit the propagation delay time Dfe between the input and output nodes Nl and N2 for the falling edge, and the ring oscillation operation by negative feedback
  • the oscillation period Tn f of the state, the high level period Twh and the low level period Twl of the oscillation pulse at the input node Nl of the variable delay circuit are respectively shown. For each of these times, the relationship of Equation 4 below holds.
  • the rising edge propagation time at point C of the variable delay circuit is Dm axr
  • the rising edge propagation time at point A of the variable delay circuit is Dminr
  • the point C of the variable delay circuit is C point.
  • the falling edge propagation time of the variable delay circuit is Dmaxf
  • the falling edge propagation time at the point A of the variable delay circuit is Dminf
  • the difference in propagation time is a value of several lOps to several lOOps in the case of a normally designed variable delay circuit, and the difference does not occur due to the difference in the set value of the delay time. If designed deliberately, the difference in propagation time was at a level that did not affect the measurement. However, the guaranteed jitter range of PLL circuits used in recent communication devices has become so small that a guarantee of several lOps is required. In other words, due to recent changes in the situation, the above-mentioned error that has been negligible in the past can no longer be ignored, and the problem of the above-mentioned error has grown.
  • the background of the difference between the rising edge propagation time and the falling edge propagation time of the variable delay circuit is a problem.
  • a ring oscillation operation by negative feedback is performed, and the oscillation period is determined.
  • the ring oscillation operation by negative feedback is an oscillation operation in a negative feedback loop including a variable delay circuit
  • the signal level of the input node of the variable delay circuit (high level or low level, binary logic) (Corresponding to levels 1 and 0) goes around the negative feedback loop and the signal level is inverted and returned to the same input node, so the signal level at the input node does not stabilize. Oscillation starts spontaneously.
  • the ring oscillation operation by positive feedback is an oscillation operation in a positive feedback loop including a variable delay circuit.For example, the signal level of the input node of the variable delay circuit goes through the feedback loop and has the same input.
  • the signal level Since the signal level returns to the node at the same level, the signal level is stabilized at either the high level or the low level. Therefore, there is a first problem that the oscillation operation does not start spontaneously in the stable state. Once the oscillation operation is started, there is a second problem that any of the above stable states is reached and oscillation stops immediately. Therefore, a negative feedback loop is usually used for ring oscillation operation.
  • FIG. 25 is a schematic diagram of a measurement circuit for deriving the delay time of a variable delay circuit from the oscillation period of its ring oscillation operation state, and is output to the input node N1 of the variable delay circuit to form a positive feedback loop. Node N2 is directly connected.
  • FIG. 26 is a voltage waveform diagram showing oscillation waveforms at the input node N1 and the output node N2 of the variable delay circuit in the ring oscillation operation state by positive feedback.
  • a pulse signal having a pulse width shorter than the delay time of the variable delay circuit is forcibly input to the input node N1.
  • the input noise signal propagates to the output node N2, is positively fed back to the input node N1, and further propagates to the output node N2, thereby starting an oscillation operation by positive feedback.
  • the clock of the PLL circuit is not used, for example, as disclosed in Patent Document 3, It may be generated using a variable delay circuit.
  • the clock of the PLL circuit since the clock of the PLL circuit is used, the three problems that have been problems in Patent Document 2 described above do not occur, but the following fourth and fifth problems occur.
  • the operation time of the circuit can be known.
  • a method for obtaining the delay time of the variable delay circuit or a method for adjusting the variable delay circuit to a predetermined delay time has been proposed in Patent Document 4 above.
  • the measurement error caused by the sixth problem is the same as the error expressed by Equation 5 in the above-mentioned ⁇ Problem to Background Art 1>, and the redundant description thereof is omitted.
  • the difference (Dre-Dfe) between the rising edge propagation delay time Dre and the falling edge propagation delay time Dfe shown in Equation 5 is about a few lOps to a few OOps when designed normally. It was a level that would not affect the measurement if it was devised so as not to cause a difference.
  • the operating frequency of LSIs tends to be high speeds of 100 MHz to several GHz, and the clock edge accuracy required for delay tests for such high speed circuits is guaranteed to be several lOps. The change in the situation that this error has become so small that it can no longer be ignored further exacerbates the sixth problem.
  • Patent Document 5 basically sets one variable delay circuit in a ring oscillation state and measures its frequency. A technique of adjusting the delay time of the variable delay circuit is employed. This raises the following seventh problem in addition to the sixth problem.
  • the output signal of the variable delay circuit VD is obtained by switching the selection circuit S2 with the selection signal DMC, so that the signal inverted by the inverter IN V is changed. It is fed back to the input side of the variable delay circuit VD, and an oscillation circuit such as a ring oscillator is configured.
  • an oscillation circuit such as a ring oscillator is configured.
  • a negative feedback circuit is used for the ring oscillator, as in the prior art disclosed in Patent Document 4 above.
  • the oscillation period Tnf of the ring oscillator is expressed as the sum of the rising edge propagation delay time Dre and the falling edge propagation delay time Df e (Dre + Dfe) as shown in Equation 4.
  • the delay time is 500 ps
  • the oscillation period Tnf is Ins.
  • the ring oscillator oscillates at 1 GHz. Therefore, the circuit in the range where the clock signal output from this ring oscillator propagates operates at 1 GHz. It is necessary to guarantee the design and design. When high-speed, high-precision measurements are required for LSIs, the specifications required for internal circuits will increase.
  • the present invention has been made in view of the problems caused by the ring oscillation operation by the negative feedback and the problems in the delay test by the conventional scan path method, and the first object thereof is stable.
  • the second objective is to provide a ring oscillation circuit capable of ring oscillation operation by positive feedback continuously, and the second purpose is to apply ring oscillation operation by positive feedback to increase the rising edge or falling edge.
  • the third purpose is to provide a highly accurate evaluation of timing accuracy such as jitter of the clock signal generated by the PLL circuit, etc.
  • the fourth objective is to quickly start a delay test using the scan path method and provide high speed and high accuracy. It is to provide an pulse generating circuits and semiconductor integrated circuit capable of executing the. Means for solving the problem
  • a ring oscillation circuit for achieving the first object includes a delay circuit and a monostable multivibrator, and an output of the delay circuit is connected to an input of the monostable multivibrator.
  • the first feature is that the output of the monostable multivibrator is connected to the input of the delay circuit, and the delay circuit and the monostable multivibrator form a positive feedback loop.
  • the ring oscillation circuit according to the first feature further includes an oscillation starting circuit that receives an input of an oscillation starting trigger signal and starts oscillation on the positive feedback loop.
  • the first or second characteristic ring oscillation circuit is characterized in that a pulse width force of a pulse signal output from the monostable multivibrator is shorter than one cycle of the ring oscillation operation in the positive feedback loop.
  • a pulse width force of a pulse signal output from the monostable multivibrator is shorter than one cycle of the ring oscillation operation in the positive feedback loop.
  • the ring oscillation circuit having the above characteristics, once the ring oscillation operation starts, a pulse signal having a constant pulse width is output by the monostable multivibrator and supplied to the input of the delay circuit. Is supplied to the monostable multivibrator via the oscillating circuit, so even if there is a difference in the delay time for the rising or falling edge of the delay circuit, the oscillation pulse is Since the pulse width is regulated to be constant, ring oscillation operation by positive feedback can be continued stably with a constant pulse width.
  • the ring oscillation circuit of the second feature facilitates starting of the ring oscillation operation.
  • the oscillation period is the sum of the respective delay times for the rising edge and the falling edge that make a round of the negative feedback loop. It is not possible to accurately measure the delay time for the rising edge or falling edge that makes a loop, and an error equivalent to one-half of the difference between the two delay times occurs. Since the oscillation period is the sum of the delay time for either the rising or falling edge that makes a round of the positive feedback loop and the delay time (response time) of the monostable multivibrator, the delay of the monostable multivibrator If the time is known, the delay time of the delay circuit can be accurately derived.
  • the positive feedback refers to a case where the signal level of the node returns through the feedback loop in the same phase (same logic level) at any node on the feedback loop. Therefore, if the input and output of the delay circuit are not necessarily in phase, the input and output of the delay circuit are in reverse phase (logic level is reverse), and the monostable multivibrator will pass the pulse output in reverse phase. That's fine.
  • a delay time measuring circuit for measuring a delay time of a circuit to be measured, comprising a monostable multivibrator and an oscillation frequency measuring circuit.
  • An input of the monostable multivibrator is connectable with an output of the circuit under test
  • an output of the monostable multivibrator is connectable with an input of the circuit under test
  • the monostable multivibrator Input and output of By connecting the output and input of the circuit under test, respectively, the circuit under test and the monostable multivibrator constitute a positive feedback loop
  • the oscillation frequency measurement circuit oscillates the ring oscillation operation by the positive feedback loop. It is configured to be connectable to the positive feedback loop when measuring frequency.
  • a delay time measuring method for achieving the second object is a delay time measuring method for measuring a delay time of a circuit under test using the delay time measuring circuit having the above characteristics.
  • the input of the monostable multivibrator is connected to the output of the circuit under test, and the output of the monostable multivibrator is connected to the input of the circuit under test, thereby causing a ring oscillation operation by positive feedback and causing the oscillation
  • the first characteristic is that the oscillation frequency of the ring oscillation operation by the positive feedback is measured by a frequency measurement circuit, and the delay time of the circuit under test is measured based on the measurement result of the oscillation frequency measurement circuit.
  • the monostable multivibrator when the rising edge propagation time is measured as the delay time of the circuit under test, the monostable multivibrator is configured so that the rising edge or the rising edge of the input signal is detected.
  • the monostable multivibrator When measuring the falling edge propagation time as the delay time of the circuit under test using a monostable multivibrator that outputs a rising pulse signal with a constant pulse width with respect to the falling edge, the monostable
  • the second feature of the multivibrator is that it uses a monostable multivibrator that outputs a falling pulse signal having a constant pulse width with respect to the falling edge or rising edge of the input signal.
  • the delay time measuring circuit or the delay time measuring method having the above characteristics, the oscillation period defined by the reciprocal of the oscillation frequency of the ring oscillation operation by the positive feedback loop composed of the circuit to be measured and the monostable multivibrator is Therefore, if the delay time of the monostable multivibrator is known, the delay time of the circuit under test is calculated from the measured oscillation period. You can ask directly. As a result, even if there is a difference between the rising edge propagation time and the falling edge propagation time of the circuit under test, it is possible to measure each individually with high accuracy.
  • a test circuit provides a clock signal timing.
  • a test circuit for evaluating a switching accuracy a variable delay circuit capable of controlling a delay time, a phase of the clock signal to be tested, and a delayed clock signal obtained by delaying the clock signal by the variable delay circuit
  • a phase comparison circuit that compares the phases of the output, a number counter that counts the number of outputs for a predetermined comparison result from the phase comparison circuit, a monostable multivibrator,
  • a signal switching circuit that forms a ring oscillator by positive feedback by switching a signal input to the variable delay circuit from the clock signal to a delay signal that is positively fed back via the variable delay circuit and the monostable multivibrator;
  • a frequency measurement circuit that measures an oscillation frequency when the ring oscillator is formed by a signal switching circuit is provided as a first feature.
  • test circuit having the first feature is characterized in that it is formed on the same substrate as the clock generation circuit that generates the clock signal to be tested.
  • a test method according to the present invention for achieving the third object is a test method for evaluating the timing accuracy of a clock signal using the test circuit having the first or second feature. Then, when measuring the delay time of the variable delay circuit, the signal switching circuit sends a signal input to the variable delay circuit from the clock signal via the variable delay circuit and the monostable multivibrator. Switch to a positive feedback delay signal to form a positive feedback ring oscillator, measure the oscillation frequency of the ring oscillator with the oscillation frequency measurement circuit, and measure the delay time of the variable delay circuit with the oscillation frequency measurement It measures based on the measurement result of a circuit, It is characterized by the above-mentioned.
  • the oscillation period defined by the reciprocal of the oscillation frequency of the ring oscillation operation by the positive feedback loop including the variable delay circuit and the monostable multivibrator is Therefore, when the timing accuracy of the clock signal is evaluated based on the fluctuation range of the delay time of the variable delay circuit, the timing accuracy is the same as that of the ring oscillation operation. Since it can be directly measured as the fluctuation range of the oscillation cycle, highly accurate measurement is possible. In other words, even if there is a difference between the rising edge propagation time and the falling edge propagation time of the variable delay circuit, the timing accuracy of the clock signal can be evaluated with high accuracy regardless of the difference.
  • the delay time of the monostable multivibrator does not fluctuate, so it is canceled out and the delay time of the monostable multivibrator need not be known.
  • the timing accuracy of the clock signal can be evaluated with higher accuracy.
  • a clock generation circuit for achieving the third object is a clock generation circuit that generates a clock signal using a PLL circuit, and the clock signal is a test target.
  • the test circuit according to the first or second feature includes at least the variable delay circuit, the monostable multivibrator, and the signal switching circuit.
  • the clock generation circuit of the above feature since at least the variable delay circuit, the monostable multivibrator, and the signal switching circuit of the test circuit of the first or second feature are provided, positive feedback is used.
  • the ring oscillation operation is enabled, and the timing effect of the clock signal generated by the clock generation circuit can be evaluated with high accuracy by exhibiting the effect of the test circuit having the first or second feature.
  • an image sensor for achieving the third object includes an optical sensor, storage means for storing output data of the optical sensor, and output data stored in the storage means.
  • An image sensor comprising: a transmission means for transmitting a signal; and a clock generation circuit for generating a clock signal for controlling each operation of the optical sensor, the storage means, and the transmission means,
  • a clock generation circuit for generating a clock signal for controlling the operation of at least the transmission means.
  • the clock generation circuit having the above characteristics.
  • At least the clock generation circuit that generates a clock signal for controlling the operation of the transmission means includes at least the variable delay circuit of the test circuit of the first or second feature and the Since the monostable multivibrator and the signal switching circuit are provided, ring oscillation operation by positive feedback is possible, and the clock generator generates the operational effect of the test circuit of the first or second feature described above.
  • the timing accuracy of the clock signal can be evaluated with high accuracy.
  • the performance of the image sensor can be evaluated with high accuracy.
  • the pulse generation circuit according to the present invention for achieving the fourth object outputs at least two different delay signals with respect to the incoming clock signal, and among the two different delay signals.
  • the delay circuit unit configured to be capable of adjusting the delay time of the second delay signal from the input clock signal, the monostable multivibrator, and the output signal force of the monostable multivibrator
  • a first positive feedback loop that feeds back to the input of the monostable multivibrator via a signal delay path from the input clock signal to the second delay signal in the circuit unit; and an output signal of the monostable multivibrator Controls the signal connection to individually form a second positive feedback loop that feeds back to the input of the monostable multivibrator without going through the signal delay path.
  • a control circuit that adjusts the delay time of the variable delay circuit and any one of the first positive feedback loop and the second positive feedback loop are formed separately.
  • Pulse generation that has a rising edge or a falling edge and generates a pulse signal in which the time difference between the two rising edges or the falling edge is equal to the delay time of the input clock signal power of the second delay signal.
  • the delay circuit section is formed by cascading two delay circuits, at least one of which is a variable delay circuit capable of adjusting a delay time,
  • a second feature is that two delay circuits output the two different delay signals separately.
  • the pulse generating circuit of the first feature is formed such that the delay circuit unit includes two delay circuits in parallel, at least one of which is a variable delay circuit capable of adjusting a delay time,
  • a third feature is that two delay circuits receive the same input clock signal and output the two different delay signals, respectively.
  • the pulse generation circuit of the first or second feature has a fourth feature that one of the two delay circuits is a fixed delay circuit with a fixed delay time.
  • the pulse generation circuit according to any one of the first to fourth features is provided with an external control signal input.
  • a selection circuit that selectively selects and outputs the pulse signal and the input clock signal according to the force is provided.
  • the selection circuit selects the pulse signal from the first V delay signal of the two different delay signals and the first delay signal and the external control signal.
  • a sixth feature is that a second pulse generation circuit is provided that generates a second pulse signal that is output in synchronism with the period of time.
  • the time difference between the launch clock edge and the capture clock edge is equal to the adjustable delay time from the input clock signal of the second delay signal of the delay circuit section, and the delay time is not oscillated. This corresponds to the difference between the oscillation frequency forces obtained by the first and second positive feedback loops that pass through the monostable multipilator measured by the frequency measurement circuit, so the delay test timing can be measured at high speed and with high accuracy. Adjustable.
  • the pulse generation circuit having the above characteristics does not use a PLL circuit to generate a pulse signal, the problems 1) to 3) pointed out in the problem with the background art 2 are solved, and further, however, since the delay time can be measured even though a variable delay circuit is used, the same problem 4) has been solved, and by adjusting the delay time of the variable delay circuit, the launch clock edge and the You can adjust the time difference between the Petite clock edges, so the same problem 5
  • the ring oscillator used for delay time measurement is a positive feedback loop using a monostable multivibrator, the sixth and seventh problems are also eliminated.
  • the pulse generation circuit of the fifth feature when the input clock signal is selected as the signal output from the selection circuit, the actual circuit under test to be subjected to the delay test is implemented.
  • a pulse signal when a pulse signal is selected as the clock signal for operation, it can be used by switching according to the input of an external control signal as the launch clock and capture clock for the delay test of the circuit under test.
  • the second pulse signal generated by the second pulse generation circuit is used as a scan enable signal of a circuit under test to be subjected to a delay test. Can do.
  • a semiconductor integrated circuit according to the present invention for achieving the fourth object is a semiconductor integrated circuit configured to be able to perform a delay test by a scan nose method
  • the first feature is that a pulse generation circuit having a feature is incorporated, and a signal output from the selection circuit is used as a clock pulse of a circuit under test to be subjected to a delay test by the scan path method.
  • a semiconductor integrated circuit is a semiconductor integrated circuit configured to be able to execute a delay test by a scan path method, and includes the pulse generation circuit of the sixth feature described above, and the selection circuit Is used as a clock pulse of a circuit under test to be subjected to a delay test by the scan path method, and the second pulse signal output from the second pulse generation circuit is also used as the clock pulse of the circuit under test.
  • the second feature is that it is used as a scan enable signal.
  • a test method for a semiconductor integrated circuit according to the present invention for achieving the fourth object is a test method for performing a delay test by a scan path method on a semiconductor integrated circuit, wherein
  • the first feature is that the pulse generation circuit of the fifth feature is used, and the signal output from the selection circuit is used as a clock pulse of a circuit under test to be subjected to a delay test by the scan path method.
  • a test method for a semiconductor integrated circuit is a test method for executing a delay test by a scan path method on a semiconductor integrated circuit, and using the pulse generating circuit having the sixth feature.
  • the signal output from the selection circuit is used as a clock pulse of a circuit under test to be subjected to a delay test by the scan path method, and the second pulse signal output from the second pulse generation circuit is used. Scan the circuit under test
  • the second feature is that it is used as an enable signal.
  • FIG. 1 is a block diagram showing a configuration example of a ring oscillation circuit by positive feedback according to the present invention.
  • FIG. 3 Logic circuit diagram showing a circuit configuration example of a monostable multivibrator that outputs a rising pulse in response to the rising edge of the input signal
  • FIG. 5 is a block diagram showing a schematic block configuration of a ring oscillator circuit using positive feedback according to the present invention.
  • FIG. 6 Voltage waveform diagram showing oscillation waveforms at the input node and output node of the delay circuit in the ring oscillation operation state of the ring oscillation circuit shown in FIG.
  • FIG. 7 is a block diagram showing a configuration example of a delay time measuring circuit according to the present invention.
  • FIG. 8 Logic circuit diagram showing an example of a monostable multivibrator with built-in oscillation starter function
  • FIG. 10 is a block diagram showing a schematic block configuration of a ring oscillator circuit using positive feedback according to the present invention.
  • FIG. 11 Voltage waveform diagram showing oscillation waveforms at the input node and the output node of the delay circuit in the ring oscillation operation state in the ring oscillation circuit shown in FIG.
  • FIG. 12 Logic circuit diagram showing an example of the circuit configuration of a monostable multivibrator that outputs a falling pulse in response to the falling edge of the input signal
  • FIG. 14 is a block diagram showing a schematic block configuration of a ring oscillator circuit using positive feedback according to the present invention.
  • ⁇ 16 Logic circuit diagram showing a circuit configuration example of a monostable multivibrator with built-in oscillation starter function
  • FIG. 18 A block diagram showing a schematic block configuration of an embodiment of a test circuit according to the present invention together with a clock generation circuit for generating a clock signal to be tested.
  • FIG. 19 is a block diagram showing a schematic block configuration in an embodiment of an image sensor according to the present invention.
  • FIG. 20 is a block diagram showing a test circuit disclosed in Patent Document 1.
  • ⁇ 23 Schematic diagram of a measurement circuit that measures the delay time of a variable delay circuit using a conventional ring oscillator with negative feedback
  • ⁇ 25 Schematic diagram of a measurement circuit that measures the delay time of a variable delay circuit using a conventional ring oscillator with positive feedback
  • FIG. Figure 2 A circuit block diagram showing a circuit configuration in one embodiment of the pulse generation circuit according to the present invention and a schematic configuration in one embodiment of the semiconductor integrated circuit according to the present invention.
  • the pulse generation circuit shown in FIG. Figure 2 is a circuit block diagram showing the actual operation circuit part that operates in the actual operation mode.
  • Timing waveform diagram schematically showing the internal signal waveform of the actual operating circuit part of the pulse generator circuit shown in FIG. [30] A circuit block diagram showing a circuit configuration in another embodiment of the pulse generating circuit according to the present invention.
  • FIG. 33 is a circuit block diagram showing an extracted first adjustment operation circuit portion that operates when forming a first feedback loop including two variable delay circuits in the adjustment operation circuit portion shown in FIG. 31.
  • the launch in the delay time adjustment mode is a flowchart showing an algorithm for adjusting the rising edge interval of the capture clock
  • FIG. Figure 2 A circuit block diagram showing a circuit configuration in another embodiment of the pulse generation circuit according to the present invention and a schematic configuration in another embodiment of the semiconductor integrated circuit according to the present invention.
  • the pulse generation circuit shown in FIG. Figure 2 is a circuit block diagram showing the actual operation circuit part that operates in the actual operation mode.
  • Timing waveform diagram schematically showing the internal signal waveform of the actual operating circuit part of the pulse generator shown in Fig. 38
  • VCO Voltage controlled oscillator
  • CD1 Control signal for delay time adjustment
  • CLK3 Pulse signal (launch / capture clock)
  • Dmff Delay time for the falling edge of the monostable multi-noise
  • Dmrr Delay time for rising edge of monostable multivibrator
  • S3 Mode switching signal
  • S4 Signal selection signal
  • Tnf Period of ring oscillation operation by negative feedback
  • Tpf Period of ring oscillation operation by positive feedback
  • Tpw monostable multivibrator output pulse width
  • FIG. 1 shows a configuration example of a ring oscillation circuit 1 using positive feedback according to the present invention.
  • the ring oscillation circuit 1 is constituted by a positive feedback loop that goes around the delay circuit 2, the monostable multivibrator 3, and the oscillation starting circuit 4.
  • the output of delay circuit 2 is connected to the input of monostable multivibrator 3, and the output of monostable multivibrator 3 is connected to the input of delay circuit 2 via oscillation start circuit 4.
  • the delay circuit 2 may have any circuit configuration as long as it causes a signal delay between the input terminal and the output terminal. In particular, there may be a plurality of inputs and outputs.
  • the condition that constitutes the positive feedback loop is that the rising edge or falling edge signal is input to the input of the delay circuit 2, and the delay circuit 2, the monostable multivibrator 3, and the oscillation starting circuit 4 are looped.
  • the phase relationship of the signals between the input and output of each circuit of delay circuit 2, monostable multivibrator 3, and oscillation start-up circuit 4 is set so that the signal returning to the input is an in-phase rising edge or falling edge signal. It is to prepare.
  • the phase relationship of the signal between the input and output of each circuit is the same phase, that is, the rising edge signal is output with respect to the rising edge signal input.
  • two of the delay circuit 2, monostable multivibrator 3, and oscillation start circuit 4 are connected to each other. May be in the opposite phase, that is, the rising (or falling) edge signal input may output a falling (or rising) edge signal.
  • the oscillation starting circuit 4 is composed of a 2-input exclusive OR circuit. One input is the ring oscillation start signal Init.
  • the oscillation starting circuit 4 does not necessarily need to be an independent circuit, and may be incorporated in the delay circuit 2 or the monostable multivibrator 3. Therefore, the oscillation starting circuit 4 can be handled as a part of the delay circuit 2 or the monostable multivibrator 3.
  • FIG. 2 shows a circuit operation example of the monostable multivibrator 3.
  • a rising pulse S with a pulse width of a certain period specific to the circuit is output in response to the rising edge of the input signal.
  • the monostable multivibrator operates to output a falling pulse in response to the falling edge of the input signal, to output a falling pulse in response to the rising edge of the input signal, There is an operation to output a rising pulse in response to the falling edge of the signal, and in the latter two operations, the phase relationship between input and output is reversed.
  • the monostable multivibrator 3 shown in FIG. 1 outputs a rising pulse in response to the rising edge of the input signal.
  • FIG. 3 shows a circuit example of a monostable multivibrator that outputs a rising pulse in response to a rising edge of an input signal.
  • Figure 4 shows the signal waveform of the monostable multivibrator shown in Figure 3.
  • the monostable multivibrator shown in Fig. 3 consists of a D-type flip-flop 5, an even number of inverters 6 and a 2-input exclusive OR circuit 7, and the input signal IN is the clock input CK of the D-type flip-flop 5.
  • the inverted data output QB of D-type flip-flop 5 is connected to data input D of D-type flip-flop 5.
  • the reset signal RST # is high, the monostable multivibrator is activated and outputs the rising pulse OUT in response to the rising edge of the input signal IN.
  • FIG. 5 is a schematic diagram of the ring oscillation circuit 1 according to the present invention.
  • the input of the frequency measurement circuit 8 that measures the oscillation period of the ring oscillation circuit 1 is the output node N2 of the delay circuit 2 on the positive feedback loop.
  • Figure 6 shows the oscillation of the ring oscillation circuit 1 shown in Figure 5.
  • the signal waveforms at the input node Nl and the output node N2 of the delay circuit 2 during oscillation are shown.
  • the ring oscillator circuit 1 shown in Fig. 5 uses a monostable multivibrator 3 that outputs a rising pulse in response to the rising edge of the input signal.
  • the rising pulse applied to the input node N1 of the delay circuit 2 is output as an in-phase rising pulse to the output node N2 after the delay time of the delay circuit 2.
  • the rising edge of the rising pulse at the output node N 2 operates the monostable multivibrator 3 to output a rising pulse having a constant pulse width defined by the monostable multivibrator 3 and applies it to the input node N1. Furthermore, by repeating the cyclic operation of reaching the output node N2 in phase after the delay time of the rising pulse force delay circuit 2 applied from the monostable multivibrator 3 has elapsed and operating the monostable multivibrator 3, positive feedback Perform ring oscillation operation.
  • the pulse width of the rising pulse (higher) is determined by the time difference between the propagation delay time Dre for the rising edge and the propagation delay time Dfe for the falling edge. Level period) expands and contracts. In other words, if the propagation delay time Dre is longer than the propagation delay time Dfe, the pulse width becomes shorter. Conversely, if the propagation delay time Dre is shorter than the propagation delay time Dfe, the pulse width becomes longer.
  • the monostable multivibrator 3 receives a rising pulse with a constant pulse width Tpw from the output node N2 every time a rising pulse with a varying pulse width is input from the output node N2.
  • the pulse width is positively fed back due to the time difference between the propagation delay time Dre and the propagation delay time Dfe with respect to the falling edge in the ring oscillation operation of the positive feedback loop. It is possible to avoid the problem that the pulse signal disappears by changing every time the loop is made.
  • the monostable multivibrator 3 prevents the pulse width due to the time difference between the propagation delay time Dre and the propagation delay time Dfe with respect to the falling edge from changing monotonically and cumulatively. And plays a role in keeping the pulse width constant.
  • the output pulse of the delay circuit 2 when the output pulse generated by the monostable multivibrator 3 is input to the delay circuit 2 is used. Is required to start the monostable multivibrator 3 again. Before the rising edge of the output pulse of monostable multivibrator 3 is input to delay circuit 2, the output pulse of the previous cycle must fall. In other words, the constant pulse width of the output pulse of monostable multivibrator 3 must be set shorter than one cycle of the ring oscillation operation.
  • the output cannula width of the monostable multivibrator 3 is only the propagation delay time difference (Dre-Dfe) when passing through the delay circuit 2.
  • the output pulse width is set longer than the propagation delay time difference (Dre-Dfe).
  • the propagation delay time Dre is shorter than the propagation delay time Dfe (Dre ⁇ Dfe)
  • the output pulse width of the monostable multivibrator 3 passes through the delay circuit 2
  • the period Tpf of the ring oscillation operation by positive feedback is the propagation delay time Dre with respect to the rising edge of delay circuit 2 and the rising edge of the input of monostable multivibrator 3 to the rising edge of the output pulse, as shown in Equation 9 below. Total delay time Dmrr.
  • the propagation delay time Dre with respect to the rising edge of the delay circuit 2 can be derived from the relational expression of Equation 9.
  • the propagation delay time Dre can be obtained by subtracting the delay time Dmrr of the monostable multivibrator 3 from the period Tpf of the ring oscillation operation by positive feedback.
  • the delay circuit 2 and monostable multivibrator 3 that are the circuits under test are connected to a positive feedback loop. 1 or 5 to cause ring oscillation operation by positive feedback, and the oscillation frequency measurement circuit 8 uses the oscillation frequency of the ring oscillation operation by positive feedback or its inverse.
  • a certain oscillation period Tpf is measured, and the measurement result of the oscillation frequency measurement circuit 8, i.e. Therefore, the oscillation frequency or oscillation period Tp and propagation delay time Dre should be measured.
  • FIG. 7 shows an example of a circuit configuration of a delay time measurement circuit that enables the delay circuit 2 to be measured to be used by switching between the normal operation mode and the delay time measurement mode.
  • a signal switching circuit 10 that switches a signal input to the delay circuit 2 in the normal operation mode and the delay time measurement mode is provided.
  • FIG. 8 shows a circuit configuration example of the monostable multivibrator 3 incorporating the function of the oscillation starting circuit 4 illustrated in FIG.
  • Figure 9 shows the signal waveform of the monostable multivibrator shown in Figure 8.
  • the monostable multivibrator shown in Fig. 8 has a 2-input exclusive OR circuit inserted after the connection point between the inverted data output QB of D-type flip-flop 5 and data input D, and a 2-input exclusive OR circuit.
  • One input of circuit 9 is connected to inverted data output QB of D-type flip-flop 5, the other input is connected to reset signal RST #, and the output is connected to one input of 2-input exclusive OR circuit 7 and inverter train 6 Connected to the input.
  • the other circuit configuration is the same as the monostable multivibrator shown in Fig. 3.
  • the monostable multivibrator shown in Fig. 8 has a circuit configuration in which the reset signal RST # functions as a start signal and outputs a start-up rising pulse once when the reset signal RST # rises (at the completion of initialization). It has become.
  • This trigger signal is used to start the first pulse oscillation operation, and the ring oscillation operation can be started simultaneously with the reset release.
  • FIG. 10 shows a ring oscillator circuit 11 that uses a monostable multivibrator 13 that operates in response to the falling edge S.
  • Ring oscillator circuit 11 includes delay circuit 12 and monostable multivibrator 13 It is constituted by a positive feedback loop that makes a round of the oscillation starting circuit 14. Since the circuit configuration itself is the same as the circuit configuration shown in FIG. 1, duplicate description is omitted.
  • FIG. 11 shows a circuit operation example of the monostable multivibrator 13.
  • a falling pulse with a pulse width of a certain period specific to the circuit is output in response to the falling edge of the input signal.
  • FIG. 12 shows a circuit example of a monostable multivibrator that outputs a falling pulse in response to a falling edge of an input signal.
  • Fig. 13 shows the signal waveform of the monostable multivibrator shown in Fig. 12.
  • the monostable multivibrator shown in Fig. 12 is composed of a D-type flip-flop 15, an even number of inverter rows 16, a 2-input exclusive OR circuit 17 and an inverter 18, and the input signal IN # inverter 18 Inverted and input to clock input CK of D-type flip-flop 15, and inverted data output QB of D-type flip-flop 15 is connected to data input D of D-type flip-flop 15.
  • the reset signal RST # is high, the monostable multivibrator is activated and outputs the falling pulse OUT # in response to the falling edge of the input signal IN #.
  • FIG. 14 is a schematic diagram of the ring oscillation circuit 11 according to the present invention.
  • the input of the frequency measurement circuit 8 for measuring the oscillation period of the ring oscillation circuit 11 is connected to the output node N2 of the delay circuit 12 on the positive feedback loop. is doing.
  • FIG. 15 shows signal waveforms at the input node N1 and the output node N2 of the delay circuit 12 during the oscillation operation of the ring oscillation circuit 11 shown in FIG.
  • the ring oscillation circuit 11 shown in FIG. 14 uses a monostable multivibrator 13 that outputs a falling pulse in response to the falling edge of the input signal.
  • the rising pulse applied to the input node N1 of the delay circuit 12 is output as an in-phase falling pulse to the output node N2 after the delay time of the delay circuit 12.
  • the falling edge of the falling pulse of this output node N2 activates the monostable multivibrator 13 to output a falling pulse with a constant pulse width specified by the monostable multivibrator 13 and applies it to the input node N1 .
  • the falling pulse force applied from the monostable multivibrator 13 is synchronized with the output node N2 after the delay time of the delay circuit 12 has elapsed.
  • the ring oscillation operation by positive feedback is executed by repeating the circulation operation of arriving at the phase and activating the monostable multivibrator 13.
  • the pulse width of the rising pulse is determined by the time difference between the propagation delay time Dre for the rising edge and the propagation delay time Df e for the falling edge ( Low level period) expands and contracts. In other words, if the propagation delay time Dre is longer than the propagation delay time Dfe, the pulse width becomes shorter. Conversely, if the propagation delay time Dre is shorter than the propagation delay time Dfe, the pulse width becomes longer.
  • the monostable multivibrator 13 falls at a constant pulse width Tpw each time a falling pulse with a varying pulse width is input from the output node N2.
  • the pulse is determined by the time difference between the propagation delay time Dre and the propagation delay time Dfe with respect to the falling edge in the ring oscillation operation of the positive feedback loop. It is possible to avoid the problem that the pulse signal disappears because the width changes every time it goes through the positive feedback loop.
  • the monostable multivibrator 13 suppresses the monotonous and cumulative change of the pulse width due to the time difference between the propagation delay time Dre and the propagation delay time Dfe with respect to the falling edge. Therefore, it plays the role of keeping the pulse width constant.
  • the output pulse of the delay circuit 12 when the output pulse generated by the monostable multivibrator 13 is input to the delay circuit 12 is again monostable.
  • the condition is that the multivibrator 13 can be activated.
  • the output cannula of the previous cycle must rise. In other words, the constant pulse width of the output pulse of the monostable multivibrator 13 must be set shorter than one cycle of the ring oscillation operation.
  • the period Tpf of the ring oscillation operation by positive feedback is the output delay time from the propagation delay time Dfe to the falling edge of the delay circuit 12 and the falling edge of the input of the monostable multivibrator 13 as shown in Equation 10 below. This is the total delay time Dmff until the falling edge.
  • the propagation delay time Dfe for the falling edge of the delay circuit 12 can be derived from the relational expression of Expression 10. That is, the propagation delay time Dfe can be obtained by subtracting the delay time Dmff of the monostable multivibrator 13 from the period Tpf of the ring oscillation operation by the positive feedback.
  • the delay circuit 12 and the monostable multivibrator 13 as the circuit under test are connected to a positive feedback loop.
  • the oscillation frequency measurement circuit 8 generates the oscillation frequency of the ring oscillation operation by positive feedback or
  • the reciprocal oscillation period Tpf is measured, and the propagation delay time Dfe is measured from the measurement result of the oscillation frequency measurement circuit, that is, the oscillation frequency or the oscillation period Tpf.
  • FIG. 16 shows a circuit configuration example of the monostable multivibrator 13 incorporating the function of the oscillation starting circuit 14 illustrated in FIG. Figure 17 shows the signal waveform of the monostable multivibrator shown in Figure 16.
  • a 2-input exclusive OR circuit 19 is inserted after the connection point between the inverted data output QB of D-type flip-flop 15 and the data input D.
  • One input of 19 is connected to inverted data output QB of D-type flip-flop 15, the other input is connected to reset signal RST #, and the output is one input of 2-input exclusive OR circuit 17 and the input of inverter row 16 Connected to.
  • the other circuit configuration is the same as that of the monostable multivibrator shown in FIG.
  • the reset signal RST # functions as a start signal, and when the reset signal RST # rises (at the completion of initialization), the start-up falling edge S pulse is output once. It has a circuit configuration.
  • This initial noise serves as a trigger signal to start ring oscillation, and can start ring oscillation simultaneously with reset release.
  • test circuit according to the present invention for evaluating the timing accuracy of the clock signal will be described.
  • the test circuit according to the present invention measures the timing accuracy by applying the positive feedback ring oscillation circuit according to the present invention described in the first or second embodiment.
  • FIG. 18 shows the circuit configuration of the test circuit 20 according to the present invention and the circuit configuration when the clock generation circuit 30 that generates the clock signal SO to be evaluated by the test circuit 20 is configured by a PLL circuit. It is a block diagram. In the present embodiment, it is assumed that the test circuit 20 and the clock generation circuit 30 are formed on the same semiconductor substrate and are built in one LSI chip.
  • the test circuit 20 includes a variable delay circuit 21 capable of controlling the delay time, a monostable multivibrator 22, an oscillation starting circuit 23, a phase comparison circuit 24, a frequency counter 25, a signal switching circuit 26. And a frequency measurement circuit 27.
  • the phase comparison circuit 24 is a circuit for comparing the phase of the clock signal SO to be tested with the phase of the delayed clock signal S1 obtained by delaying the clock signal SO by the delay circuit 21, and in this embodiment, Consists of D-type flip-flops.
  • the clock signal SO is input to the data input terminal D of the D-type flip-flop
  • the delayed clock signal S1 is input to the clock input terminal CK of the D-type flip-flop
  • the data output of the D-type flip-flop Terminal Q is connected to the input of count counter 25.
  • the D-type flip-flop 24 differs depending on whether the delayed clock signal S1 is delayed by one cycle or half cycle with respect to the clock signal SO. Judgment is made on the relationship between the rising and falling timings of signal S1, and data “0” or “1” is latched in synchronization with delayed clock signal S1 as a result of the determination, and output from data output terminal Q.
  • the count counter 25 has multiple delays that change in stages in the jitter measurement mode. For each time setting value, the number of one determination result (for example, data “1”) of a predetermined number of times (for example, several tens of thousands) of phase comparison results in the phase comparison circuit 24 is counted and totaled.
  • the signal switching circuit 26 is a switch circuit that switches between the jitter measurement mode and the ring oscillation mode based on the mode switching signal S3 from the outside.
  • the signal switching circuit 26 receives the clock signal SO of the two input signals. Select and input to variable delay circuit 21 and frequency counter 25.
  • the output signal S2 of the oscillation starting circuit 23 is selected from the two input signals and input to the variable delay circuit 21 and the number counter 25.
  • the number of inverter stages in the signal path of the variable delay circuit 21 is set to an even number, and the ring is output using the monostable multi-vibrator 22 that outputs a rising pulse in response to the rising edge of the input signal.
  • the feedback loop formed by the variable delay circuit 21, the monostable multivibrator 22, the oscillation starting circuit 23, and the signal switching circuit 26 is configured to be a positive feedback loop.
  • the frequency measurement circuit 27 measures the oscillation frequency of the ring oscillator (positive feedback loop) formed by the signal switching circuit 26 in the ring oscillation mode with respect to the predetermined delay time setting value of the variable delay circuit 21. . From the measured oscillation frequency, for example, the actual delay time for the delay time setting value specified in the jitter measurement mode can be derived.
  • Equation 11 the jitter measured using the test circuit 20 according to the present invention is J2
  • Equation 11 the jitter J2 is given by Equation 11 below.
  • Tmax in the derivation formula of Equation 11 is the oscillation period of the ring oscillation operation when setting at the C point of the variable delay circuit shown in Fig. 22, and Tmin is the ring oscillation when setting at the same A point. This is the oscillation cycle of the operation. Since the actual jitter JO that should be measured is equal to the jitter J2 obtained by Equation 11 as shown in Equation 7, the jitter J2 measured using the test circuit 20 according to the present invention is equal to that of the variable delay circuit. Rising edge propagation time and falling force S It is possible to measure with high accuracy without being affected by the difference between the edge propagation time.
  • the clock generation circuit 30 includes a general PLL circuit, and includes a phase detector 31, a charge pump circuit 32, a voltage controlled oscillator (VCO) 33, and a 1ZN frequency divider 34.
  • the phase detector 31 detects the phase difference between the input reference clock signal CLO and the output signal SO output from the VC033 to 1ZN by the 1ZN divider 34, and based on the phase difference, the phase detector 31 detects the phase difference. Controls the output voltage level of the pump circuit 32.
  • the VC033 adjusts the oscillation frequency according to the output voltage of the charge pump circuit 32, and as a result, outputs the output signal SO obtained by multiplying the frequency of the reference clock signal CL0 by N times.
  • an image sensor 40 to which the test circuit 20 according to the present invention described in the third embodiment is applied will be described as a fourth embodiment of the present invention.
  • an image sensor 40 according to the present invention includes an optical sensor 41 that detects optical information of one-dimensional or two-dimensional image data, a storage unit 42 that temporarily stores output data of the optical sensor, The output unit stored in the storage unit 42 is converted into serial data to the outside and transferred at high speed, the transmission unit 43, the control unit 44 that controls the operations of the storage unit 42 and the transmission unit 43 in synchronization with each other, the optical sensor 41, A clock generation circuit unit 45 that supplies a clock signal for control to the storage unit 42, the transmission unit 43, and the control unit 44 is provided.
  • the optical sensor 41, the storage unit 42, the transmission unit 43, the control unit 44, and the clock generation circuit unit 45 are on the same semiconductor substrate. It is assumed that they are formed in a single LSI chip.
  • the storage unit 42 is configured by a semiconductor memory element such as SRAM, and the transmission unit 43 is configured by using a high-speed interface such as LVDS (Low Voltage Differential Signaling) for high-speed transfer of serial data. Note that the cycle of writing and reading data in the storage unit 42 is set later than the data transfer cycle in the transmission unit 43 because the data is parallel data.
  • LVDS Low Voltage Differential Signaling
  • the clock generation circuit unit 45 divides the clock generation circuit 30 configured by a PLL circuit that generates the high-speed clock signal SO to be supplied to the transmission unit 43, and the high-speed clock signal SO of the clock generation circuit 30
  • the frequency sensor 46 is supplied to the optical sensor 41, the storage unit 42, and the control unit 44, and the test circuit 20 according to the present invention described in the third embodiment is provided. Since the configuration of the clock generation circuit 30 is the same as that of the clock generation circuit 30 described in the third embodiment, a redundant description is omitted.
  • the timing accuracy of the high-speed clock signal used for serial data transfer of the transmission unit 43 is increased by the circuit 10 of the present invention incorporated in the clock generation circuit unit 45. Since it is evaluated with high accuracy, it will be possible to select and provide high-quality image sensors without image distortion.
  • a pulse generation circuit for generating a pulse signal for a delay test by a scan-nos method of a semiconductor integrated circuit, and a semiconductor integrated circuit incorporating the pulse generation circuit according to the present invention
  • the pulse signal is used as a round / capture clock in which the launch and capture operations are activated in sequence by the rising edges of two consecutive pulses.
  • the pulse generation circuit according to the present invention adjusts the time difference between each rising edge of the launch operation pulse and the capture operation pulse of the launch / capture clock, and also the present invention described in the first or second embodiment. By applying such a positive feedback ring oscillation circuit, a control circuit is provided that can accurately measure the adjusted time difference.
  • FIG. 27 is a block diagram showing a circuit configuration of a noise generation circuit 50 according to the present invention and a schematic configuration of a semiconductor integrated circuit 61 according to the present invention.
  • the pulse generation circuit 50 includes a delay circuit section composed of two variable delay circuits 51 and 52, a monostable multivibrator 53, a fixed delay circuit 54, a control circuit 55, a pulse generation circuit 56, and three signal selections.
  • the circuit 57, 58, 59 and the oscillation frequency measuring circuit 60 are provided.
  • the semiconductor integrated circuit 61 according to the present invention includes a circuit under test 62 to be subjected to a delay test by the scan path method using the pulse generating circuit 50 according to the present invention. Including circuit parts other than the circuit under test 62 (for example, a memory circuit or an asynchronous circuit) may be included! /.
  • the delay circuit unit is formed by cascading two variable delay circuits 51 and 52. Specifically, the variable delay circuit 51 in the previous stage receives the input clock signal CLKin and the output signal CLK0 from the signal selection circuit 57 that selects the output of the fixed delay circuit 54, and the variable delay circuit 52 in the subsequent stage receives the input signal CLK0.
  • the output signal CLK1 of the variable delay circuit 51 in the previous stage is input, and from each of the variable delay circuits 51 and 52, the first delay signal CLK1 having two different delay times from the output signal CLK0 that is an input signal to the delay circuit unit and
  • the second delay signal CLK2 is output separately.
  • variable delay circuits 51 and 52 can be adjusted by control signals CD1 and CD2 for adjusting the delay time from the control circuit 55, respectively.
  • Each variable delay circuit 51, 52 is composed of, for example, an inverter train in which a plurality of inverters are connected in cascade, and the charge current or the output current of each output node is determined by some or all inverter control signals CD1 or CD2 of the inverter train. It is configured so that at least one of the discharge currents can be increased or decreased.
  • the control signals CD1 and CD2 may be analog signals or multi-bit digital signals.
  • each delay time of the two delay signals CLK1 and CLK2 is adjustable, but for the reason described later, at least the delay of the second delay signal CLK2 is delayed. If the time can be adjusted independently.
  • the monostable multivibrator 53 uses a monostable multivibrator that outputs a rising pulse having a pulse width of a specific period specific to the circuit in response to the rising edge of the input signal. Therefore, the configuration shown in FIG. 3 or FIG. 8 described in the first embodiment can be used.
  • the control circuit 55 outputs delay time control signals CD1 and CD2 to the variable delay circuits 51 and 52 to delay the delay signals CLK1 and CLK2.
  • the signal selection of the two signal selection circuits 57 and 58 is controlled by using the signal selection signals S4 and S5 to measure the delay time of each delay signal CLK1 and CLK2.
  • Three positive feedback loops that pass through vibrator 53 and fixed delay circuit 54 are formed individually. Specifically, at the time of measuring the delay time, the signal selection signal S4 switches the signal selection of the signal selection circuit 57 to the output side of the fixed delay circuit 54. In addition, the formation of three positive feedback loops is switched by the signal selection signal S5.
  • the signal selection circuit 58 selects the second delay signal CLK2 output from the variable delay circuit 52, and the signal selection circuit 58 selects the output signal CLKO of the signal selection circuit 57.
  • the loop can be formed individually.
  • the fixed delay circuit 54 is inserted to adjust the ring oscillation frequency in the ring oscillation operation using the monostable multivibrator 53 in each positive feedback loop.
  • the control circuit 55 When the control circuit 55 is in the delay time adjustment mode and forms each positive feedback loop, the control circuit 55 outputs a signal RST # that activates the monostable multivibrator 53 to the monostable multivibrator 53. The first noise is output, and then ring oscillation by positive feedback is continuously performed. Since the ring oscillation operation using the monostable multivibrator 53 in each positive feedback loop has already been described in the first embodiment, a duplicate description is omitted. Further, when the monostable multivibrator 53 is activated, the control circuit 55 activates the oscillation frequency measurement circuit 60 to measure the ring oscillation frequency of the positive feedback loop, stores the measurement result, and based on the measurement result. Thus, the delay time of each delay signal CLK1, CL K2 is calculated.
  • the pulse generation circuit 56 has two rising edges in one cycle of the output signal CLKO from the output signal CLKO, the first delay signal CLK1, and the second delay signal CLK2 of the signal selection circuit 57, and the 2 A noise signal CLK3 is generated in which the time difference between the rising edges of the second time is equal to the delay time of the second delay signal CLK2 from the input clock signal.
  • the signal selection circuit 57 selects the input clock signal CLKin and outputs it as the output signal CLKO in the actual operation mode during the delay test by the scan path method, the output signal CLKO is This is substantially the same as the input clock signal CLKin.
  • the signal selection circuit 59 selects the input clock signal CLKin during the shift operation in the actual operation mode, and is output from the pulse generation circuit 56 during the launch and capture operations in the actual operation mode. Pulse signal CLK3 is selected and output as the output clock signal CLKout. This output clock signal CLKout is used as a clock pulse of the circuit under test 62 in the actual operation mode.
  • the pulse generation circuit 50 has two operation modes: an actual operation mode and a delay time adjustment mode. Next, each operation of the pulse generation circuit 50 in the actual operation mode and the delay time adjustment mode will be described. First, the operation in the actual operation mode will be described.
  • FIG. 28 shows an extracted portion of the actual operation circuit that operates in the actual operation mode in the pulse generation circuit 50 of FIG.
  • FIG. 29 is a timing waveform diagram schematically showing internal signal waveforms of the actual operation circuit portion shown in FIG. In the actual operation mode, the two variable delay circuits 51, 52, the pulse generation circuit 56, and the signal selection circuit 59 operate. Note that the signal selection circuit 57 is not included in FIG. 28 because it is fixed in a state where the input clock signal CLKin is selected.
  • the signal selection circuit 59 selects the input clock signal CLKin and outputs it as the output clock signal CLKout during the shift operation (when the external control signal SE is at the high level).
  • the output clock signal CLKout during this shift operation is used as a scan shift clock in the circuit under test 62.
  • signal selection circuit 59 outputs pulse signal CLK3 as output clock signal CLKout.
  • the pulse signal CLK3 rises at the rising edge of the clock signal CLK0, rises at the rising edge of the first delay signal CLK1, and rises at the rising edge of the second delay signal CLK2, and rises of the second delay signal CLK2.
  • the capture operation pulse P2 falling at the falling edge is continuously generated within one cycle of the input clock signal CLKin.
  • the pulse signal CLK3 is generated in the pulse generation circuit 56 as an exclusive logical sum (ExOR) of the clock signal CLK0 and the first delay signal CLK1 and a logical sum (OR) of the second delay signal CLK2. . Therefore, the rising edge of the launch operation pulse P1 is detected based on the rising edge of the input clock signal CLKin. Edge, falling edge, and rising edge of capture operation pulse P2 are generated in sequence.
  • the time difference At between the rising edge of the launch operation pulse P1 and the rising edge of the capture operation pulse P2 is the delay time from the rising edge of the clock signal CLKO to the rising edge of the second delay signal CLK2, that is, two variable delays. It is equal to the total delay time of the rising edges of the circuits 51 and 52.
  • the output clock signal CLKout at the time of launch and capture operation is used as a launch / capture clock for the scan path in the circuit under test 62.
  • the rising edge delay time of the variable delay circuit 51 in the previous stage is the delay time from the rising edge of the clock signal CLK0 to the rising edge of the first delay signal CLK1, and the pulse width (high level period) of the launch operation pulse P1.
  • the rising edge delay time of the variable delay circuit 52 in the subsequent stage is the delay time until the rising edge force of the first delay signal CLK1 and the rising edge of the second delay signal CLK2, and is equal to the launch operation pulse P1. Specify the pulse interval (low level period) between operation pulses P2.
  • the pulse width (high level period) and pulse interval (low level period) of the pulse signal CLK3 do not affect the measurement itself, and the rising edge of the launch operation pulse P1 and the capture operation pulse Only the time difference ⁇ t between the rising edges of P2 affects the measurement. Accordingly, in this embodiment, the delay time of the two variable delay circuits 51 and 52 can be adjusted independently of each other. As shown in FIG. 30, two variable delay circuits 51 and 52 are simultaneously connected to 1 Two delay time adjustment control signals CD1 may be used for adjustment.
  • the pulse width (high level period) of the capture operation pulse P2 need not be the same as the pulse width (high level period) of the second delay signal CLK2, and the capture operation pulse P2 is the rising edge of the second delay signal. It may be generated so as to rise at the falling edge of the clock signal CLK0 or the falling edge of the first delay signal CLK1.
  • the circuit configuration of the pulse generation circuit 56 is not the configuration shown in FIG. 27.
  • the first delay signal CLK1 and the second delay signal CLK2 are exclusive.
  • the pulse generation circuit 56 ′ may be configured to be generated as a logical product (AND) of the negative logical sum (ExNOR) and the clock signal CLK0.
  • the signal selection circuit 58 includes the signal selection circuit 57. It is shown as a two-input signal selection circuit that selects either the output signal CLK0 or the second delay signal CLK2.
  • the delay time of the two variable delay circuits 51 and 52 is adjusted in advance in the delay time adjustment mode before using the output clock signal CLKout in the actual operation mode, and the pulse The time difference ⁇ t of the signal CLK3 is adjusted to a predetermined value.
  • the delay time adjustment mode is a mode for adjusting the delay times of the two variable delay circuits 51 and 52.
  • the time difference At is adjusted using the first positive feedback loop and the second positive feedback loop among the three positive feedback loops described above.
  • FIG. 31 shows an extracted part of the adjustment operation circuit that operates in the delay time adjustment mode in the pulse generation circuit 50 of FIG.
  • FIG. 32 shows a second adjustment operation circuit portion that operates when forming a second positive feedback loop that does not include the two variable delay circuits 51 and 52 in the adjustment operation circuit portion of FIG.
  • FIG. 33 shows the first adjustment operation circuit portion that operates when the first positive feedback loop including the two variable delay circuits 51 and 52 in the adjustment operation circuit portion of FIG. 31 is formed.
  • the signal selection circuit 57 is not included in FIGS.
  • the signal selection circuit 58 is not included in FIGS. 32 and 33 because it is fixed in a state where the corresponding feedback signal is selected when the first and second positive feedback loops are formed.
  • FIG. 34 shows an algorithm for adjusting the time difference ⁇ t in the delay time adjustment mode.
  • the control circuit 55 forms a second positive feedback loop not including the two variable delay circuits 51 and 52 shown in FIG. 32, and starts ring oscillation operation as described above.
  • the ring oscillation frequency is measured using the oscillation frequency measurement circuit 60, and the oscillation period T2 which is the inverse of the ring oscillation frequency is calculated and stored in the register in the control circuit 55 (step # 1).
  • control signals CD1 and CD2 for adjusting the delay time are output to the two variable delay circuits 51 and 52 to set initial values of the respective delay times (step # 2).
  • the ring oscillation operation is started as described above, and the ring oscillation frequency is determined using the oscillation frequency measurement circuit 60.
  • the oscillation period T1 which is the reciprocal number, is calculated and stored in the register in the control circuit 55 (step # 3).
  • This delay time difference At is the time difference ⁇ t between the rising edge of the launch operation pulse P1 and the rising edge of the capture operation pulse P2.
  • the control circuit 55 determines whether or not the calculated time difference At is within a predetermined setting range.
  • Step # 5 If (Step # 5) is within the specified range (YES branch at Step # 5), the delay time adjustment mode is terminated. If it is not within the specified setting range (NO branch at step # 5), it is determined whether or not the calculated time difference ⁇ t is longer than the specified setting range (step # 6). (No branch at # 6), increase the delay time set value of the two variable delay circuits 51, 52 by the control signals CD1, CD2 (step # 7), conversely, if it is longer than the set range (YES branch at step # 6) Decrease the delay time set value of the two variable delay circuits 51 and 52 (step # 8), return to step # 3, and repeat the first positive feedback loop.
  • the ring oscillation operation is started as described above, the ring oscillation frequency is measured again using the oscillation frequency measurement circuit 60, and the reciprocal oscillation period T1 is recalculated, Store it in a register.
  • the delay time adjustment mode is ended by repeating the operations after step # 3 until the time difference ⁇ t calculated in the determination of step # 5 falls within the predetermined setting range.
  • the time difference At within the predetermined set range is stored in a register in the control circuit 55.
  • the time difference ⁇ t is read out and used, so that the pulse generation circuit 50 according to the present invention functions as a circuit that generates a launch-capture clock with a predetermined time difference ⁇ t rising edge interval.
  • a desired delay test can be performed.
  • the first feature is that the monostable multivibrator 53 is added to the positive feedback loop used in the delay time adjustment mode. It is a point used. As a result, even if the rising edge propagation characteristics and the falling edge propagation characteristics of the variable delay circuits 51 and 52 are different, the circuit does not cause a measurement error. Since the pulse signal CLK3 generated by the pulse generator circuit 50 is important only for the rising edge interval during the delay test, the monostable multivibrator 53 generates a rising pulse with a constant pulse width in response to the rising edge of the input. Since this is an output configuration, only the rising edge propagation characteristics of the variable delay circuits 51 and 52 can be measured accurately.
  • the second characteristic point is that the oscillation period T1 of the first positive feedback loop including the two variable delay circuits 51 and 52 and the total delay time of the two variable delay circuits 51 and 52 are not necessarily 1: 1. This is a point that does not correspond to. This is because the ring oscillation frequency is lowered by inserting a fixed delay circuit 54 for adjusting the ring oscillation frequency into each ring oscillation circuit constituted by a positive feedback loop. In the conventional ring oscillator circuit using a negative feedback loop, there is a problem that accurate measurement cannot be performed if there is an extra delay in the ring oscillator circuit itself. However, due to the third feature described below, the pulse generation according to the present invention is performed. In circuit 50, the rising edge interval of the launch / capture clock is defined by using the clock edge of the delay circuit section relatively, so that the absolute delay time of the entire ring oscillation circuit is not affected. The circuit configuration.
  • the third feature is that the rising edge interval of the launch / capture clock is defined by using the clock edge of the delay circuit portion relatively.
  • the pulse generation circuit 50 according to the present invention uses only the rising edge of the input clock signal CLKin and the rising edge of the second delay signal CLK2 obtained by delaying the rising edge by the variable delay circuits 51 and 52 for the delay test.
  • a circuit configuration that specifies the required timing (launch 'capture clock rising edge interval) is adopted. As a result, even if a fixed delay circuit or the like having a fixed delay time is inserted on the ring oscillation circuit constituted by the first positive feedback loop including the two variable delay circuits 51 and 52, the launch 'capture cycle' is performed.
  • FIG. 36 is a block diagram showing a circuit configuration in which a fixed delay circuit 62 is added to the input side of the circuit 51
  • FIG. 36 is a timing waveform diagram schematically showing the internal signal waveform. As shown in FIG. 36, the timing of the output clock signal CLKout is entirely shifted to the right (slower) due to the delay time of the fixed delay circuit 62.
  • the fourth characteristic point is that it has a ring oscillation circuit having different oscillation frequencies by at least two positive feedback loops (first and second positive feedback loops in the present embodiment). Difference in power between these two ring oscillation circuits
  • the circuit is configured to be variable delay circuits 51 and 52 used to adjust the time difference ⁇ t between the rising edge of launch operation pulse P1 and the rising edge of capture operation pulse P2. .
  • the total delay time of the two variable delay circuits 51 and 52 can be calculated as the difference between the oscillation periods T1 and T2 of the two ring oscillation circuits.
  • FIG. 37 is a block diagram showing a circuit configuration of a noise generating circuit 70 according to the present invention and a schematic configuration of a semiconductor integrated circuit 71 according to the present invention.
  • the pulse generation circuit 70 according to the present invention includes a delay circuit unit including two variable delay circuits 51 and 52, a monostable multivibrator 53, a fixed delay circuit 54, a control circuit 55, , A pulse generation circuit 56, three signal selection circuits 57, 58, 59, an oscillation frequency measurement circuit 60, and a second pulse generation circuit 63.
  • the semiconductor integrated circuit 71 according to the present invention includes a test circuit 62 to be subjected to a delay test by the scan path method by the pulse generation circuit 70 according to the present invention. Circuits other than test circuit 62 (For example, a memory circuit or an asynchronous circuit) may be included.
  • the difference between the pulse generation circuit 70 according to the present invention of the sixth embodiment and the pulse generation circuit 50 according to the present invention of the fifth embodiment is that the second pulse generation circuit 63 is added in the sixth embodiment.
  • the other circuit configuration is the same as that of the fifth embodiment only in that point, and a duplicate description is omitted.
  • the signal selection circuit 58 is a 2-input signal selection circuit that selects either the output signal CLK0 of the signal selection circuit 57 or the second delay signal CLK2. As shown.
  • the second pulse generation circuit 63 uses the first delay signal CLK1 output from the variable delay circuit 51 and the external control signal SE, and the signal selection circuit 59 generates the pulse signal CLK3 during launch and capture operations in the actual operation mode.
  • the second pulse signal SEout that is output in synchronization with the selected period is generated.
  • the second pulse generation circuit 63 outputs a logical sum (OR) of the negative logic (inverted signal) of the first delay signal CLK1 and the external control signal SE as the second pulse signal SEout. Therefore, in the sixth embodiment, the pulse generation circuit 70 according to the present invention outputs the output clock signal CLKout and the second pulse signal SEout.
  • the second pulse generation circuit 63 is a circuit used in the actual operation mode, in the delay time adjustment mode, the operation of the pulse generation circuit 70 according to the present invention is exactly the same as in the fifth embodiment. The same. The operation in the actual operation mode of the pulse generation circuit 70 according to the present invention will be described.
  • FIG. 38 shows an extracted portion of the actual operation circuit that operates in the actual operation mode in the pulse generation circuit 70 of FIG.
  • FIG. 39 is a timing waveform diagram schematically showing internal signal waveforms of the actual operation circuit portion shown in FIG. In the actual operation mode, the two variable delay circuits 51, 52, the pulse generation circuit 56, the signal selection circuit 59, and the second pulse generation circuit 63 operate. Note that the signal selection circuit 57 is not included in FIG. 38 because it is fixed with the input clock signal CLKin selected.
  • the output clock signal CLKout is used as a clock during the shift operation, launch operation and capture operation of the circuit under test 62 to be subjected to the delay test by the scan path method, and is used for the part related to the generation of the output clock signal CLKout.
  • the road configuration is exactly the same as in the fifth embodiment.
  • the second pulse signal SEout output from the second pulse generation circuit 63 can be used as a scan enable signal for the circuit under test 62, similarly to the output clock signal CLKout.
  • the output clock signal CLKout and the second pulse signal SEout are the rising edge of the input clock signal CLKin after the falling edge of the external control signal SE (after shifting to the shift operating force launch and capture operation).
  • the rising edge of the output clock signal CLKout generation of the launch operation pulse P1
  • the falling edge of the second pulse signal SEout switching from the scan mode to the actual operation mode
  • the rising edge of the output clock signal CLKout i The pulse generation circuit 70 can generate a signal that is generated in order of the capture operation pulse P2 and is required in the delay test called the last shift mode.
  • the pulse generation circuit 70 of the sixth embodiment can realize a pulse generation circuit capable of executing not only a broadside method but also a skew load type delay test.
  • Dfe delay time measurement circuit and its measurement method were explained.
  • the phase relationship between the input and output of the delay circuits 2 and 12 is reversed, the signal level (logic level) of the output signal is inverted with respect to the input signal, so the propagation delay time for the rising edge of the input signal
  • the monostable multivibrator is configured to output a rising pulse with a constant pulse width in response to a falling edge.
  • the monostable multivibrator when measuring the propagation delay time Dfe for the falling edge of the input signal, is configured to output a falling pulse with a constant pulse width in response to the rising edge. It is possible to cope with the case where the phase relationship between the input and output of the delay circuits 2 and 12 is reversed.
  • the period Tpf is obtained for each, and the difference in the period Tpf is divided by the difference in the number of stages of the monostable multivibrators 3 and 13, so that the delay times Dmrr and Dmff of the monostable multivibrators 3 and 13 per stage are derived. Please do it.
  • test circuit 20 and the clock generation circuit 30 according to the present invention are formed on the same semiconductor substrate and built in one LSI chip.
  • a part of the circuit 20 may be composed of an external circuit or an external measuring device.
  • the number counter 25 or the frequency measurement circuit 27 may be provided outside.
  • the delay circuit section is provided with two variable delay circuits 64 and 65 in parallel, and the output signal CLK0 of the signal selection circuit 57 is input to the two variable delay circuits 64 and 65. It is also preferable that the first delay signal CLK1 and the second delay signal CLK2 having two different delay times are output from the two variable delay circuits 64 and 65, respectively.
  • one of the variable delay circuits 64 and 65 having the longer delay time corresponds to the two variable delay circuits 51 and 52 connected in cascade in the fifth and sixth embodiments, and the delay time is short.
  • the other of the variable delay circuits 64 and 65 corresponds to the preceding variable delay circuit 51. Note that similar changes can be made in the sixth embodiment.
  • one of the two variable delay circuits 51 and 52 constituting the delay circuit section is fixed by a fixed delay circuit 66 having a fixed delay time in which the delay time cannot be adjusted from the control circuit 55. It may be replaced. Note that similar changes can be made in the sixth embodiment. Furthermore, in the configuration of the delay circuit section shown in FIG. 40, the other of the variable delay circuits 64 and 65 having the shorter delay time can be replaced with a fixed delay circuit.
  • the fixed delay circuit 54 provided at the subsequent stage of the monostable multivibrator 53 may be moved to the input side of the monostable multivibrator 53. Further, as shown in FIG. It may move between the circuit 57 and the delay circuit section.
  • the pulse generation circuit 56 ′ illustrated in FIG. 30 of the fifth embodiment is used, but illustrated in FIG. 27 of the fifth embodiment.
  • the pulse generation circuit 56 may be used.
  • the circuit configuration of the pulse generation circuit is not limited to the circuit configurations illustrated in FIGS. 27 and 30, and the input clock signal CLKin is derived from the input clock signal CLKin, the first delay signal CLK1, and the second delay signal CLK2. At least two rising edges or falling edges within one cycle of the second delay signal CLK2 input clock signal CLKin force delay time is equal to the time difference ⁇ t between the two rising edges or falling edges Any circuit configuration may be used as long as it generates a pulse signal CLK3.
  • the ring oscillation circuit, delay time measurement circuit and delay time measurement method, test circuit and test method according to the present invention can be used to evaluate the timing accuracy of a clock signal generated by a PLL circuit or the like with high accuracy.
  • the pulse generation circuit and the semiconductor integrated circuit test method according to the present invention can be used for a delay test by a scan nose method of a semiconductor integrated circuit, and the semiconductor integrated circuit according to the present invention has a delay test by a scan path method.

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Abstract

　　安定的に継続して正帰還によるリング発振動作可能なリング発振回路を提供し、正確な遅延時間測定、クロック信号のジッタ等のタイミング精度の高精度な測定に応用する。リング発振回路１を、遅延回路２と単安定マルチバイブレータ３を備えて構成する。遅延回路２の出力が単安定マルチバイブレータ３の入力に接続し、単安定マルチバイブレータ３の出力が遅延回路２の入力に接続することで、遅延回路２と単安定マルチバイブレータ３が正帰還ループを構成する。発振起動用のトリガーパルス入力を受け付けて発振を起動する発振起動回路４が、正帰還ループ上、或いは、遅延回路２と単安定マルチバイブレータ３の内部に設けられている。

Description

明 細 書
リング発振回路、遅延時間測定回路、テスト回路、クロック発生回路、ィメ ージセンサ、パルス発生回路、半導体集積回路、及び、そのテスト方法
技術分野
[0001] 本発明は、遅延時間の測定回路及び測定方法に関し、特に、 PLL回路等が発生 するクロック信号のタイミング精度を評価するためのテスト回路及びテスト方法に関す る。また、本発明は、当該テスト回路を備えた PLL回路等のクロック発生回路、及び、 イメージセンサに関する。更に、本発明は、当該遅延時間の測定回路を応用したスキ ヤンパス法によるディレイテストを実行可能な半導体集積回路、及び、そのテスト方法 に関する。
背景技術
[0002] 〈背景技術 1〉
高速画像処理等の分野では、ジッタの少な!/、高精度なクロック信号を用いてデータ を高速に転送する要求が強くなつてきている。例えば、携帯電話では 400Mbpsで画 像データを通信するデバイスが要求されている。一方、当該高速データ通信用のクロ ック信号を発生する回路として、基準クロックを遁倍して高速クロックを発生する PLL ( Phase Locked Loop)回路が広く利用されている力 PLL回路で発生されるクロッ ク信号には、ジッタ (クロック信号の揺らぎ）が発生するため、当該高速データ通信用 のクロック信号のタイミング精度は、 PLL回路のタイミング精度に依存することになる。
[0003] 従って、当該高速データ通信におけるタイミング精度を保証するためには、それに 用いる PLL回路のタイミング精度を、例えば、 lOOps或いは 50ps以下の高精度でテ ストする必要がある。 PLL回路のジッタ等のタイミング精度の測定には、高性能のァ ナログ LSIテスタや計測機器等の外付けの測定手段を使用するのが一般的であるが 、当該外付けの測定手段では、 lOOps或いは 50ps以下の高精度でテストするには、 測定精度が不十分であった。そこで、下記の特許文献 1では、ロジック回路のみの構 成で、 PLL回路のジッタ等を高精度にテスト可能なテスト回路及びテスト方法を提案 している。 [0004] 特許文献 1に開示されているテスト回路は、図 20 (特許文献 1の図 8に相当）を参照 すれば、遅延時間を可変制御可能な可変遅延回路（Base Delayと Adjustable D elayで構成されている。）が、テスト回路内部に組み込まれ、 PLL回路が備える VCO (電圧制御発振器)の出力信号を可変遅延回路により 1周期遅延させた信号と、 VC Oの信号のタイミング差を検出することで、 VCOの出力直後のジッタ計測が可能な回 路構成となっている。また、可変遅延回路により VCOの出力信号を半周期遅延させ た信号と、 VCOの信号のタイミング差を検出することで、 VCOの出力信号の立ち上 力 Sりから立ち下がりまでの区間、または、立ち下がりから立ち上がりまでの区間のジッ タ測定も可能な回路構成となっている。更に、 VCOの出力のデューティ比率も回路 構成を変えることなぐジッタ測定結果の値を基に算出可能となっている。
[0005] 上記ジッタ計測では、可変遅延回路の遅延時間は、設定値ではなく実測値を使用 することで正確な計測が可能となるため、測定の最終段階で、可変遅延回路への入 力を、セレクタにより VCOの出力信号から可変遅延回路の出力に切り替えることで、 可変遅延回路とセレクタによる負帰還回路を形成し、リング発振動作を実施し、その 発振周波数を周波数カウンタにて測定して、その発振周波数から可変遅延回路の遅 延時間の実測値を導出して 、る。
[0006] 〈背景技術 2〉
LSI (大規模集積回路）のテスト手法の一つとしてスキャンパス法によるディレイテス トが知られている。先ず、スキャンパス法の概要を説明する。
[0007] スキャンパス法を行う LSIには、 LSI内の複数のフリップフロップをシフトレジスタ状 に連結するテスト回路が挿入されている。以下、この連結されたフリップフロップを「ス キャンチェーン」と称す。スキャンパス法によるテストを行う際には、先ず、スキャンチェ ーンをシフトモードにし、外部端子力もスキャンチェーンを介してテストパターンを入 力して全てのフリップフロップにデータをセットした後に、被テスト回路を実動作モード で動作させ、その後にスキャンチェーンをシフトモードに戻し、スキャンチェーンを介 して被テスト回路の動作結果を読み出すことによって、被テスト回路をテストする。
[0008] 近年、スキャンパス法によるディレイテスト技術が研究及び開発されて 、る。スキャン パス法によるディレイテストでは、通常のスキャンパス法と同様、 1)外部端子からスキ ヤンチェーンを介してテストパターンを入力する、 2)被テスト回路を実動作モードで動 作させる、 3)スキャンチェーンを介して被テスト回路の動作結果を読み出す、という 3 つの動作でテストが実行される。しかし、被テスト回路を実動作モードで動作させる第 2部分のみ通常のスキャンパス法とは異なる。通常のスキャンパス法によるテストでは 、外部端子からスキャンチェーンを介してテストパターンを入力して全てのフリップフ 口ップにデータをセットし、そのデータで被テスト回路を動作させるのに対して、ディレ ィテストでは全てのフリップフロップにデータをセットした後に、被テスト回路を 1回動 作させ (ラウンチ動作）、その結果としてフリップフロップに格納されるデータを基に、 被テスト回路を更にもう 1回動作させて、その結果をフリップフロップに格納する（キヤ プチヤー動作)。このラウンチ動作とキヤプチヤー動作間で信号の伝播が正しく行わ れた力どうかをテストすることで、信号の伝播が所定の時間以内に終了することをテス トするの力 スキャンパス法によるディレイテストである。
[0009] スキャンノ ス法によるディレイテストでは、ラウンチ動作とキヤプチヤー動作を被テス ト回路に実行させるのに必要なのはクロックの入力のみであることが大きな特徴となつ ている。これは、被テスト回路の全てのフリップフロップがクロックの立ち上がりエッジ を基点に動作をし、また全てのフリップフロップが立ち上がりエッジを基点にデータの 取り込みをすることに起因している。この特徴により、ディレイテストではラウンチ動作 を励起するラウンチクロックとキヤプチヤー動作を励起するキヤプチヤークロックのタイ ミングを正確に生成することが必要条件となる。また、ラウンチクロックとキヤプチヤー クロックさえ正確に生成できれば、所望のディレイテストが可能となることが特徴となる
[0010] ここで、近年の LSIの高速化に伴い、ディレイテストに求められるクロックも高速及び 高精度を要求されるようになってきている。しかし、 LSIテスタによるクロック波形発生 には、その性能上の壁が存在しており、 LSIテスタ力 高速で高精度のラウンチ 'キヤ プチヤークロックを印加することは困難になりつつあるという課題がある。
[0011] この課題に対して、例えば内蔵する PLLのクロックを基準にラウンチ 'キヤプチヤー クロックを生成する回路を LSI自体に持たせることが提唱されている（下記の特許文 献 2または特許文献 3を参照)。 [0012] 特許文献 1 :特開 2003— 121505号公報
特許文献 2：特開 2006 - 38743号公報
特許文献 3：特開 2000— 266819号公報
特許文献 4：特開 2001— 94403号公報
特許文献 5 :特開平 6— 43220号公報
発明の開示
発明が解決しょうとする課題
[0013] 〈背景技術 1に対する課題〉
上記従来技術では、測定の最終段階において、可変遅延回路をリング発振動作さ せ、その発振周波数を測定する事で測定結果を得るという工程が存在する。ここで、 特許文献 1の段落番号" 0042"の記載に「ここで、必ず発振動作を行うようにするた め、 Base- Delay6と Adjustable- Delay7を合わせた回路が、奇数段のインバータ 回路となるようにしておく」とあることから分力るように、負帰還によるリング発振動作が 実施されている。
[0014] 以下、説明のために、立ち上がりエッジが可変遅延回路（Base-Delayと Adjustab le- Delayを合わせた回路）を通過するのに要する時間を Dre、立ち下がりエッジが可 変遅延回路を通過するのに要する時間を Dfeとすると、負帰還によるリング発振動作 の発振周期 Tnfは、下記の数式 1で示すように、上記 2つの遅延時間 Dreと Dfeの和 で与えられる。
[0015] (数式 1)
Tnf = Dre + Dfe
[0016] 一方、上記従来技術のジッタ計測でパラメータとして必要なのは可変遅延回路の 一方の遅延時間（図 20に示す測定回路では、立ち上がりエッジが可変遅延回路を 通過するのに要する時間 Dre)のみである。ここで、特許文献 1の段落番号" 0046" の記載に「： Base - Delay6と Adjustable - Delay 7による遅延量は、リングオシレータ 周期の 1Z2となることより」とある。これは、上記 2つの遅延時間 Dreと Dfeが擬似的 に等しい (Dre Dfe)と仮定して、一方の遅延時間 Dreが、下記の数式 2により擬似 的に導出して!/、ることを意味して！/、る。 [0017] (数式 2)
Dre= (Dre + Df e) /2 =Tnf /2
[0018] 図 21 (特許文献 1の図 7に相当）を参照して説明すると、実際のジッタの計算では、 PLL回路が出力するクロック信号の周期ジッタ Jは、下記の数式 3 (特許文献 1の段落 番号" 0046"中の式 2に相当）で与えられる。ここで、数式 3において、 Dmaxは、図 2 1の C点における可変遅延回路の遅延時間であり、 Dminは、図 21の A点における可 変遅延回路の遅延時間である。
[0019] (数式 3)
J = Dmax― Dmin
[0020] 従って、 2つの遅延時間 Dmax, Dminを測定すれば、ジッタ Jを数式 3より導出でき る。ここで、 2つの遅延時間 Dmax, Dminを測定するために、可変遅延回路を負帰 還回路としてリング発振動作させ、その発振周波数を測定している。以下、具体的に 、図 22を参照して説明する。
[0021] 1)可変遅延回路の設定値を図 22の A点の状態に設定して、リング発振動作を開 始する。
2)その発振周期を測定し、 Tminとする。
3)計算により Dminを求める（Dmin = TminZ 2)。
4)同様に、可変遅延回路の設定値を図 22の C点の状態に設定して、リング発振動 作を開始する。
5)その発振周期を測定し、 Tmaxとする。
6)計算により Dmaxを求める（Dmax = Tmax/2)。
7)数式 3により、 3)と 6)で求めた Dmaxと Dminからジッタ Jを求める。
[0022] 以上の手順で、可変遅延回路の遅延時間を、設定値から実測値への変換を実施 している。ところ力 2つの遅延時間 Dreと Dfeに差がある場合 (Dre≠Dfe)には、そ の差の 2分の 1 ( I Dre-Dfe | /2)力 測定誤差としてジッタ計測の測定結果に影 響を与える。図 23及び図 24を参照して当該測定誤差について説明する。図 23は、 可変遅延回路の遅延時間をそのリング発振動作状態の発振周期から導出するため の測定回路の模式図であり、負帰還ループを形成するためのインバータカ 可変遅 延回路の入力ノード Nlと出力ノード N2の間に挿入されている。図 24は、リング発振 動作状態における可変遅延回路の入力ノード N1と出力ノード N2における発振波形 を示す電圧波形図である。図 24において、可変遅延回路の立ち上がりエッジに対す る入出力ノード Nl, N2間の伝播遅延時間 Dre、立ち下がりエッジ対する入出力ノー ド Nl, N2間の伝播遅延時間 Dfe、負帰還によるリング発振動作状態の発振周期 Tn f、可変遅延回路の入力ノード Nlでの発振パルスの高レベル期間 Twhと低レベル期 間 Twlが、夫々図示されている。これらの各時間については、以下の数式 4の関係が 成立する。
[0023] (数式 4)
Tnf = Twh + Twl = Dre + Dfe
[0024] ここで、上記従来技術では、 2つの遅延時間 Dreと Dfeが擬似的に等しい（Dre fe)と仮定して、上記数式 2の計算式で、擬似的に立ち上がりエッジ伝播遅延時間 Dr eを導出していた。しかし、この計算では、 2つの遅延時間 Dreと Dfeに差がある場合（ Dre≠ Dfe)には、下記の数式 5に示す誤差の生じていることが分力る。
[0025] (数式 5)
(Dre + Dfe) /2~Dre= (Dre— Dfe) /2
[0026] ここで、図 22に戻って、可変遅延回路の C点での立ち上がりエッジ伝搬時間を Dm axr、可変遅延回路の A点での立ち上がりエッジ伝搬時間を Dminr、可変遅延回路 の C点での立ち下がりエッジ伝搬時間を Dmaxf、可変遅延回路の A点での立ち下が りエッジ伝搬時間を Dminf、可変遅延回路の C点での設定時におけるリング発振動 作の発振周期を Tmax ( = Dmaxr + Dmaxf)、可変遅延回路の A点での設定時に おけるリング発振動作の発振周期を Tmin ( = Dminr+Dminf)、上記従来技術で計 測される誤差を含むジッタを J 1、及び、本来測定すべき実際のジッタを JOと、夫々定 義すると、 JliJOは、下記の数式 6と数式 7で表される。
[0027] (数式 6)
Jl = (Tmax/2) (Tmin/2)
= (Dmaxr + Dmaxf ) /2 - (Dminr+Dminf) /2 J0 = Dmaxr - Dminr
[0028] 従って、両ジッタの差で求まる誤差 Δは、下記の数式 8で与えられる。
[0029] (数式 8)
A =J1 -J0
= (Dmaxr + Dmaxf ) /2 - (Dminr +Dminf) /2
― ( Dmaxr - Dminr)
= (Dmaxf - Dmaxr) /2 - (Dminf-Dminr) /2
[0030] この結果、可変遅延回路の C点での立ち上がりエッジ伝搬時間と立ち下がりエッジ 伝搬時間の差 I Dmaxr— Dmaxf |と可変遅延回路の A点での立ち上がりエッジ伝 搬時間と立ち下がりエッジ伝搬時間の差 I Dminr— Dminf |に依存した誤差が生 じることが分力ゝる。
[0031] これらの伝搬時間の差は、通常に設計された可変遅延回路の場合には、数 lOps 〜数 lOOps程度の値であり、遅延時間の設定値の違いによって差が生じな 、ように 工夫して設計すれば、当該伝搬時間の差は測定に影響を与えな 、レベルであった。 しかし、近年の通信デバイスに使用される PLL回路のジッタの保証範囲は数 lOpsの 保証を求められる程に小さくなつている。つまり、昨今の状況の変化により、従来は無 視できたレベルの上記誤差が無視できなくなつてきており、上記誤差の問題が大きく なってきている。
[0032] ところで、可変遅延回路の立ち上がりエッジ伝搬時間と立ち下がりエッジ伝搬時間 の差が問題となる背景には、これらの遅延時間を求めるに当たり、負帰還によるリン グ発振動作を行い、その発振周期が、立ち上がりエッジ伝搬時間と立ち下がりエッジ 伝搬時間の合計で求まる点に帰着する。
[0033] そこで、上記従来技術において、負帰還によるリング発振動作が使用され、正帰還 によるリング発振動作が使用されない理由について説明する。
[0034] 負帰還によるリング発振動作は、可変遅延回路を含む負帰還ループでの発振動作 であることから、例えば、可変遅延回路の入力ノードの信号レベル (高レベルまたは 低レベルで、 2値論理レベル 1, 0に対応する）が負帰還ループを一巡して同じ入カノ ードに信号レベルが反転して戻ってくるため、入力ノードの信号レベルが安定せずに 自発的に発振動作を開始する。これに対し、正帰還によるリング発振動作は、可変遅 延回路を含む正帰還ループでの発振動作であることから、例えば、可変遅延回路の 入力ノードの信号レベルが帰還ループを一巡して同じ入力ノードに同じ信号レベル で戻ってくるため、信号レベルが高レベルまたは低レベルの何れか一方に安定する ため、当該安定状態においては自発的に発振動作を開始しないという第 1の問題が あり、更に、一旦発振動作を開始しても、直ぐに、上記何れかの安定状態に達して発 振が停止するという第 2の問題がある。従って、リング発振動作には、通常負帰還ル ープが使用される。
[0035] 次に、正帰還によるリング発振動作における上記 2つの問題について、図 25と図 2 6を参照して説明する。図 25は、可変遅延回路の遅延時間をそのリング発振動作状 態の発振周期から導出するための測定回路の模式図であり、正帰還ループを形成 するため、可変遅延回路の入力ノード N1に出力ノード N2が直接接続されている。図 26は、正帰還によるリング発振動作状態における可変遅延回路の入力ノード N1と出 力ノード N2における発振波形を示す電圧波形図である。
[0036] つまり、図 25の可変遅延回路の入力ノード N1における信号レベルと出力ノード N2 における信号レベルが正帰還であることから一致している。入力ノード N1 (出力ノー ド N2)の信号レベルが発振せずに停止していると、その停止状態は安定的に «I続し 、その安定状態から自発的に発振を開始することはない。
[0037] ここで、何らかの外的擾乱を加えて、例えば、入力ノード N1に可変遅延回路の遅 延時間より短いパルス幅のパルス信号を強制的に入力した場合を想定する。その入 力されたノ ルス信号は、出力ノード N2へ伝播して入力ノード N1に正帰還して、更に 、出力ノード N2へ伝播することで、ー且は、正帰還による発振動作を開始する。ここ で、可変遅延回路の立ち上がりエッジに対する入出力ノード Nl, N2間の伝播遅延 時間 Dreと、立ち下がりエッジ対する入出力ノード Nl, N2間の伝播遅延時間 Dfeが 等しくない場合（Dre≠Dfe)には、当初入力されたパルス信号のパルス幅力 正帰 還ループを一巡する毎に、 2つの遅延時間 Dreと Dfeの差 | Dre— Dfe |だけ短く或 いは長くなり、最終的にパルス幅は 0となる力、可変遅延回路の遅延時間より長くなつ てノ ルスが消滅して、リング発振動作が停止する。従って、正帰還によるリング発振 動作が安定的に «続するためには、立ち上がりエッジと立ち下がりエッジ対する 2つ の遅延時間を正確に等しくする必要があり、遅延回路だけの正帰還ループではリン グ発振動作は、理論上は可能でも実際上は不可能である。
[0038] 〈背景技術 2に対する課題〉
特許文献 2に開示された従来技術では、ラウンチ 'キヤプチヤークロックの生成に L SIに内蔵される PLL回路のクロックを利用している。具体的には、クロック生成回路 により PLL回路の高速なクロックから 2発のクロックのみを取り出してきて、夫々ラウン チクロック 'キヤプチヤークロックとして供給する回路が提案されている。しかし、ラウン チ 'キヤプチヤークロック生成に PLL回路を利用していることで、以下の 3つの問題が 惹起される。
[0039] 1)第 1に、 PLL回路がロックするまで待たな 、とテストが開始できな 、と 、う問題が ある。 PLLの出力が所定の周波数で安定した状態になることを、「PLL回路がロック する」という。通常、 PLL回路は動作開始力も数 lOOps〜数 ms程度の間ロックしてい な 、状態が存在する。これは PLL回路の動作原理上避けられな 、待ち時間である。 これをディレイテストに利用する場合にも PLL回路がロックするまでディレイテストの 開始を待つ必要がある。
[0040] 2)第 2に、 PLL回路のロック状態を維持するために、全てのディレイテスト完了まで クロックを停止することができないという問題がある。 PLL回路はリファレンスクロックを 基準に、その整数倍のクロックを生成するという動作を行う。そのため、 PLL回路を口 ック状態で維持するためには、リファレンスクロックを入力し続けることが必要である。 PLL回路をディレイテストに利用する場合にも同じであり、テストの開始から終了まで リファレンスクロックを入力し続ける必要がある。しかし、例えば複数のテストパターン を実行する場合等に、ノターンとパターンの間にはリファレンスクロックを印加できな いタイミングが発生する。その結果、 PLL回路はロック状態を維持できなくなり、上述 の第 1の問題により、再度ロック状態となるまでの待ち時間が必要となる。
[0041] 3)第 3に、 PLL回路のクロックのクロックエッジを基に、ラウンチ 'キヤプチヤークロッ クのタイミングを生成するため、 PLL回路のクロック周期の整数倍の設定しかできな いという問題がある。 PLL回路のクロックに基づ 、て生成されたラウンチ ·キヤプチャ 一クロックよりディレイテストを実施すると、タイミングを決めるのは PLL回路の出力す るクロックのエッジのみなので、ラウンチクロックとキヤプチヤークロック間のタイミング は、 PLL回路の出力クロック周期の整数倍の値にし力設定できない。例えば、 3ns、 3. 5ns、 4nsの 3つのタイミング条件でディレイテストを実行しょうとすると、 PLL回路 は 2GHzでクロックを発生可能であることが必要となる。また、ディレイテスト用パルス 発生回路自体も局所的にではある力 2GHzでの動作保証をする必要がある。
[0042] そこで、特許文献 2に開示された従来技術の問題点を回避するために、 PLL回路 のクロックを利用せず、例えば、特許文献 3に開示されているように、キヤプチヤークロ ックを、可変遅延回路を用いて発生することが考えられる。この回路では、 PLL回路 のクロックを利用して ヽな 、ので、上述の特許文献 2で問題となった 3つの問題は発 生しないが、以下の第 4及び第 5の問題が生じる。
[0043] 4)第 4に、可変遅延回路の遅延時間を求めることができないという問題がある。特 許文献 3の明細書の段落番号" 0041"に「同期回路 1の動作時間を、バッファ 1段あ たりの遅延時間を単位として求めることができる」と記載されている。この記載は、その まま「バッファ 1段あたりの遅延時間が既知でない場合に、その時間が分力もない」と いうことを意味している。
[0044] 5)第 5に、外部から入力されるノ ルス幅以下にラウンチクロックとキヤプチヤークロッ クの時間差を制御できないという問題がある。ラウンチクロック自体を可変遅延回路に て遅延させることでキヤプチヤークロックを生成して 、る関係上、外部から入力される パルス幅以下に遅延時間を制御することは不可能である。もし、遅延時間を外部から 入力されるパルス幅以下に設定すると、ラウンチクロックの立下りよりも前にキヤプチャ 一クロックが立ち上がることになり、回路が正しく動作せずディレイテストができない。
[0045] ここで、上記第 4の問題点に対して、可変遅延回路の遅延時間が分かれば、回路 の動作時間が分かる。可変遅延回路の遅延時間を求める方法、或いは、可変遅延 回路を所定の遅延時間に調整する方法が、上記特許文献 4にお 、て提案されて!、 る。
[0046] 上記特許文献 4に開示されている従来技術では、リング発振器に負帰還回路を使 用している。この場合、以下の第 6の問題が生じる。 [0047] 6)可変遅延回路の立ち上がりエッジの伝播時間と立下りエッジの伝播時間が異な る場合に、その伝播時間の差が測定誤差になる。
[0048] この第 6の問題で生じる測定誤差は、上述の〈背景技術 1に対する課題〉において、 数式 5で示される誤差と同じであり、その重複する説明は割愛する。
[0049] ここで、数式 5で示される立ち上がりエッジ伝播遅延時間 Dreと立ち下がりエッジ伝 播遅延時間 Dfeの差 (Dre— Dfe)は、通常にデザインされた場合には数 lOps〜数 1 OOps程度の範囲であり、個々で差を生じないように工夫して設計すれば測定に影響 を与えないレベルであった。し力し、近年の LSIの動作周波数は 100MHz〜数 GHz と高速ィ匕の傾向にあり、斯カる高速ィ匕された回路に対するディレイテストに要求され るクロックエッジの精度も数 lOpsの保証を求められる程に小さくなつており、この誤差 が無視できなくなつてきたという状況の変化が第 6の問題を更に大きくしている。
[0050] また、上記第 4の問題に関連して、上記特許文献 5に開示されている従来技術では 、基本的に 1本の可変遅延回路をリング発振状態にし、その周波数を測定することで 可変遅延回路の遅延時間を調整するという手法を採用している。このことが、上記第 6の問題にカ卩えて以下の第 7の問題を惹起する。
[0051] 7)遅延時間を短く設定したい場合に、その遅延時間に相当する周波数のクロックを 計数できる回路を用意する必要がある。例えば、 500psの遅延時間を設定する場合 には 1GHzで動作する計数回路を用意する必要がある。
[0052] 特許文献 5の明細書の段落番号" 0021"に「一方、可変遅延回路 VDの出力信号 は、選択信号 DMCによって上記選択回路 S2を切り換えることにより、インバータ IN Vによって反転された信号が可変遅延回路 VDの入力側に帰還され、リングオシレー タのような発振回路が構成されるようになっている。（後略)」との記載がある。つまり、 上記特許文献 4に開示されている従来技術と同様に、リング発振器に負帰還回路が 使用されていることが分かる。この場合も、リング発振器の発振周期 Tnfは、数式 4に 示すように、立ち上がりエッジ伝播遅延時間 Dreと立ち下がりエッジ伝播遅延時間 Df eの和（Dre + Dfe)で表されるので、仮に各伝播遅延時間が 500psとすれば、発振 周期 Tnfは Insとなる。つまり、リング発振器は 1GHzで発振することになる。従って、 このリング発振器から出力されるクロック信号が伝播する範囲の回路は 1GHzでの動 作を保証して設計する必要がある。 LSIに対して高速'高精度な測定を求めると、内 部の回路に要求されるスペックは上昇することになる。
[0053] 本発明は、上記負帰還によるリング発振動作に起因する問題点、及び、従来のスキ ヤンパス法によるディレイテストにおける問題点に鑑みてなされたものであり、その第 1 の目的は、安定的に継続して正帰還によるリング発振動作可能なリング発振回路を 提供する点にあり、第 2の目的は、正帰還によるリング発振動作を応用して、立ち上 力 Sりエッジまたは立ち下がりエッジ対する遅延時間を正確に測定可能な遅延時間測 定回路を提供する点にあり、第 3の目的は、 PLL回路等で発生されたクロック信号の ジッタ等のタイミング精度を高精度に評価可能なテスト回路及び当該テスト回路を含 むクロック発生回路等を提供する点にあり、第 4の目的は、スキャンパス法によるディ レイテストを迅速に開始できるとともに高速且つ高精度な実行が可能なパルス発生回 路及び半導体集積回路を提供する点にある。 課題を解決するための手段
[0054] 上記第 1の目的を達成するための本発明に係るリング発振回路は、遅延回路と単 安定マルチバイブレータを備えてなり、前記遅延回路の出力が前記単安定マルチバ イブレータの入力に接続し、前記単安定マルチバイブレータの出力が前記遅延回路 の入力に接続し、前記遅延回路と前記単安定マルチバイブレータが正帰還ループを 構成していることを第 1の特徴とする。
[0055] 更に、上記第 1の特徴のリング発振回路は、発振起動用のトリガー信号の入力を受 け付けて発振を起動する発振起動回路を、前記正帰還ループ上に備えることを第 2 の特徴とする。
[0056] 更に、上記第 1または第 2の特徴リング発振回路は、前記単安定マルチバイブレー タの出力するパルス信号のパルス幅力 前記正帰還ループでのリング発振動作の 1 周期より短いことを第 3の特徴とする。更に、前記遅延回路の立ち上がりエッジ伝播 時間と立下りエッジ伝播時間の伝播時間差により、前記遅延回路に入力した前記単 安定マルチバイブレータの出力するパルス信号のパルス幅が減少する場合は、前記 パルス幅が前記伝播時間差より長いことを特徴とし、逆に、当該パルス幅が増大する 場合は、前記パルス幅と前記伝播時間差の合計が前記正帰還ループでのリング発 振動作の 1周期より短いことを特徴とする。
[0057] 上記特徴のリング発振回路によれば、一旦リング発振動作が開始すれば、単安定 マルチバイブレータによって一定パルス幅のパルス信号が出力され、遅延回路の入 力に供給され、更に、遅延回路を経由して単安定マルチバイブレータに供給される ため、遅延回路の立ち上がりエッジまたは立ち下がりエッジ対する遅延時間に差があ つても、正帰還ループを一巡する毎に、単安定マルチバイブレータで発振パルスの パルス幅が一定に規制されるため、一定のパルス幅で安定的に正帰還によるリング 発振動作を継続することができる。特に、第 2の特徴のリング発振回路によれば、リン グ発振動作の起動が容易化される。
[0058] また、負帰還によるリング発振動作では、発振周期が、負帰還ループを一巡する立 ち上がりエッジ及び立ち下がりエッジ対する夫々の遅延時間の合計となるため、発振 周期の測定だけでは、帰還ループを一巡する立ち上がりエッジまたは立ち下がりエツ ジ対する遅延時間を個別に正確に測定することはできず、当該 2つの遅延時間差の 2分の 1に相当する誤差が生じる力 正帰還によるリング発振動作では、発振周期が 、正帰還ループを一巡する立ち上がりエッジまたは立ち下がりエッジ対する何れか一 方の遅延時間と単安定マルチバイブレータの遅延時間（応答時間）の合計となるた め、単安定マルチバイブレータの遅延時間が既知であれば、遅延回路の遅延時間 を発振周期力 正確に導出できる。
[0059] ここで、正帰還とは、帰還ループ上の任意のノードにおいて、当該ノードの信号レ ベルが帰還ループを一巡して同位相（同じ論理レベル)で帰還する場合を言う。従つ て、遅延回路の入力と出力が必ずしも同位相である必要はなぐ遅延回路の入力と 出力が逆位相（論理レベルが逆）の場合は、単安定マルチバイブレータが逆位相の パルス出力をすればよい。
[0060] 上記第 2の目的を達成するための本発明に係る遅延時間測定回路は、被測定回 路の遅延時間を測定する遅延時間測定回路であって、単安定マルチバイブレータと 発振周波数測定回路を備えてなり、前記単安定マルチバイブレータの入力が、前記 被測定回路の出力と接続可能で、前記単安定マルチバイブレータの出力が、前記 被測定回路の入力と接続可能で、前記単安定マルチバイブレータの入力と出力が、 前記被測定回路の出力と入力と夫々接続することにより、前記被測定回路と前記単 安定マルチバイブレータが正帰還ループを構成し、前記発振周波数測定回路が前 記正帰還ループによるリング発振動作の発振周波数の測定時に前記正帰還ループ と接続可能に構成されていることを特徴とする。
[0061] 上記第 2の目的を達成するための本発明に係る遅延時間測定方法は、上記特徴 の遅延時間測定回路を用いた被測定回路の遅延時間を測定する遅延時間測定方 法であって、前記単安定マルチバイブレータの入力を前記被測定回路の出力と接続 し、前記単安定マルチバイブレータの出力を前記被測定回路の入力と接続すること により、正帰還によるリング発振動作を起こし、前記発振周波数測定回路により前記 正帰還によるリング発振動作の発振周波数を測定し、前記発振周波数測定回路の 測定結果に基づいて、前記被測定回路の遅延時間を測定することを第 1の特徴とす る。
[0062] 更に、上記第 1の特徴の遅延時間測定方法は、前記被測定回路の遅延時間として 、立ち上がりエッジ伝播時間を測定する場合は、前記単安定マルチバイブレータは、 入力信号の立ち上がりエッジまたは立ち下がりエッジに対して一定のパルス幅の立 ち上がりパルス信号を出力する単安定マルチバイブレータを使用し、前記被測定回 路の遅延時間として、立ち下がりエッジ伝播時間を測定する場合は、前記単安定マ ルチバイブレータは、入力信号の立ち下がりエッジまたは立ち上がりエッジに対して 一定のパルス幅の立ち下がりパルス信号を出力する単安定マルチバイブレータを使 用することを第 2の特徴とする。
[0063] 上記特徴の遅延時間測定回路または遅延時間測定方法によれば、被測定回路と 単安定マルチバイブレータで構成される正帰還ループによるリング発振動作の発振 周波数の逆数で規定される発振周期が、被測定回路の遅延時間と単安定マルチバ イブレータの遅延時間の合計で表されるため、単安定マルチバイブレータの遅延時 間が既知であると、測定された発振周期から被測定回路の遅延時間を直接求めるこ とができる。この結果、被測定回路の立ち上がりエッジ伝播時間と立ち下がりエッジ 伝播時間に差があっても、夫々個別に精度良く測定することができる。
[0064] 上記第 3の目的を達成するための本発明に係るテスト回路は、クロック信号のタイミ ング精度を評価するためのテスト回路であって、遅延時間を制御可能な可変遅延回 路と、テスト対象の前記クロック信号の位相と、前記クロック信号を前記可変遅延回路 で遅延させた遅延クロック信号の位相を比較する位相比較回路と、前記位相比較回 路からの所定の比較結果に対する出力回数をカウントする回数カウンタと、単安定マ ルチバイブレータと、
前記可変遅延回路に入力する信号を、前記クロック信号から前記可変遅延回路と 前記単安定マルチバイブレータを経由して正帰還する遅延信号に切り替えて正帰還 によるリング発振器を形成する信号切替回路と、前記信号切替回路によって前記リン グ発振器が形成されたときの発振周波数を測定する周波数測定回路と、を備えてな ることを第 1の特徴とする。
[0065] 更に、上記第 1の特徴のテスト回路は、テスト対象の前記クロック信号を発生するク ロック発生回路と同一基板上に形成されていることを第 2の特徴とする。
[0066] 上記第 3の目的を達成するための本発明に係るテスト方法は、上記第 1または第 2 の特徴のテスト回路を用いたクロック信号のタイミング精度を評価するためのテスト方 法であって、前記可変遅延回路の遅延時間を測定する際に、前記信号切替回路に よって、前記可変遅延回路に入力する信号を、前記クロック信号から前記可変遅延 回路と前記単安定マルチバイブレータを経由して正帰還する遅延信号に切り替えて 正帰還によるリング発振器を形成し、前記発振周波数測定回路により、前記リング発 振器の発振周波数を測定し、前記可変遅延回路の遅延時間を、前記発振周波数測 定回路の測定結果に基づいて測定することを特徴とする。
[0067] 上記特徴のテスト回路またはテスト方法によれば、可変遅延回路と単安定マルチバ イブレータで構成される正帰還ループによるリング発振動作の発振周波数の逆数で 規定される発振周期が、可変遅延回路の遅延時間と単安定マルチバイブレータの遅 延時間の合計で表されるため、クロック信号のタイミング精度を可変遅延回路の遅延 時間の変動幅によって評価する場合に、当該タイミング精度が、リング発振動作の発 振周期の変動幅として直接測定できるため、高精度な測定が可能となる。つまり、可 変遅延回路の立ち上がりエッジ伝播時間と立ち下がりエッジ伝播時間に差があって も、当該差に関係なく高精度にクロック信号のタイミング精度の評価が可能となる。こ の場合、発振周期の変動幅を測定する場合には、単安定マルチバイブレータの遅延 時間は変動しな 、ため相殺され、単安定マルチバイブレータの遅延時間が既知であ る必要はなぐ負帰還ループによるリング発振動作を利用した場合に比べて、高精度 にクロック信号のタイミング精度の評価が可能となる。
[0068] 更に、上記第 3の目的を達成するための本発明に係るクロック発生回路は、 PLL回 路を用いてクロック信号を発生するクロック発生回路であって、前記クロック信号をテ スト対象とする上記第 1または第 2の特徴のテスト回路の少なくとも前記可変遅延回 路と前記単安定マルチバイブレータと前記信号切替回路を備えていることを特徴と する。
[0069] 上記特徴のクロック発生回路によれば、上記第 1または第 2の特徴のテスト回路の 少なくとも前記可変遅延回路と前記単安定マルチバイブレータと前記信号切替回路 を備えているため、正帰還によるリング発振動作が可能となり、上記第 1または第 2の 特徴のテスト回路の作用効果を発揮して、クロック発生回路が発生するクロック信号 のタイミング精度を高精度に評価可能となる。
[0070] 更に、上記第 3の目的を達成するための本発明に係るイメージセンサは、光センサ と、前記光センサの出力データを記憶する記憶手段と、前記記憶手段で記憶する前 記出力データを送信する送信手段と、前記光センサと前記記憶手段と前記送信手段 の各動作を制御するクロック信号を発生するクロック発生回路と、を備えてなるィメー ジセンサであって、
少なくとも前記送信手段の動作を制御するクロック信号を発生するクロック発生回路 力 上記特徴のクロック発生回路であることを特徴とする。
[0071] 上記特徴のイメージセンサによれば、少なくとも前記送信手段の動作を制御するク ロック信号を発生するクロック発生回路が上記第 1または第 2の特徴のテスト回路の 少なくとも前記可変遅延回路と前記単安定マルチバイブレータと前記信号切替回路 を備えているため、正帰還によるリング発振動作が可能となり、上記第 1または第 2の 特徴のテスト回路の作用効果を発揮して、クロック発生回路が発生するクロック信号 のタイミング精度を高精度に評価可能となる。この結果、イメージセンサの性能を高 精度に評価可能となる。 [0072] 更に、上記第 4の目的を達成するための本発明に係るパルス発生回路は、入カク ロック信号に対して少なくとも 2つの異なる遅延信号を出力するとともに、前記 2つの 異なる遅延信号の内の遅!、方の第 2遅延信号の前記入力クロック信号からの遅延時 間が調整可能に構成されている遅延回路部と、単安定マルチバイブレータと、前記 単安定マルチバイブレータの出力信号力 前記遅延回路部内の前記入力クロック信 号から前記第 2遅延信号に至る信号遅延経路を経由して、前記単安定マルチパイブ レータの入力に帰還する第 1の正帰還ループと、前記単安定マルチバイブレータの 出力信号が、前記信号遅延経路を経由せずに、前記単安定マルチバイブレータの 入力に帰還する第 2の正帰還ループを、個別に形成するための信号接続を制御する とともに、前記可変遅延回路の遅延時間の調整を行う制御回路と、前記第 1の正帰 還ループ及び前記第 2の正帰還ループの何れか一方が個別に形成されている状態 で、形成されて!ヽる前記何れか一方の正帰還ループの発振周波数を測定する発振 周波数測定回路と、前記入力クロック信号と前記 2つの異なる遅延信号から、前記入 カクロック信号の 1周期内に少なくとも 2回の立ち上がりエッジまたは立ち下がりエッジ を有し、前記 2回の立ち上がりエッジまたは立ち下がりエッジ間の時間差が前記第 2 遅延信号の前記入力クロック信号力 の遅延時間と同等となるパルス信号を生成す るパルス生成回路と、を備えてなることを第 1の特徴とする。
[0073] 更に、上記第 1の特徴のパルス発生回路は、前記遅延回路部が、少なくとも一方が 遅延時間を調整可能な可変遅延回路である 2つの遅延回路を縦続接続して形成さ れ、前記 2つの遅延回路が前記 2つの異なる遅延信号を各別に出力することを第 2の 特徴とする。
[0074] 更に、上記第 1の特徴のパルス発生回路は、前記遅延回路部が、少なくとも一方が 遅延時間を調整可能な可変遅延回路である 2つの遅延回路を並列に備えて形成さ れ、前記 2つの遅延回路が、同じ前記入力クロック信号を入力して、前記 2つの異な る遅延信号を各別に出力することを第 3の特徴とする。
[0075] 更に、上記第 1または第 2の特徴のパルス発生回路は、前記 2つの遅延回路の一 方が、遅延時間が固定の固定遅延回路であることを第 4の特徴とする。
[0076] 更に、上記第 1乃至第 4の何れかの特徴のパルス発生回路は、外部制御信号の入 力に応じて前記パルス信号と前記入力クロック信号を択一的に選択して出力する選 択回路を備えることを第 5の特徴とする。
[0077] 更に、上記第 5の特徴のパルス発生回路は、前記 2つの異なる遅延信号の内の早 V、方の第 1遅延信号と前記外部制御信号から、前記選択回路が前記パルス信号を 選択している期間に同期して出力される第 2パルス信号を生成する第 2パルス生成 回路を備えることを第 6の特徴とする。
[0078] 上記特徴のパルス生成回路によれば、パルス生成回路で生成されたパルス信号の 2回の立ち上がりエッジまたは立ち下がりエッジを、スキャンパス法によるディレイテス トに使用するラウンチ動作とキヤプチヤー動作の各クロックエッジと使用することがで きる。この場合、ラウンチクロックエッジとキヤプチヤークロックエッジ間の時間差力 遅 延回路部の第 2遅延信号の入力クロック信号からの調整可能な遅延時間と同等であ り、また、当該遅延時間が、発振周波数測定回路で測定される単安定マルチパイブ レータを経由する第 1及び第 2の正帰還ループの各発振周波数力 求まる発振周期 の差に相当するため、ディレイテストのタイミングを高速且つ高精度に測定及び調整 可能となる。
[0079] ここで、上記特徴のパルス生成回路は、パルス信号の生成に PLL回路を使用して いないため、上記背景技術 2に対する課題で指摘した問題点 1)〜3)が解消され、更 に、可変遅延回路を使用しているものの、その遅延時間の測定が可能であるため、 同問題点 4)が解消され、また、可変遅延回路の遅延時間を調整することで、ラウンチ クロックエッジとキヤプチヤークロックエッジ間の時間差を調整できるので、同問題点 5
)が解消され、更に、遅延時間の測定に使用するリングオシレータが単安定マルチバ イブレータを使用した正帰還ループであるので、同第 6及び第 7の問題点も解消され る。
[0080] 特に、第 5の特徴のパルス生成回路によれば、選択回路から出力される信号を、入 カクロック信号が選択されて ヽる場合には、ディレイテストの対象となる被テスト回路 の実動作用のクロック信号として、パルス信号が選択されている場合には、被テスト回 路のディレイテストのラウンチクロックとキヤプチヤークロックとして、外部制御信号の 入力に応じて切り換えて使用することができる。 [0081] 特に、第 6の特徴のパルス生成回路によれば、第 2パルス生成回路で生成される第 2パルス信号をディレイテストの対象となる被テスト回路のスキャンィネーブル信号とし て使用することができる。
[0082] 更に、上記第 4の目的を達成するための本発明に係る半導体集積回路は、スキヤ ンノ ス法によるディレイテストを実行可能に構成された半導体集積回路であって、上 記第 5の特徴のパルス発生回路を内蔵し、前記選択回路から出力される信号を、前 記スキャンパス法によるディレイテストの対象となる被テスト回路のクロックパルスとし て使用することを第 1の特徴とする。
[0083] 更に、本発明に係る半導体集積回路は、スキャンパス法によるディレイテストを実行 可能に構成された半導体集積回路であって、上記第 6の特徴のパルス発生回路を 内蔵し、前記選択回路から出力される信号を、前記スキャンパス法によるディレイテス トの対象となる被テスト回路のクロックパルスとして使用し、前記第 2パルス生成回路 力も出力される前記第 2パルス信号を、前記被テスト回路のスキャンィネーブル信号 として使用することを第 2の特徴とする。
[0084] 上記特徴の半導体集積回路によれば、上記第 5または第 6特徴のパルス発生回路 を内蔵しているので、上記背景技術 2に対する課題で指摘した問題点 1)〜7)が全て 解消され、高速且つ高精度にスキャンパス法によるディレイテストを実行可能な半導 体集積回路を実現できる。
[0085] 更に、上記第 4の目的を達成するための本発明に係る半導体集積回路のテスト方 法は、半導体集積回路に対しスキャンパス法によるディレイテストを実行するテスト方 法であって、上記第 5の特徴のパルス発生回路を使用し、前記選択回路から出力さ れる信号を、前記スキャンパス法によるディレイテストの対象となる被テスト回路のクロ ックパルスとして使用することことを第 1の特徴とする。
[0086] 更に、本発明に係る半導体集積回路のテスト方法は、半導体集積回路に対しスキ ヤンパス法によるディレイテストを実行するテスト方法であって、上記第 6の特徴のパ ルス発生回路を使用し、前記選択回路から出力される信号を、前記スキャンパス法に よるディレイテストの対象となる被テスト回路のクロックパルスとして使用し、前記第 2 パルス生成回路から出力される前記第 2パルス信号を、前記被テスト回路のスキャン ィネーブル信号として使用することを第 2の特徴とする。
[0087] 上記特徴の半導体集積回路のテスト方法によれば、上記第 5または第 6特徴のパ ルス発生回路を使用するので、上記背景技術 2に対する課題で指摘した問題点 1)
〜7)が全て解消され、半導体集積回路に対するスキャンパス法によるディレイテスト を高速且つ高精度に実行できる。
図面の簡単な説明
[0088] [図 1]本発明に係る正帰還によるリング発振回路の一構成例を示すブロック図
[図 2]単安定マルチバイブレータの回路動作例を示す信号波形図
[図 3]入力信号の立ち上がりエッジに応答して立ち上がりパルスを出力する単安定マ ルチバイブレータの回路構成例を示す論理回路図
[図 4]図 3に示す単安定マルチバイブレータの信号波形図
[図 5]本発明に係る正帰還によるリング発振回路の概略のブロック構成を示すブロック 図
[図 6]図 5に示すリング発振回路におけるリング発振動作状態における遅延回路の入 力ノードと出力ノードにおける発振波形を示す電圧波形図
[図 7]本発明に係る遅延時間測定回路の一構成例を示すブロック図
[図 8]発振起動回路の機能を内蔵した単安定マルチバイブレータの回路構成例を示 す論理回路図
[図 9]図 8に示す単安定マルチバイブレータの信号波形図
[図 10]本発明に係る正帰還によるリング発振回路の概略のブロック構成を示すブロッ ク図
[図 11]図 10に示すリング発振回路におけるリング発振動作状態における遅延回路の 入力ノードと出力ノードにおける発振波形を示す電圧波形図
[図 12]入力信号の立ち下がりエッジに応答して立ち下がりパルスを出力する単安定 マルチバイブレータの回路構成例を示す論理回路図
[図 13]図 12に示す単安定マルチバイブレータの信号波形図
[図 14]本発明に係る正帰還によるリング発振回路の概略のブロック構成を示すブロッ ク図 圆 15]図 14に示すリング発振回路におけるリング発振動作状態における遅延回路の 入力ノードと出力ノードにおける発振波形を示す電圧波形図
圆 16]発振起動回路の機能を内蔵した単安定マルチバイブレータの回路構成例を 示す論理回路図
[図 17]図 16に示す単安定マルチバイブレータの信号波形図
圆 18]本発明に係るテスト回路の一実施形態における概略のブロック構成をテスト対 象のクロック信号を生成するクロック発生回路とともに示すブロック図
[図 19]本発明に係るイメージセンサの一実施形態における概略のブロック構成を示 すブロック図
[図 20]特許文献 1に開示されて ヽるテスト回路を示すブロック図
圆 21]特許文献 1に開示されているテスト回路を用いたジッタの測定手法を説明する 図
圆 22]特許文献 1に開示されて 、るテスト回路を用いたジッタの測定手法をより具体 的に説明する図
圆 23]従来の負帰還によるリング発振回路を用いて可変遅延回路の遅延時間を測 定する測定回路の模式図
圆 24]図 23に示す従来の測定回路におけるリング発振動作状態における可変遅延 回路の入力ノードと出力ノードにおける発振波形を示す電圧波形図
圆 25]従来の正帰還によるリング発振回路を用いて可変遅延回路の遅延時間を測 定する測定回路の模式図
圆 26]図 25に示す従来の測定回路におけるリング発振動作状態における可変遅延 回路の入力ノードと出力ノードにおける発振波形を示す電圧波形図
圆 27]本発明に係るパルス発生回路の一実施形態における回路構成、及び、本発 明に係る半導体集積回路の一実施形態における概略構成を示す回路ブロック図 圆 28]図 27に示すパルス発生回路の中の実動作モードで動作する実動作回路部分 を抽出して示す回路ブロック図
圆 29]図 28に示すパルス発生回路の実動作回路部分の内部信号波形を模式的に 示すタイミング波形図 圆 30]本発明に係るパルス発生回路の別実施形態における回路構成を示す回路ブ ロック図
圆 31]図 27のパルス発生回路の中の遅延時間調整モードで動作する調整動作回路 部分を抽出して示す回路ブロック図
圆 32]図 31に示す調整動作回路部分の中の 2つの可変遅延回路を含まない第 2の 正帰還ループ形成時に動作する第 2調整動作回路部分を示す回路ブロック図
[図 33]図 31に示す調整動作回路部分の中の 2つの可変遅延回路を含む第 1の正帰 還ループ形成時に動作する第 1調整動作回路部分を抽出して示す回路ブロック図 [図 34]本発明に係るパルス発生回路の一実施形態における遅延時間調整モードで のラウンチ 'キヤプチヤークロックの立ち上がりエッジ間隔を調整するためのアルゴリズ ムを示すフローチャート
圆 35]図 28に示す実動作回路部分の前段の可変遅延回路の入力側に固定遅延回 路を追加した回路構成を示す回路ブロック図
圆 36]図 35に示す実動作回路部分の内部信号波形を模式的に示したタイミング波 形図
圆 37]本発明に係るパルス発生回路の別実施形態における回路構成、及び、本発 明に係る半導体集積回路の別実施形態における概略構成を示す回路ブロック図 圆 38]図 37に示すパルス発生回路の中の実動作モードで動作する実動作回路部分 を抽出して示す回路ブロック図
圆 39]図 38に示すパルス発生回路の実動作回路部分の内部信号波形を模式的に 示すタイミング波形図
圆 40]本発明に係るパルス発生回路の遅延回路部の構成が異なる別実施形態にお ける回路構成を示す回路ブロック図
圆 41]本発明に係るパルス発生回路の遅延回路部の構成が異なる他の別実施形態 における回路構成を示す回路ブロック図
圆 42]本発明に係るパルス発生回路の遅延回路部の構成が異なる他の別実施形態 における回路構成を示す回路ブロック図
符号の説明 , 11： 本発明に係る正帰還によるリング発振回路, 12: 遅延回路
, 13, 22, 53: 単安定マルチバイブレータ ， 14, 23: 発振起動回路
, 15: D型フリップフロップ
, 16: インバータ列
， 9， 17, 19: 2入力排他的論理和回路
, 60: 発振周波数測定回路
0, 26: 信号切替回路
8: インバータ
0: 本発明に係るテスト回路
1, 51, 52, 64, 65: 可変遅延回路
: 位相比較回路 (D型フリップ:
5: 回数カウンタ
7: 周波数測定回路
: クロック発生回路
1: 位相検出器
2: チャージポンプ回路
3: 電圧制御発振器 (VCO)
: 1ZN分周器
: 本発明に係るイメージセンサ
1: 光センサ
: し' 1思 p[5
: 送信部
: 制御部
: クロック発生回路部
: 分周回路
, 70: 本発明に係るパルス発生回路 54, 66: 固定遅延回路
55: 制御回路
56， 56，： ノ ルス生成回路
57, 58, 59: 信号選択回路
61, 71: 本発明に係る半導体集積回路
62: スキャンパス法によるディレイテストの対象となる被テスト回路
63: 第 2パルス生成回路
CD1, CD2: 遅延時間調整用の制御信号
CLKin: 入力クロック信号
CLKout: 出力クロック信号
CLK0: 遅延回路部の入力クロック信号
CLK1: 第 1遅延信号
CLK2: 第 2遅延信号
CLK3： パルス信号 (ラウンチ ·キヤプチヤークロック）
Dfe: 遅延回路の立ち下がりエッジに対する伝播遅延時間
Dre: 遅延回路の立ち上がりエッジに対する伝播遅延時間
Dmff: 単安定マルチノイブレータの立ち下がりエッジに対する遅延時間
Dmrr: 単安定マルチバイブレータの立ち上がりエッジに対する遅延時間
Init: 起動信号
N1: 遅延回路の入力ノード
N2: 遅延回路の出力ノード
P1: ラウンチ動作パ /レス
P2: キヤプチヤー動作パノレス
RST#: リセット信号
SO: テスト対象のクロック信号
S1: 遅延クロック信号
S2: 発振起動回路の出力信号
S3: モード切替信号 S4, S5 : 信号選択信号
SE : 外部制御信号
SEout： 第 2パルス信号 (スキャンィネーブル信号）
Tnf : 負帰還によるリング発振動作の周期
Tpf : 正帰還によるリング発振動作の周期
Tpw: 単安定マルチバイブレータの出力パルスのパルス幅
Twh: 発振パルスの高レベル期間
Twl: 発振パルスの低レベル期間
発明を実施するための最良の形態
[0090] 以下、本発明に係るリング発振回路、遅延時間測定回路と遅延時間測定方法、テ スト回路とテスト方法、クロック発生回路、イメージセンサ、パルス発生回路、及び、半 導体集積回路とそのテスト方法の実施形態を図面に基づいて説明する。
[0091] 〈第 1実施形態〉
図 1に、本発明に係る正帰還によるリング発振回路 1の構成例を示す。図 1に示す ように、リング発振回路 1は、遅延回路 2と単安定マルチバイブレータ 3と発振起動回 路 4を一巡する正帰還ループによって構成されている。図 1に示す構成例では、遅延 回路 2の出力が単安定マルチバイブレータ 3の入力に接続し、単安定マルチパイブ レータ 3の出力が、発振起動回路 4を介して遅延回路 2の入力に接続している。遅延 回路 2は、入力端と出力端の間で信号遅延を生じる回路であれば、その回路構成は 何でも構わない。特に、入力数や出力数は複数であっても構わない。正帰還ループ を構成する条件は、遅延回路 2の入力に立ち上がりエッジまたは立ち下がりエッジの 信号が入力して、遅延回路 2と単安定マルチバイブレータ 3と発振起動回路 4を一巡 して遅延回路 2の入力に戻ってくる信号が同相の立ち上がりエッジまたは立ち下がり エッジの信号であるように、遅延回路 2と単安定マルチバイブレータ 3と発振起動回 路 4の各回路の入出力間の信号の位相関係を備えることである。例えば、各回路の 入出力間の信号の位相関係が同相、つまり、立ち上がりエッジの信号入力に対して 立ち上がりエッジの信号を出力する関係である。或いは、遅延回路 2と単安定マルチ バイブレータ 3と発振起動回路 4の内の 2つの回路が、入出力間の信号の位相関係 が逆相、つまり、立ち上がり（または立ち下がり）エッジの信号入力に対して立ち下が り（または立ち上がり）エッジの信号を出力する関係であってもよい。
[0092] 図 1では、発振起動回路 4は 2入力の排他的論理和回路で構成されている。一方の 入力がリング発振動作の起動信号 Initである。発振起動回路 4は、必ずしも独立した 回路である必要はなぐ遅延回路 2または単安定マルチバイブレータ 3の内部に組み 込まれていても構わない。従って、発振起動回路 4は、遅延回路 2または単安定マル チバイブレータ 3の一部として扱うことができる。
[0093] 図 2に、単安定マルチバイブレータ 3の回路動作例を示す。図 2に示す動作例では 、入力信号の立ち上がりエッジに応答して回路固有の一定期間のパルス幅の立ち上 力 Sりパルスを出力する。単安定マルチバイブレータとしては、上記の動作以外に、入 力信号の立ち下がりエッジに応答して立ち下がりパルスを出力する動作、入力信号 の立ち上がりエッジに応答して立ち下がりパルスを出力する動作、入力信号の立ち 下がりエッジに応答して立ち上がりパルスを出力する動作があり、後の 2動作は、入 出力間の位相関係が逆相になる。以下の説明において、図 1に示す単安定マルチ バイブレータ 3としては、入力信号の立ち上がりエッジに応答して立ち上がりパルスを 出力するものを想定する。
[0094] 図 3に、入力信号の立ち上がりエッジに応答して立ち上がりパルスを出力する単安 定マルチバイブレータの回路例を示す。また、図 4に、図 3に示す単安定マルチバイ ブレータの信号波形を示す。図 3に示す単安定マルチバイブレータは、 D型フリップ フロップ 5と偶数段のインバータ列 6と 2入力排他的論理和回路 7で構成されており、 入力信号 INが D型フリップフロップ 5のクロック入力 CKに入力し、 D型フリップフロッ プ 5の反転データ出力 QBが D型フリップフロップ 5のデータ入力 Dに接続している。リ セット信号 RST#が高レベル時に単安定マルチバイブレータが活性ィ匕して、入力信 号 INの立ち上がりエッジに応答して立ち上がりパルス OUTを出力する。
[0095] 図 5及び図 6を参照して、単安定マルチバイブレータを用いた正帰還によるリング発 振動作を説明する。図 5は、本発明に係るリング発振回路 1の模式図であり、リング発 振回路 1の発振周期を測定する周波数測定回路 8の入力が、正帰還ループ上の遅 延回路 2の出力ノード N2に接続している。図 6は、図 5に示すリング発振回路 1の発 振動作中の遅延回路 2の入力ノード Nlと出力ノード N2における信号波形を示したも のである。図 5に示すリング発振回路 1では、入力信号の立ち上がりエッジに応答し て立ち上がりパルスを出力する単安定マルチバイブレータ 3を使用している。
[0096] 遅延回路 2の入力ノード N1に印加された立ち上がりパルスは、遅延回路 2の遅延 時間後に出力ノード N2に同相の立ち上がりパルスとして出力する。この出力ノード N 2の立ち上がりパルスの立ち上がりエッジが単安定マルチバイブレータ 3を作動させ て、単安定マルチバイブレータ 3で規定される一定パルス幅の立ち上がりパルスを出 力させ、入力ノード N1に印加する。更に、単安定マルチバイブレータ 3から印加され た立ち上がりパルス力 遅延回路 2の遅延時間経過後に出力ノード N2に同相で到 達し、単安定マルチバイブレータ 3を作動させるという循環動作を繰り返すことにより、 正帰還によるリング発振動作を実行する。
[0097] ここで、立ち上がりパルスが入力ノード N1から出力ノード N2へ伝搬する際に、立ち 上がりエッジに対する伝播遅延時間 Dreと立ち下がりエッジ対する伝播遅延時間 Df eの時間差により立ち上がりパルスのパルス幅（高レベル期間）が伸縮する。つまり、 伝播遅延時間 Dreの方が伝播遅延時間 Dfeより長いとパルス幅は短くなり、逆に、伝 播遅延時間 Dreの方が伝播遅延時間 Dfeより短いとパルス幅は長くなる。
[0098] しかし、本発明に係るリング発振回路 1では、単安定マルチバイブレータ 3が、出力 ノード N2からパルス幅の変化した立ち上がりパルスが入力する毎に、一定のパルス 幅 Tpwの立ち上がりパルスを入力ノード N1に出力するため、従来の単安定マルチ バイブレータを使用しな 、正帰還ループのリング発振動作にぉ 、て伝播遅延時間 D reと立ち下がりエッジ対する伝播遅延時間 Dfeの時間差によってパルス幅が正帰還 ループを一巡する毎に変化してパルス信号が消滅するという問題が回避できる。つま り、本発明に係るリング発振回路 1では、単安定マルチバイブレータ 3が、伝播遅延 時間 Dreと立ち下がりエッジ対する伝播遅延時間 Dfeの時間差によるパルス幅が単 調且つ累積的に変化するのを抑止して、パルス幅を一定に保つ役割を果たしている
[0099] ここで、正帰還ループがリング発振動作を保持するためには、単安定マルチパイブ レータ 3が発生する出力パルスを遅延回路 2に入力した時の遅延回路 2の出力パル スが、再度単安定マルチバイブレータ 3を起動できることが条件となる。単安定マル チバイブレータ 3の出力パルスの立ち上がりエッジが遅延回路 2に入力する前に、 1 周期前の出力パルスが立ち下っている必要がある。つまり、単安定マルチバイブレー タ 3の出力パルスの一定のパルス幅は、リング発振動作の 1周期より短く設定する必 要がある。更に、伝播遅延時間 Dreの方が伝播遅延時間 Dfeより長い（Dre >Dfe) 場合には、単安定マルチバイブレータ 3の出カノルス幅は、遅延回路 2を通過すると 伝播遅延時間差 (Dre— Dfe)だけ短くなるため、出力パルス幅は伝播遅延時間差（ Dre— Dfe)より長く設定する。また、伝播遅延時間 Dreの方が伝播遅延時間 Dfeより 短い（Dreく Dfe)場合には、単安定マルチバイブレータ 3の出力パルス幅が遅延回 路 2を通過すると伝播遅延時間差 (Dfe— Dre)だけ長くなるため、出力パルス幅と伝 播遅延時間差 (Dfe— Dre)の合計は、リング発振動作の 1周期より短く設定する。正 帰還によるリング発振動作の周期 Tpfは、下記の数式 9に示すように、遅延回路 2の 立ち上がりエッジに対する伝播遅延時間 Dreと単安定マルチバイブレータ 3の入力 の立ち上がりエッジから出力パルスの立ち上がりエッジまでの遅延時間 Dmrrの合計 となる。
[0100] (数式 9)
Tpi = Dre + Dmrr
[0101] 入力信号の立ち上がりエッジに応答して回路固有の一定期間のパルス幅の立ち上 力 Sりパルスを出力する単安定マルチバイブレータ 3を使用して遅延回路 2を含む正帰 還ループを構成すると、遅延回路 2の立ち上がりエッジに対する伝播遅延時間 Dreを 数式 9の関係式より導出することができる。つまり、伝播遅延時間 Dreは、正帰還によ るリング発振動作の周期 Tpfから単安定マルチバイブレータ 3の遅延時間 Dmrrを減 算して求めることができる。従って、任意の遅延回路の立ち上がりエッジに対する伝 播遅延時間 Dreを直接測定可能な遅延時間測定回路を構成するには、被測定回路 である遅延回路 2と単安定マルチバイブレータ 3を、正帰還ループを構成するように 接続し、つまり、図 1または図 5に示すように接続し、正帰還によるリング発振動作を 起こし、発振周波数測定回路 8により正帰還によるリング発振動作の発振周波数また はその逆数である発振周期 Tpfを測定し、発振周波数測定回路 8の測定結果、つま り、発振周波数または発振周期 Tpはり、伝播遅延時間 Dreを測定するようにすれば よい。
[0102] 図 7に、被測定回路である遅延回路 2を通常動作モードと遅延時間測定モードを切 り替えて使用可能にする遅延時間測定回路の回路構成の一例を示す。図 7に示す 回路構成例では、通常動作モードと遅延時間測定モードで遅延回路 2に入力する信 号を切り替える信号切替回路 10が設けられている。
[0103] 次に、図 8に、図 1に例示した発振起動回路 4の機能を内蔵した単安定マルチバイ ブレータ 3の回路構成例を示す。また、図 9に、図 8に示す単安定マルチバイブレー タの信号波形を示す。図 8に示す単安定マルチバイブレータは、 D型フリップフロップ 5の反転データ出力 QBとデータ入力 Dの接続点の後段に、 2入力排他的論理和回 路 9を挿入し、 2入力排他的論理和回路 9の一方の入力を D型フリップフロップ 5の反 転データ出力 QBに、他方の入力をリセット信号 RST#に接続し、出力を 2入力排他 的論理和回路 7の一方の入力とインバータ列 6の入力に接続している。その他の回 路構成は、図 3に示す単安定マルチバイブレータと同様である。図 8に示す単安定マ ルチバイブレータは、リセット信号 RST#が起動信号として機能し、リセット信号 RST #の立ち上がり時 (初期化完了時点）に、起動用の立ち上がりパルスを 1回出力する 回路構成となっている。この初回のパルスカ^ング発振動作を開始するトリガー信号 となって、リセット解除と同時にリング発振動作を開始させることができる。この単安定 マルチバイブレータを使用すると、従来の正帰還によるリング発振動作における上述 した 2つの問題、つまり、「自発的に発振動作を開始しない」点と「一旦発振動作を開 始しても、直ぐに、安定状態に達して発振が停止する」点を同時に解決できる単安定 マルチバイブレータを構成することが可能となり、別途、発振起動回路を正帰還ルー プ上に独立して備える必要がなくなる。
[0104] 〈第 2実施形態〉
次に、入力信号の立ち下がりエッジに応答して立ち下がりパルスを出力する単安定 マルチバイブレータを使用したリング発振回路について説明する。図 10に、立ち下 力 Sりエッジに応答して動作する単安定マルチバイブレータ 13を使用したリング発振回 路 11を示す。リング発振回路 11は、遅延回路 12と単安定マルチバイブレータ 13と 発振起動回路 14を一巡する正帰還ループによって構成されている。回路構成自体 は、図 1に示す回路構成と同じであるので、重複する説明は割愛する。
[0105] 図 11に、単安定マルチバイブレータ 13の回路動作例を示す。図 11に示す動作例 では、入力信号の立ち下がりエッジに応答して回路固有の一定期間のパルス幅の立 ち下がりパルスを出力する。
[0106] 図 12に、入力信号の立ち下がりエッジに応答して立ち下がりパルスを出力する単 安定マルチバイブレータの回路例を示す。また、図 13に、図 12に示す単安定マル チバイブレータの信号波形を示す。図 12に示す単安定マルチバイブレータは、 D型 フリップフロップ 15と偶数段のインバータ列 16と 2入力排他的論理和回路 17とインバ ータ 18で構成されており、入力信号 IN #カインバータ 18で反転して D型フリップフロ ップ 15のクロック入力 CKに入力し、 D型フリップフロップ 15の反転データ出力 QBが D型フリップフロップ 15のデータ入力 Dに接続している。リセット信号 RST#が高レべ ル時に単安定マルチバイブレータが活性ィ匕して、入力信号 IN #の立ち下がりエッジ に応答して立ち下がりパルス OUT #を出力する。
[0107] 図 14及び図 15を参照して、入力信号の立ち下がりエッジに応答して動作する単安 定マルチバイブレータ 13を用いた正帰還によるリング発振動作を説明する。図 14は 、本発明に係るリング発振回路 11の模式図であり、リング発振回路 11の発振周期を 測定する周波数測定回路 8の入力が、正帰還ループ上の遅延回路 12の出力ノード N2に接続している。図 15は、図 14に示すリング発振回路 11の発振動作中の遅延 回路 12の入力ノード N1と出力ノード N2における信号波形を示したものである。図 1 4に示すリング発振回路 11では、入力信号の立ち下がりエッジに応答して立ち下がり パルスを出力する単安定マルチバイブレータ 13を使用している。
[0108] 遅延回路 12の入力ノード N1に印加された立ち上がりパルスは、遅延回路 12の遅 延時間後に出力ノード N2に同相の立ち下がりパルスとして出力する。この出力ノード N2の立ち下がりパルスの立ち下がりエッジが単安定マルチバイブレータ 13を作動さ せて、単安定マルチバイブレータ 13で規定される一定パルス幅の立ち下がりパルス を出力させ、入力ノード N1に印加する。更に、単安定マルチバイブレータ 13から印 カロされた立ち下がりパルス力 遅延回路 12の遅延時間経過後に出力ノード N2に同 相で到達し、単安定マルチバイブレータ 13を作動させるという循環動作を繰り返すこ とにより、正帰還によるリング発振動作を実行する。
[0109] ここで、立ち下がりパルスが入力ノード N1から出力ノード N2へ伝搬する際に、立ち 上がりエッジに対する伝播遅延時間 Dreと立ち下がりエッジ対する伝播遅延時間 Df eの時間差により立ち上がりパルスのパルス幅 (低レベル期間）が伸縮する。つまり、 伝播遅延時間 Dreの方が伝播遅延時間 Dfeより長いとパルス幅は短くなり、逆に、伝 播遅延時間 Dreの方が伝播遅延時間 Dfeより短いとパルス幅は長くなる。
[0110] しかし、本発明に係るリング発振回路 11では、単安定マルチバイブレータ 13が、出 力ノード N2からパルス幅の変化した立ち下がりパルスが入力する毎に、一定のパル ス幅 Tpwの立ち下がりパルスを入力ノード N1に出力するため、従来の単安定マルチ バイブレータを使用しな 、正帰還ループのリング発振動作にぉ 、て伝播遅延時間 D reと立ち下がりエッジ対する伝播遅延時間 Dfeの時間差によってパルス幅が正帰還 ループを一巡する毎に変化してパルス信号が消滅するという問題が回避できる。つま り、本発明に係るリング発振回路 11では、単安定マルチバイブレータ 13が、伝播遅 延時間 Dreと立ち下がりエッジ対する伝播遅延時間 Dfeの時間差によるパルス幅が 単調且つ累積的に変化するのを抑止して、パルス幅を一定に保つ役割を果たしてい る。
[0111] ここで、正帰還ループがリング発振動作を保持するためには、単安定マルチパイブ レータ 13が発生する出力パルスを遅延回路 12に入力した時の遅延回路 12の出力 パルスが、再度単安定マルチバイブレータ 13を起動できることが条件となる。単安定 マルチバイブレータ 13の出力パルスの立ち下がりエッジが遅延回路 12に入力する 前に、 1周期前の出カノルスが立ち上つている必要がある。つまり、単安定マルチバ イブレータ 13の出力パルスの一定のパルス幅は、リング発振動作の 1周期より短く設 定する必要がある。正帰還によるリング発振動作の周期 Tpfは、下記の数式 10に示 すように、遅延回路 12の立ち下がりエッジに対する伝播遅延時間 Dfeと単安定マル チバイブレータ 13の入力の立ち下がりエッジから出力パノレスの立ち下がりエッジまで の遅延時間 Dmffの合計となる。
[0112] (数式 10) Tpf = Dfe + Dmff
[0113] 入力信号の立ち下がりエッジに応答して回路固有の一定期間のパルス幅の立ち下 力 Sりパルスを出力する単安定マルチバイブレータ 13を使用して遅延回路 12を含む 正帰還ループを構成すると、遅延回路 12の立ち下がりエッジに対する伝播遅延時間 Dfeを数式 10の関係式より導出することができる。つまり、伝播遅延時間 Dfeは、正 帰還によるリング発振動作の周期 Tpfから単安定マルチバイブレータ 13の遅延時間 Dmffを減算して求めることができる。従って、任意の遅延回路の立ち下がりエッジに 対する伝播遅延時間 Dfeを直接測定可能な遅延時間測定回路を構成するには、被 測定回路である遅延回路 12と単安定マルチバイブレータ 13を、正帰還ループを構 成するように接続し、つまり、図 10または図 14に示すように接続し、正帰還によるリン グ発振動作を起こし、発振周波数測定回路 8により正帰還によるリング発振動作の発 振周波数またはその逆数である発振周期 Tpfを測定し、発振周波数測定回路の測 定結果、つまり、発振周波数または発振周期 Tpfより、伝播遅延時間 Dfeを測定する ようにすればよい。
[0114] 次に、図 16に、図 10に例示した発振起動回路 14の機能を内蔵した単安定マルチ バイブレータ 13の回路構成例を示す。また、図 17に、図 16に示す単安定マルチバ イブレータの信号波形を示す。図 16に示す単安定マルチバイブレータは、 D型フリツ プフロップ 15の反転データ出力 QBとデータ入力 Dの接続点の後段に、 2入力排他 的論理和回路 19を挿入し、 2入力排他的論理和回路 19の一方の入力を D型フリツ プフロップ 15の反転データ出力 QBに、他方の入力をリセット信号 RST#に接続し、 出力を 2入力排他的論理和回路 17の一方の入力とインバータ列 16の入力に接続し ている。その他の回路構成は、図 12に示す単安定マルチバイブレータと同様である 。図 16に示す単安定マルチバイブレータは、リセット信号 RST#が起動信号として 機能し、リセット信号 RST#の立ち上がり時 (初期化完了時点）に、起動用の立ち下 力 Sりパルスを 1回出力する回路構成となっている。この初回のノ ルスがリング発振動 作を開始するトリガー信号となって、リセット解除と同時にリング発振動作を開始させ ることができる。この単安定マルチバイブレータを使用すると、従来の正帰還によるリ ング発振動作における上述した 2つの問題、つまり、「自発的に発振動作を開始しな い」点と「一旦発振動作を開始しても、直ぐに、安定状態に達して発振が停止する」点 を同時に解決できる単安定マルチバイブレータを構成することが可能となり、別途、 発振起動回路を正帰還ループ上に独立して備える必要がなくなる。
[0115] 〈第 3実施形態〉
次に、クロック信号のタイミング精度を評価するための本発明に係るテスト回路につ いて説明する。本発明に係るテスト回路は、第 1または第 2実施形態において説明し た本発明に係る正帰還によるリング発振回路を応用してタイミング精度を測定するも のである。
[0116] 図 18は、本発明に係るテスト回路 20の回路構成と、テスト回路 20による評価対象と なるクロック信号 SOを発生するクロック発生回路 30を PLL回路で構成した場合の回 路構成を示すブロック図である。本実施形態では、テスト回路 20とクロック発生回路 3 0は、同一半導体基板上に形成され、 1つの LSIチップに内蔵される場合を想定して いる。
[0117] 図 18に示すように、テスト回路 20は、遅延時間を制御可能な可変遅延回路 21、単 安定マルチバイブレータ 22、発振起動回路 23、位相比較回路 24、回数カウンタ 25 、信号切替回路 26、及び、周波数測定回路 27を備えて構成される。
[0118] 位相比較回路 24は、テスト対象のクロック信号 SOの位相と、クロック信号 SOを遅延 回路 21で遅延させた遅延クロック信号 S 1の位相を比較するための回路で、本実施 形態では、 D型フリップフロップで構成される。具体的には、クロック信号 SOが D型フ リップフロップのデータ入力端子 Dに入力され、遅延クロック信号 S1が D型フリップフ 口ップのクロック入力端子 CKに入力され、 D型フリップフロップのデータ出力端子 Q が回数カウンタ 25の入力に接続される。当該構成により、 D型フリップフロップ 24は、 遅延クロック信号 S1がクロック信号 SOに対して 1周期遅れ力、半周期遅れかによつて 異なるが、クロック信号 SOの立ち上がりまたは立ち下がりタイミングと、遅延クロック信 号 S1の立ち上がりまたは立ち下がりタイミングの前後関係を判定し、判定結果として データ" 0"または" 1"を遅延クロック信号 S1に同期してラッチし、データ出力端子 Q から出力する。
[0119] 回数カウンタ 25は、ジッタ測定モードにおいて、段階的に変化する複数通りの遅延 時間設定値に対して各別に、位相比較回路 24における所定回数 (例えば、数万回） の位相比較結果の一方の判定結果 (例えば、データ" 1")の回数をカウントして集計 する。
[0120] 信号切替回路 26は、外部からのモード切替信号 S3に基づいて、ジッタ測定モード とリング発振モードを切り替えるスィッチ回路で、ジッタ測定モードにおいては、 2つの 入力信号の内、クロック信号 SOを選択して、可変遅延回路 21と回数カウンタ 25に入 力する。また、リング発振モードにおいては、 2つの入力信号の内、発振起動回路 23 の出力信号 S2を選択して可変遅延回路 21と回数カウンタ 25に入力する。本実施形 態では、可変遅延回路 21の信号経路中のインバータの段数を偶数に設定し、入力 信号の立ち上がりエッジに応答して立ち上がりパルスを出力する単安定マルチノ ィ ブレータ 22を使用して、リング発振モードにおいて、可変遅延回路 21と単安定マル チバイブレータ 22と発振起動回路 23と信号切替回路 26で形成される帰還ループが 正帰還ループとなるように構成して 、る。
[0121] 周波数測定回路 27は、可変遅延回路 21の所定の遅延時間設定値に対して、リン グ発振モード時に信号切替回路 26によって形成されたリング発振器 (正帰還ループ )の発振周波数を測定する。測定された発振周波数より、例えば、ジッタ測定モード で特定された遅延時間設定値に対する実際の遅延時間を導出することができる。
[0122] 次に、本発明に係るテスト回路 20を用いてクロック信号 SOのジッタを測定する場合 の測定精度について、特許文献 1で開示された負帰還によるリング発振動作による 可変遅延回路の遅延時間測定を用いた場合と比較して説明する。尚、ジッタ計測の 手順自体は、特許文献 1で開示された上述の計測手順と同じである。また、従来のジ ッタ計測におけるジッタ計測誤差 Δは、数式 8に示した通りである。従来と異なる点は 、数式 3のジッタの導出式における可変遅延回路の遅延時間 Dmax, Dminの導出 方法である。
[0123] 本発明に係るテスト回路 20を用いて測定されるジッタを J2とすると、ジッタ J2は、下 記の数式 11で与えられる。
[0124] (数式 11)
J 2 = Tmax― Tmm = ( Dmaxr + Dmrr )― (Dminr + Dmrr)
= Dmaxr― Dminr
[0125] 数式 11の導出式における Tmaxは、図 22に示す可変遅延回路の C点での設定時 におけるリング発振動作の発振周期であり、 Tminは、同 A点での設定時におけるリ ング発振動作の発振周期である。本来測定すべき実際のジッタ JOは、数式 7に示す ように、上記数式 11で求まるジッタ J2と等しくなるため、本発明に係るテスト回路 20を 用いて測定されるジッタ J2は、可変遅延回路の立ち上がりエッジ伝搬時間と立ち下 力 Sりエッジ伝搬時間の差の影響を受けずに高精度に測定できることが分力る。
[0126] また、数式 11にお!/、て、単安定マルチバイブレータ 22の遅延時間 Dmrrが相殺さ れることから、ジッタの計測精度に影響を与えないことが分力る。
[0127] 最後に、図 18に示すクロック発生回路 30の回路構成について簡単に説明する。ク ロック発生回路 30は一般的な PLL回路で構成され、位相検出器 31、チャージボン プ回路 32、電圧制御発振器 (VCO) 33、 1ZN分周器 34を備える。位相検出器 31 は、入力された基準クロック信号 CLOと VC033から出力される出力信号 SOを 1ZN 分周器 34で 1ZNに分周した信号との位相差を検出し、その位相差に基づいてチヤ ージポンプ回路 32の出力電圧の高低を制御する。 VC033は、チャージポンプ回路 32の出力電圧に応じて発振周波数を調整して、結果として、基準クロック信号 CL0 の周波数を N倍に遁倍した出力信号 SOを出力する。
[0128] 〈第 4実施形態〉
次に、本発明の第 4実施形態として、上記第 3実施形態で説明した本発明に係るテ スト回路 20を適用したイメージセンサ 40について説明する。図 19に示すように、本 発明に係るイメージセンサ 40は、 1次元または 2次元のイメージデータの光情報を検 出する光センサ 41、光センサの出力データを一時的に記憶する記憶部 42、記憶部 42で記憶された出力データを外部にシリアルデータに変換して高速転送する送信 部 43、記憶部 42と送信部 43の各動作を同期させて制御する制御部 44、光センサ 4 1と記憶部 42と送信部 43と制御部 44に対して各別に制御用のクロック信号を供給す るクロック発生回路部 45を備えて構成される。本実施形態では、光センサ 41、記憶 部 42、送信部 43、制御部 44、及び、クロック発生回路部 45は、同一半導体基板上 に形成され、 1つの LSIチップに内蔵される場合を想定する。
[0129] 記憶部 42は、 SRAM等の半導体メモリ素子で構成され、送信部 43は、シリアルデ ータを高速転送するために LVDS (Low Voltage Differential Signaling)等の 高速インターフェースを用いて構成される。尚、記憶部 42へのデータの書き込み及 び読み出しの周期は、データが並列データであるため、送信部 43におけるデータ転 送周期より遅く設定される。
[0130] クロック発生回路部 45は、送信部 43に供給する高速クロック信号 SOを生成する PL L回路で構成したクロック発生回路 30と、クロック発生回路 30力ゝらの高速クロック信号 SOを分周して光センサ 41と記憶部 42と制御部 44に供給する分周回路 46と、第 3実 施形態で説明した本発明に係るテスト回路 20を備えて構成される。クロック発生回路 30の構成は、第 3実施形態で説明したクロック発生回路 30と同じであるので、重複 する説明は割愛する。
[0131] 本実施形態の構成によれば、送信部 43のシリアルデータ転送に使用する高速クロ ック信号のタイミング精度を、クロック発生回路部 45に内蔵された本発明回路 10によ つて高分解能且つ高精度に評価されるため、画像乱れのない高品質のイメージセン サを選別して提供できるようになる。
[0132] 〈第 5実施形態〉
次に、本発明の第 5実施形態として、半導体集積回路のスキャンノ ス法によるディ レイテスト用のパルス信号を生成するパルス発生回路、及び、本発明に係るパルス発 生回路を内蔵した半導体集積回路について説明する。パルス信号は、連続して発生 する 2つのパルスの立ち上がりエッジによって、ラウンチ動作とキヤプチヤー動作が順 番に起動されるラウン'キヤプチヤークロックとして利用される。本発明に係るパルス発 生回路は、ラウンチ ·キヤプチヤークロックのラウンチ動作パルスとキヤプチヤー動作 パルスの各立ち上がりエッジ間の時間差を調整するとともに、第 1または第 2実施形 態において説明した本発明に係る正帰還によるリング発振回路を応用して、調整し た時間差を正確に測定可能な制御回路を備えた構成となっている。
[0133] 図 27に、本発明に係るノ ルス発生回路 50の回路構成、及び、本発明に係る半導 体集積回路 61の概略構成を示すブロック図である。図 27に示すように、本発明に係 るパルス発生回路 50は、 2つの可変遅延回路 51, 52からなる遅延回路部と、単安定 マルチバイブレータ 53と、固定遅延回路 54と、制御回路 55と、パルス生成回路 56と 、 3つの信号選択回路 57, 58, 59と、発振周波数測定回路 60と、を備えて構成され る。また、本発明に係る半導体集積回路 61は、本発明に係るパルス発生回路 50によ るスキャンパス法によるディレイテストの対象となる被テスト回路 62を含む構成となつ ており、パルス発生回路 50と被テスト回路 62以外の回路部 (例えば、メモリ回路や非 同期回路等)を含んで!/、ても構わな!/、。
[0134] 遅延回路部は、 2つの可変遅延回路 51, 52を縦続接続してなる。具体的には、前 段の可変遅延回路 51には、入力クロック信号 CLKinと固定遅延回路 54の出力を選 択する信号選択回路 57の出力信号 CLK0を入力し、後段の可変遅延回路 52には、 前段の可変遅延回路 51の出力信号 CLK1を入力し、各可変遅延回路 51, 52から は、遅延回路部への入力信号である出力信号 CLK0から 2つの異なる遅延時間の 第 1遅延信号 CLK1と第 2遅延信号 CLK2が各別に出力される。各可変遅延回路 5 1, 52の遅延時間は、夫々、制御回路 55からの遅延時間調整用の制御信号 CD1, CD2で調整可能となっている。各可変遅延回路 51, 52は、例えば、複数のインバー タを縦続接続したインバータ列で構成され、そのインバータ列の一部または全部のィ ンバータカ 制御信号 CD1または CD2によって、各出力ノードの充電電流または放 電電流の少なくとも何れか一方の電流量を増減可能に構成されている。電流量の調 整方式によって、制御信号 CD1, CD2はアナログ信号の場合もあれば、複数ビット のディジタル信号の場合もある。尚、本実施形態では、 2つの遅延信号 CLK1, CLK 2の各遅延時間は夫々調整可能な構成となっているが、後述する理由より、少なくと も遅 、方の第 2遅延信号 CLK2の遅延時間が独立して調整可能であればよ 、。
[0135] 単安定マルチバイブレータ 53は、本実施形態では、入力信号の立ち上がりエッジ に応答して回路固有の一定期間のパルス幅の立ち上がりパルスを出力する単安定 マルチバイブレータを使用する。従って、第 1実施形態において説明した図 3または 図 8に示す構成ものが使用できる。
[0136] 制御回路 55は、遅延時間調整モードにおいて、可変遅延回路 51, 52に対して遅 延時間調整用の制御信号 CD1, CD2を出力して各遅延信号 CLK1, CLK2の遅延 時間を変更するとともに、各遅延信号 CLK1, CLK2の遅延時間測定のために、 2つ の信号選択回路 57, 58の信号選択を、信号選択信号 S4, S5を用いて制御して、単 安定マルチバイブレータ 53と固定遅延回路 54を経由する 3つの正帰還ループを個 別に形成する。具体的には、遅延時間測定時において、信号選択信号 S4により信 号選択回路 57の信号選択を固定遅延回路 54の出力側に切り替える。また、信号選 択信号 S5によって、 3つの正帰還ループの形成を切り替える。つまり、信号選択回路 58が可変遅延回路 52から出力される第 2遅延信号 CLK2を選択して形成される第 1 の正帰還ループと、信号選択回路 58が信号選択回路 57の出力信号 CLKOを選択 して形成される第 2の正帰還ループと、信号選択回路 58が可変遅延回路 51から出 力される第 1遅延信号 CLK1を選択して形成される第 3の正帰還ループの 3つの正 帰還ループが個別に形成可能な構成となっている。尚、固定遅延回路 54は、各正 帰還ループにおける単安定マルチバイブレータ 53を使用したリング発振動作におい て、リング発振周波数を調整するために挿入されている。
[0137] また、制御回路 55は、遅延時間調整モードにお!、て各正帰還ループを形成すると 、単安定マルチバイブレータ 53を起動する信号 RST#を出力して、単安定マルチバ イブレータ 53に 1回目のノ ルスを出力させ、その後、正帰還によるリング発振を継続 的に行わせる。尚、各正帰還ループにおける単安定マルチバイブレータ 53を使用し たリング発振動作については、第 1実施形態において既に説明してあるので、重複 する説明は省略する。更に、制御回路 55は、単安定マルチバイブレータ 53を起動 すると、発振周波数測定回路 60を活性ィ匕して正帰還ループのリング発振周波数を 測定し、その測定結果を記憶し、その測定結果に基づいて、各遅延信号 CLK1, CL K2の遅延時間を算出する。
[0138] パルス生成回路 56は、信号選択回路 57の出力信号 CLKOと第 1遅延信号 CLK1 と第 2遅延信号 CLK2から、出力信号 CLKOの 1周期内に 2回の立ち上がりエッジを 有し、当該 2回の立ち上がりエッジ間の時間差が第 2遅延信号 CLK2の前記入力クロ ック信号からの遅延時間と同等となるノ ルス信号 CLK3を生成する。ここで、信号選 択回路 57は、スキャンパス法によるディレイテスト時の実動作モードでは、入力クロッ ク信号 CLKinを選択して、出力信号 CLKOとして出力するので、出力信号 CLKOは 入力クロック信号 CLKinと略同じである。
[0139] 信号選択回路 59は、外部制御信号 SEに応じて、実動作モードにおけるシフト動作 時には入力クロック信号 CLKinを選択し、実動作モードにおけるラウンチ及びキヤプ チヤ一動作時にはパルス生成回路 56から出力されるパルス信号 CLK3を選択して、 出力クロック信号 CLKoutとして出力する。この出力クロック信号 CLKoutは、実動作 モード時に被テスト回路 62のクロックパルスとして使用される。
[0140] 本発明に係るパルス発生回路 50は、実動作モードと遅延時間調整モードの 2つの 動作モードを有している。次に、パルス発生回路 50の実動作モードと遅延時間調整 モードの各動作について説明する。先ず、実動作モードの動作を説明する。
[0141] 図 28に、図 27のパルス発生回路 50の中の実動作モードで動作する実動作回路 部分を抽出して示す。また、図 29は、図 28に示す実動作回路部分の内部信号波形 を模式的に示すタイミング波形図である。実動作モードでは、 2つの可変遅延回路 5 1, 52とパルス生成回路 56、及び、信号選択回路 59が動作する。尚、信号選択回路 57は、入力クロック信号 CLKinを選択した状態で固定されるので、図 28には含まれ ていない。
[0142] 実動作モードでは、シフト動作時 (外部制御信号 SEが高レベル時）に信号選択回 路 59が入力クロック信号 CLKinを選択して、出力クロック信号 CLKoutとして出力す る。このシフト動作時の出力クロック信号 CLKoutは、被テスト回路 62においてスキヤ ンノ スのシフトクロックとして使用される。ラウンチ及びキヤプチヤー動作時 (外部制御 信号 SEが低レベル時）には、信号選択回路 59がパルス信号 CLK3を出力クロック信 号 CLKoutとして出力する。パルス信号 CLK3は、クロック信号 CLK0の立ち上がり エッジで立ち上がり、第 1遅延信号 CLK1の立ち上がりエッジで立ち下がるラウンチ 動作パルス P1と、第 2遅延信号 CLK2の立ち上がりエッジで立ち上がり、第 2遅延信 号 CLK2の立ち下がりエッジで立ち下がるキヤプチヤー動作パルス P2を、入力クロッ ク信号 CLKinの 1周期内に連続して発生する。具体的には、パルス信号 CLK3は、 パルス生成回路 56において、クロック信号 CLK0と第 1遅延信号 CLK1の排他的論 理和 (ExOR)と第 2遅延信号 CLK2の論理和（OR)として生成される。従って、入力 クロック信号 CLKinの立ち上がりエッジを基準に、ラウンチ動作パルス P 1の立ち上が りエッジと立ち下がりエッジ、キヤプチヤー動作パルス P2の立ち上がりエッジが連続し て順番に発生する。ラウンチ動作パルス P1の立ち上がりエッジとキヤプチヤー動作パ ルス P2の立ち上がりエッジ間の時間差 A tは、クロック信号 CLKOの立ち上がりエツ ジから第 2遅延信号 CLK2の立ち上がりエッジまでの遅延時間、つまり、 2つの可変 遅延回路 51, 52の立ち上がりエッジの総遅延時間に等しい。ラウンチ及びキヤプチ ヤー動作時の出力クロック信号 CLKoutは、被テスト回路 62においてスキャンパスの ラウンチ ·キヤプチヤークロックとして使用される。
[0143] ここで、ディレイテストにおいて管理が必要となるのは、ラウンチ動作パルス P1の立 ち上がりエッジとキヤプチヤー動作パルス P2の立ち上がりエッジ間の時間差 Δ tであ り、 2つの可変遅延回路 51, 52の総遅延時間である。更に言えば、前段の可変遅延 回路 51の立ち上がりエッジ遅延時間は、クロック信号 CLK0の立ち上がりエッジから 第 1遅延信号 CLK1の立ち上がりエッジまでの遅延時間であり、ラウンチ動作パルス P1のパルス幅（高レベル期間）を規定している。また、後段の可変遅延回路 52の立 ち上がりエッジ遅延時間は、第 1遅延信号 CLK1の立ち上がりエッジ力 第 2遅延信 号 CLK2の立ち上がりエッジまでの遅延時間であり、ラウンチ動作パルス P1とキヤプ チヤ一動作パルス P2の間のパルス間隔（低レベル期間）を規定して 、る。
[0144] スキャンパス法によるディレイテストではパルス信号 CLK3のパルス幅（高レベル期 間）とパルス間隔 (低レベル期間）自体は測定には影響せず、ラウンチ動作パルス P1 の立ち上がりエッジとキヤプチヤー動作パルス P2の立ち上がりエッジ間の時間差 Δ t のみが測定に影響を与える。従って、本実施形態では、 2つの可変遅延回路 51, 52 の遅延時間を各別に独立して調整可能な構成としている力 図 30に示すように、 2つ の可変遅延回路 51, 52を同時に 1つの遅延時間調整用の制御信号 CD1で調整す るようにしても良い。更に、キヤプチヤー動作パルス P2のパルス幅（高レベル期間）も 、第 2遅延信号 CLK2のパルス幅（高レベル期間）と同じである必要はなぐキヤプチ ヤー動作パルス P2は、第 2遅延信号の立ち上がりエッジで立ち上がり、クロック信号 CLK0または第 1遅延信号 CLK1の立ち下がりエッジで立ち下がるように生成されて も構わない。この場合、パルス生成回路 56の回路構成は、図 27に示す構成ではなく 、例えば、図 30に示すように、第 1遅延信号 CLK1と第 2遅延信号 CLK2の排他的 否定論理和 (ExNOR)とクロック信号 CLK0の論理積 (AND)として生成される構成 のパルス生成回路 56'であっても良い。ところで、図 30に示すパルス発生回路 50の 別回路構成では、後述するように、時間差 A tの調整には第 3の正帰還ループを使 用しないため、信号選択回路 58は、信号選択回路 57の出力信号 CLK0と第 2遅延 信号 CLK2の何れか一方を選択する 2入力の信号選択回路として図示している。
[0145] ところで、 2つの可変遅延回路 51, 52の遅延時間が未調整のままでは、遅延時間 が不明であるので、生成されるパルス信号 CLK3の上記時間差 Δ tは不明の状態で ある。斯カる不明状態を解消するために、実動作モードで出力クロック信号 CLKout を使用する前に、予め遅延時間調整モードにて、 2つの可変遅延回路 51, 52の遅 延時間を調整し、パルス信号 CLK3の上記時間差 Δ tが所定値になるように調整す る。
[0146] 遅延時間調整モードは、 2つの可変遅延回路 51, 52の遅延時間を調整するため のモードである。本実施形態では、上述の 3つの正帰還ループの内の第 1の正帰還 ループと第 2の正帰還ループを用いて、時間差 A tの調整を行う。図 31に、図 27の パルス発生回路 50の中の遅延時間調整モードで動作する調整動作回路部分を抽 出して示す。また、図 32に、図 31の調整動作回路部分の中の 2つの可変遅延回路 5 1, 52を含まない第 2の正帰還ループ形成時に動作する第 2調整動作回路部分を示 す。また、図 33に、図 31の調整動作回路部分の中の 2つの可変遅延回路 51, 52を 含む第 1の正帰還ループ形成時に動作する第 1調整動作回路部分を抽出して示す 。尚、信号選択回路 57は、固定遅延回路 54の出力側を選択した状態で固定される ので、図 31〜図 33には含まれていない。また、信号選択回路 58は、第 1及び第 2の 各正帰還ループ形成時には、対応する帰還信号を選択した状態に固定されるので、 図 32及び図 33には含まれていない。
[0147] 図 34に、遅延時間調整モードでの時間差 Δ tを調整するためのアルゴリズムを示す 。調整動作手順としては、先ず、制御回路 55は、図 32に示す 2つの可変遅延回路 5 1, 52を含まない第 2の正帰還ループを形成し、上述の要領でリング発振動作を開始 し、そのリング発振周波数を発振周波数測定回路 60を用いて測定し、その逆数であ る発振周期 T2を算出して、制御回路 55内のレジスタに格納しておく (ステップ # 1)。 次に、 2つの可変遅延回路 51, 52に対して遅延時間調整用の制御信号 CD1, CD2 を出力して各遅延時間の初期値を設定する (ステップ # 2)。引き続き、図 33に示す 2 つの可変遅延回路 51, 52を含む第 1の正帰還ループを形成し、上述の要領でリン グ発振動作を開始し、そのリング発振周波数を発振周波数測定回路 60を用いて測 定し、その逆数である発振周期 T1を算出して、制御回路 55内のレジスタに格納して おく（ステップ # 3)。次に、制御回路 55内の演算回路にて遅延時間差 (Tl—T2 = A t)を算出する（ステップ # 4)。この遅延時間差 A tが、ラウンチ動作パルス P1の立 ち上がりエッジとキヤプチヤー動作パルス P2の立ち上がりエッジ間の時間差 Δ tにな る。
[0148] 算出された時間差 A tが所定の設定範囲内にある力否かを制御回路 55にて判定し
(ステップ # 5)、所定の設定範囲内にあれば (ステップ # 5で YES分岐）、遅延時間 調整モードを終了する。所定の設定範囲内にない場合は (ステップ # 5で NO分岐） 、算出された時間差 Δ tが所定の設定範囲より長 、か否かを判定し (ステップ # 6)、 短い場合には (ステップ # 6で NO分岐）、 2つの可変遅延回路 51, 52の遅延時間の 設定値を、制御信号 CD1, CD2によって大きくし (ステップ # 7)、逆に、設定範囲よ りよりも長い場合には (ステップ # 6で YES分岐）、 2つの可変遅延回路 51, 52の遅 延時間の設定値を小さくして (ステップ # 8)、ステップ # 3に戻って、再度、第 1の正 帰還ループを形成し、上述の要領でリング発振動作を開始し、そのリング発振周波 数を発振周波数測定回路 60を用いて再測定し、その逆数である発振周期 T1を再算 出して、制御回路 55内のレジスタに格納しておく。ステップ # 3以降の動作を、ステツ プ # 5の判定で算出された時間差 Δ tが所定の設定範囲内に収まるまで繰り返すこと で、遅延時間調整モードを終了する。ここで、所定の設定範囲内に収まった時間差 A tを制御回路 55内のレジスタに格納しておく。実動作モード時には、この時間差 Δ tを読み出して使用することで、本発明に係るパルス発生回路 50が、所定の時間差 Δ tの立ち上がりエッジ間隔のラウンチ 'キヤプチヤークロックを発生する回路として機 能し、所望のディレイテストが可能となる。
[0149] ここで、本発明に係るパルス発生回路 50の特徴を整理しておく。第 1の特徴個所は 、遅延時間調整モードで使用する正帰還ループに単安定マルチバイブレータ 53が 使用されている点である。これにより、可変遅延回路 51, 52の立ち上がりエッジ伝播 特性と立下りエッジ伝播特性が異なっていても、それが測定誤差にならない回路とな つている。パルス発生回路 50が発生するパルス信号 CLK3は、ディレイテスト時に立 ち上がりエッジ間隔のみが重要であることから、単安定マルチバイブレータ 53が入力 の立ち上がりエッジに応答して一定のパルス幅の立ち上がりパルスを出力する構成 であるため、可変遅延回路 51, 52の立ち上がりエッジ伝播特性だけを正確に測定 可能な構成となっている。
[0150] 第 2の特徴個所は、 2つの可変遅延回路 51, 52を含む第 1の正帰還ループの発振 周期 T1と、 2つの可変遅延回路 51, 52の総遅延時間が、必ずしも 1対 1に対応して いない点である。正帰還ループで構成される各リング発振回路に、リング発振周波数 調整用の固定遅延回路 54を挿入してリング発振周波数を低下させているのが理由 である。従来の負帰還ループによるリング発振回路では、リング発振回路自体に余計 な遅延が存在すると正確な測定ができなくなるという問題があつたが、次に示す第 3 の特徴により、本発明に係るパルス発生回路 50では、ラウンチ'キヤプチヤークロック の立ち上がりエッジ間隔を遅延回路部のクロックエッジを相対的に使用して規定する ことで、リング発振回路全体の絶対値的な遅延時間には測定が影響されない回路構 成となっている。
[0151] 第 3の特徴個所は、ラウンチ 'キヤプチヤークロックの立ち上がりエッジ間隔を遅延 回路部のクロックエッジを相対的に使用して規定する点である。本発明に係るパルス 発生回路 50では、入力クロック信号 CLKinの立ち上がりエッジとその立ち上がりエツ ジを可変遅延回路 51, 52により遅延させた第 2遅延信号 CLK2の立ち上がりエッジ のみを使用して、ディレイテストに必要となるタイミング（ラウンチ 'キヤプチヤークロック の立ち上がりエッジ間隔）を規定する回路構成を採用している。この結果、 2つの可 変遅延回路 51, 52を含む第 1の正帰還ループで構成されるリング発振回路上に固 定の遅延時間を持つ固定遅延回路等が挿入されていても、ラウンチ 'キヤプチヤーク ロック全体がシフトする場合はある力 ラウンチ 'キヤプチヤークロックの立ち上がりェ ッジ間隔は設定値を維持することが可能となっている。当該効果について、図 35及 び図 36を参照して説明する。図 35は、図 28の実動作回路部分の前段の可変遅延 回路 51の入力側に固定遅延回路 62を追加した回路構成を示すブロック図で、図 36 は、その内部信号波形を模式的に示したタイミング波形図である。図 36に示すように 、固定遅延回路 62の遅延時間により出力クロック信号 CLKoutのタイミングは全体に 右側（遅め）にシフトしている力 ラウンチ動作パルス P1の立ち上がりエッジとキヤプ チヤ一動作パルス P2の立ち上がりエッジ間の時間差 Δ t (エッジ間隔）はそのまま保 持されていることが分かる。また、この固定遅延回路 62の追カ卩により、リング発振周波 数が低下し、実動作回路部分全体を高速動作可能に設計する必要がなくなつている
[0152] 第 4の特徴個所は、少なくとも 2つの正帰還ループ (本実施形態では、第 1及び第 2 の正帰還ループ）による異なる発振周波数のリング発振回路を有することである。こ の 2つのリング発振回路の相違部分力 ラウンチ動作パルス P1の立ち上がりエッジと キヤプチヤー動作パルス P2の立ち上がりエッジ間の時間差 Δ tの調整に利用する可 変遅延回路 51, 52となるように回路構成する。これにより、この 2つの可変遅延回路 51, 52の総遅延時間を 2つのリング発振回路の発振周期 T1及び T2の差力 算出 することができる。この方法を採用することによって、回路全体の中で特定の 2点間（ 本実施形態では、可変遅延回路 51, 52の入力端子力も出力端子まで)の伝播時間 を正確に求めることができる。
[0153] 〈第 6実施形態〉
次に、本発明の第 6実施形態として、第 5実施形態の本発明に係るパルス発生回 路 50の別実施形態について説明する。
[0154] 図 37に、本発明に係るノ ルス発生回路 70の回路構成、及び、本発明に係る半導 体集積回路 71の概略構成を示すブロック図である。図 37に示すように、本発明に係 るパルス発生回路 70は、 2つの可変遅延回路 51, 52からなる遅延回路部と、単安定 マルチバイブレータ 53と、固定遅延回路 54と、制御回路 55と、パルス生成回路 56， と、 3つの信号選択回路 57, 58, 59と、発振周波数測定回路 60と、第 2パルス生成 回路 63を備えて構成される。また、本発明に係る半導体集積回路 71は、本発明に 係るパルス発生回路 70によるスキャンパス法によるディレイテストの対象となる被テス ト回路 62を含む構成となっており、パルス発生回路 70と被テスト回路 62以外の回路 部 (例えば、メモリ回路や非同期回路等)を含んでいても構わない。
[0155] 第 6実施形態の本発明に係るパルス発生回路 70と、第 5実施形態の本発明に係る パルス発生回路 50の相違点は、第 6実施形態において、第 2パルス生成回路 63が 追加されている点だけで、その他の回路構成は、第 5実施形態と同じであるので、重 複する説明は省略する。但し、パルス発生回路 70では、図 30の回路構成と同様に、 信号選択回路 58は、信号選択回路 57の出力信号 CLK0と第 2遅延信号 CLK2の 何れか一方を選択する 2入力の信号選択回路として図示している。
[0156] 第 2パルス生成回路 63は、可変遅延回路 51の出力である第 1遅延信号 CLK1と外 部制御信号 SEから、実動作モードにおけるラウンチ及びキヤプチヤー動作時に信号 選択回路 59がパルス信号 CLK3を選択している期間に同期して出力される第 2パル ス信号 SEoutを生成する。具体的には、第 2パルス生成回路 63は、第 1遅延信号 C LK1と、外部制御信号 SEの否定論理 (反転信号)の論理和 (OR)を第 2パルス信号 SEoutとして出力する。従って、第 6実施形態では、本発明に係るパルス発生回路 7 0は、出力クロック信号 CLKoutと第 2パルス信号 SEoutを出力する。
[0157] 第 2パルス生成回路 63は、実動作モードにおいて使用される回路であるので、遅 延時間調整モードにおいては、本発明に係るパルス発生回路 70の動作は、第 5実 施形態と全く同じである。本発明に係るパルス発生回路 70の実動作モードにおける 動作について説明する。
[0158] 図 38に、図 37のパルス発生回路 70の中の実動作モードで動作する実動作回路 部分を抽出して示す。また、図 39は、図 38に示す実動作回路部分の内部信号波形 を模式的に示すタイミング波形図である。実動作モードでは、 2つの可変遅延回路 5 1, 52とパルス生成回路 56、信号選択回路 59、及び、第 2パルス生成回路 63が動 作する。尚、信号選択回路 57は、入力クロック信号 CLKinを選択した状態で固定さ れるので、図 38には含まれていない。
[0159] この実動作回路部分からは、出力クロック信号 CLKoutと第 2パルス信号 SEoutの 2つの信号が出力される。出力クロック信号 CLKoutは、スキャンパス法によるディレ ィテストの対象となる被テスト回路 62のシフト動作時、ラウンチ及びキヤプチヤー動作 時のクロックとして使用され、出力クロック信号 CLKoutの生成に関連する部分の回 路構成は、第 5実施形態と全く同じである。
[0160] 第 2パルス生成回路 63から出力される第 2パルス信号 SEoutは、出力クロック信号 CLKoutと同様に、被テスト回路 62のスキャンィネーブル信号として使用可能である
[0161] 図 39に示すように、出力クロック信号 CLKoutと第 2パルス信号 SEoutは、外部制 御信号 SEの立ち下がり後（シフト動作力 ラウンチ及びキヤプチヤー動作へ移行後） の入力クロック信号 CLKinの立ち上がりエッジを基準に、出力クロック信号 CLKout の立ち上がり（ラウンチ動作パルス P1の発生）、第 2パルス信号 SEoutの立ち下がり（ スキャンモードから実動作モードへの切り替り）、出力クロック信号 CLKoutの立ち上 i (キヤプチヤー動作パルス P2の発生）と順番に生成され、ラストシフトモードと呼ば れるディレイテスト時に必要とされる信号が、パルス発生回路 70によって生成可能と なっている。また、第 6実施形態のパルス発生回路 70により、ブロードサイド方式のみ ならず、スキユードロード方式のディレイテストも実行可能なパルス発生回路は実現で きる。
[0162] 次に、本発明の別実施形態について説明する。
[0163] 〈1〉上記第 1及び第 2実施形態では、遅延回路 2, 12の入出力間の位相関係が同 相の場合における立ち上がりエッジに対する伝播遅延時間 Dreと立ち下がりエッジに 対する伝播遅延時間 Dfeの遅延時間測定回路とその測定方法について説明した。 遅延回路 2, 12の入出力間の位相関係が逆相の場合には、入力信号に対して出力 信号の信号レベル (論理レベル）が反転するため、入力信号の立ち上がりエッジに対 する伝播遅延時間 Dreを測定する場合には、単安定マルチバイブレータとしては、 立ち下がりエッジに応答して一定のパルス幅の立ち上がりパルスを出力する構成とし
、逆に、入力信号の立ち下がりエッジに対する伝播遅延時間 Dfe測定する場合には 、単安定マルチバイブレータとしては、立ち上がりエッジに応答して一定のパルス幅 の立ち下がりパルスを出力する構成とすることで、遅延回路 2, 12の入出力間の位相 関係が逆相の場合に対応可能となる。
[0164] 〈2〉上記第 1及び第 2実施形態において、数式 9或いは数式 10の関係式より、被測 定回路である遅延回路 2, 12の伝播遅延時間 Dre, Dfeを求めるに際し、単安定マ ルチバイブレータ 3, 13の遅延時間 Dmrr, Dmffが予め導出され既知である場合を 想定したが、リング発振動作の周期 Tpfの測定により単安定マルチバイブレータ 3, 1 3の遅延時間 Dmrr, Dmffを導出するようにしてもよい。例えば、正帰還ループを形 成する単安定マルチバイブレータ 3, 13の段数を、 1段と複数段の 2通りの正帰還ル ープを用意し、該 2通りの正帰還ループにおけるリング発振動作の周期 Tpfを夫々に 求め、周期 Tpfの差を単安定マルチバイブレータ 3, 13の段数差で除して、 1段当た りの単安定マルチバイブレータ 3, 13の遅延時間 Dmrr, Dmffを導出するようにして ちょい。
[0165] 〈3〉上記第 3実施形態において、本発明に係るテスト回路 20とクロック発生回路 30 は、同一半導体基板上に形成され、 1つの LSIチップに内蔵される場合を想定したが 、テスト回路 20を構成する一部の回路を外付け回路或いは外付けの測定装置で構 成しても構わない。例えば、回数カウンタ 25或いは周波数測定回路 27を外部に設け ても構わない。
[0166] 〈4〉上記第 5及び第 6実施形態のパルス発生回路 50, 70において、 2つの可変遅 延回路 51, 52を縦続接続して遅延回路部を構成した実施形態を説明したが、遅延 回路部の構成は、上記第 5及び第 6実施形態で例示した構成に限定されるものでは ない。
[0167] 例えば、図 40に示すように、遅延回路部を 2つの可変遅延回路 64, 65を並列に備 え、信号選択回路 57の出力信号 CLK0を 2つの可変遅延回路 64, 65に入力し、 2 つの可変遅延回路 64, 65から夫々 2つの異なる遅延時間の第 1遅延信号 CLK1と 第 2遅延信号 CLK2が各別に出力されるように構成するのも好ましい。この場合、遅 延時間の長い方の可変遅延回路 64, 65の一方が、上記第 5及び第 6実施形態にお ける縦続接続した 2つの可変遅延回路 51, 52に相当し、遅延時間の短い方の可変 遅延回路 64, 65の他方が、前段の可変遅延回路 51に相当する。尚、第 6実施形態 にお ヽても同様の変更が可能である。
[0168] 更に、図 41に示すように、遅延回路部を構成する 2つの可変遅延回路 51, 52の一 方を遅延時間が制御回路 55から調整できない固定された遅延時間の固定遅延回路 66で置換しても構わない。尚、第 6実施形態においても同様の変更が可能である。 更に、図 40に示す遅延回路部の構成においても、遅延時間の短い方の可変遅延回 路 64, 65の他方を固定遅延回路で置換することが可能である。
[0169] また、単安定マルチバイブレータ 53の後段に設けた固定遅延回路 54を、単安定マ ルチバイブレータ 53の入力側に移動しても構わないし、更に、図 42に示すように、信 号選択回路 57と遅延回路部の間に移動しても構わない。
[0170] 〈5〉第 6実施形態では、図 37に示すように、第 5実施形態の図 30において例示し たパルス生成回路 56'を使用したが、第 5実施形態の図 27において例示したパルス 生成回路 56を使用しても構わない。また、パルス生成回路の回路構成は、図 27及 び図 30に例示した回路構成に限定されるものではなぐ入力クロック信号 CLKinと 第 1遅延信号 CLK1と第 2遅延信号 CLK2から、入力クロック信号 CLKinの 1周期内 に少なくとも 2回の立ち上がりエッジまたは立ち下がりエッジを有し、 2回の立ち上がり エッジまたは立ち下がりエッジ間の時間差 Δ tが第 2遅延信号 CLK2の入力クロック 信号 CLKin力 の遅延時間と同等となるパルス信号 CLK3を生成する回路であれ ば、如何なる回路構成であっても良い。
産業上の利用可能性
[0171] 本発明に係るリング発振回路、遅延時間測定回路と遅延時間測定方法、テスト回 路とテスト方法は、 PLL回路等が発生するクロック信号のタイミング精度を高精度に 評価するのに利用できる。更に、本発明に係るパルス発生回路、及び、半導体集積 回路のテスト方法は、半導体集積回路のスキャンノ ス法によるディレイテストに利用 でき、本発明に係る半導体集積回路は、スキャンパス法によるディレイテストを実行可 能に構成された半導体集積回路に利用できる。

Claims

請求の範囲
[1] 遅延回路と単安定マルチノイブレータを備えてなり、
前記遅延回路の出力が前記単安定マルチバイブレータの入力に接続し、 前記単安定マルチバイブレータの出力が前記遅延回路の入力に接続し、 前記遅延回路と前記単安定マルチバイブレータが正帰還ループを構成しているこ とを特徴とするリング発振回路。
[2] 発振起動用のトリガー信号の入力を受け付けて発振を起動する発振起動回路を、 前記正帰還ループ上に備えることを特徴とする請求項 1に記載のリング発振回路。
[3] 前記単安定マルチバイブレータの出力するパルス信号のパルス幅力 前記正帰還 ループでのリング発振動作の 1周期より短いことを特徴とする請求項 1または 2に記載 のリング発振回路。
[4] 前記遅延回路の立ち上がりエッジ伝播時間と立下りエッジ伝播時間の伝播時間差 により、前記遅延回路に入力した前記単安定マルチバイブレータの出力するパルス 信号のパルス幅が減少する場合は、前記パルス幅が前記伝播時間差より長 ヽことを 特徴とする請求項 3に記載のリング発振回路。
[5] 前記遅延回路の立ち上がりエッジ伝播時間と立下りエッジ伝播時間の伝播時間差 により、前記遅延回路に入力した前記単安定マルチバイブレータの出力するパルス 信号のパルス幅が増大する場合は、前記パルス幅と前記伝播時間差の合計が前記 正帰還ループでのリング発振動作の 1周期より短いことを特徴とする請求項 3に記載 のリング発振回路。
[6] 被測定回路の遅延時間を測定する遅延時間測定回路であって、
単安定マルチバイブレータと発振周波数測定回路を備えてなり、
前記単安定マルチバイブレータの入力が、前記被測定回路の出力と接続可能で、 前記単安定マルチバイブレータの出力が、前記被測定回路の入力と接続可能で、 前記単安定マルチバイブレータの入力と出力が、前記被測定回路の出力と入力と 夫々接続することにより、前記被測定回路と前記単安定マルチバイブレータが正帰 還ループを構成し、
前記発振周波数測定回路が、前記正帰還ループによるリング発振動作の発振周 波数の測定時に、前記正帰還ループと接続可能に構成されて ヽることを特徴とする 遅延時間測定回路。
[7] 請求項 6に記載の遅延時間測定回路を用いた被測定回路の遅延時間を測定する 遅延時間測定方法であって、
前記単安定マルチバイブレータの入力を前記被測定回路の出力と接続し、前記単 安定マルチバイブレータの出力を前記被測定回路の入力と接続することにより、正帰 還によるリング発振動作を起こし、
前記発振周波数測定回路により前記正帰還によるリング発振動作の発振周波数を 測定し、
前記発振周波数測定回路の測定結果に基づいて、前記被測定回路の遅延時間を 測定することを特徴とする遅延時間測定方法。
[8] 前記被測定回路の遅延時間として、立ち上がりエッジ伝播時間を測定する場合は 、前記単安定マルチバイブレータは、入力信号の立ち上がりエッジまたは立ち下がり エッジに対して一定のパルス幅の立ち上がりパルス信号を出力する単安定マルチバ イブレータを使用し、
前記被測定回路の遅延時間として、立ち下がりエッジ伝播時間を測定する場合は 、前記単安定マルチバイブレータは、入力信号の立ち下がりエッジまたは立ち上がり エッジに対して一定のパルス幅の立ち下がりパルス信号を出力する単安定マルチバ イブレータを使用することを特徴とする請求項 7に記載の遅延時間測定方法。
[9] クロック信号のタイミング精度を評価するためのテスト回路であって、
遅延時間を制御可能な可変遅延回路と、
テスト対象の前記クロック信号の位相と、前記クロック信号を前記可変遅延回路で 遅延させた遅延クロック信号の位相を比較する位相比較回路と、
前記位相比較回路力 の所定の比較結果に対する出力回数をカウントする回数力 ゥンタと、
単安定マルチバイブレータと、
前記可変遅延回路に入力する信号を、前記クロック信号から前記可変遅延回路と 前記単安定マルチバイブレータを経由して正帰還する遅延信号に切り替えて正帰還 によるリング発振器を形成する信号切替回路と、
前記信号切替回路によって前記リング発振器が形成されたときの発振周波数を測 定する周波数測定回路と、
を備えてなることを特徴とするテスト回路。
[10] テスト対象の前記クロック信号を発生するクロック発生回路と同一基板上に形成さ れていることを特徴とする請求項 9に記載のテスト回路。
[11] 請求項 9または 10に記載のテスト回路を用いたクロック信号のタイミング精度を評価 するためのテスト方法であって、
前記可変遅延回路の遅延時間を測定する際に、
前記信号切替回路によって、前記可変遅延回路に入力する信号を、前記クロック 信号から前記可変遅延回路と前記単安定マルチバイブレータを経由して正帰還する 遅延信号に切り替えて正帰還によるリング発振器を形成し、
前記発振周波数測定回路により、前記リング発振器の発振周波数を測定し、 前記可変遅延回路の遅延時間を、前記発振周波数測定回路の測定結果に基づ V、て測定することを特徴とするテスト方法。
[12] PLL回路を用いてクロック信号を発生するクロック発生回路であって、
前記クロック信号をテスト対象とする請求項 9または 10に記載のテスト回路の少なく とも前記可変遅延回路と前記単安定マルチバイブレータと前記信号切替回路を備え て 、ることを特徴とするクロック発生回路。
[13] 光センサと、前記光センサの出力データを記憶する記憶手段と、前記記憶手段で 記憶する前記出力データを送信する送信手段と、前記光センサと前記記憶手段と前 記送信手段の各動作を制御するクロック信号を発生するクロック発生回路と、を備え てなるイメージセンサであって、
少なくとも前記送信手段の動作を制御するクロック信号を発生するクロック発生回路 力 請求項 12に記載のクロック発生回路であることを特徴とするイメージセンサ。
[14] 入力クロック信号に対して少なくとも 2つの異なる遅延信号を出力するとともに、前 記 2つの異なる遅延信号の内の遅い方の第 2遅延信号の前記入力クロック信号から の遅延時間が調整可能に構成されている遅延回路部と、 単安定マルチバイブレータと、
前記単安定マルチバイブレータの出力信号が、前記遅延回路部内の前記入力クロ ック信号から前記第 2遅延信号に至る信号遅延経路を経由して、前記単安定マルチ バイブレータの入力に帰還する第 1の正帰還ループと、前記単安定マルチバイブレ ータの出力信号が、前記信号遅延経路を経由せずに、前記単安定マルチバイブレ ータの入力に帰還する第 2の正帰還ループを、個別に形成するための信号接続を制 御するとともに、前記可変遅延回路の遅延時間の調整を行う制御回路と、
前記第 1の正帰還ループ及び前記第 2の正帰還ループの何れか一方が個別に形 成されて!/ヽる状態で、形成されて!ヽる前記何れか一方の正帰還ループの発振周波 数を測定する発振周波数測定回路と、
前記入力クロック信号と前記 2つの異なる遅延信号から、前記入力クロック信号の 1 周期内に少なくとも 2回の立ち上がりエッジまたは立ち下がりエッジを有し、前記 2回 の立ち上がりエッジまたは立ち下がりエッジ間の時間差が前記第 2遅延信号の前記 入力クロック信号からの遅延時間と同等となるパルス信号を生成するパルス生成回 路と、
を備えてなることを特徴とするパルス発生回路。
[15] 前記遅延回路部が、少なくとも一方が遅延時間を調整可能な可変遅延回路である
2つの遅延回路を縦続接続して形成され、
前記 2つの遅延回路が前記 2つの異なる遅延信号を各別に出力することを特徴と する請求項 14に記載のパルス発生回路。
[16] 前記遅延回路部が、少なくとも一方が遅延時間を調整可能な可変遅延回路である
2つの遅延回路を並列に備えて形成され、
前記 2つの遅延回路が、同じ前記入力クロック信号を入力して、前記 2つの異なる 遅延信号を各別に出力することを特徴とする請求項 14に記載のパルス発生回路。
[17] 前記 2つの遅延回路の一方が、遅延時間が固定の固定遅延回路であることを特徴 とする請求項 15または 16に記載のパルス発生回路。
[18] 外部制御信号の入力に応じて前記パルス信号と前記入力クロック信号を択一的に 選択して出力する選択回路を備えることを特徴とする請求項 14乃至 16の何れか 1項 に記載のパルス発生回路。
[19] 前記 2つの異なる遅延信号の内の早い方の第 1遅延信号と前記外部制御信号から 、前記選択回路が前記パルス信号を選択している期間に同期して出力される第 2パ ルス信号を生成する第 2パルス生成回路を備えることを特徴とする請求項 18に記載 のパノレス発生回路。
[20] スキャンノ ス法によるディレイテストを実行可能に構成された半導体集積回路であ つて、
請求項 18に記載のパルス発生回路を内蔵し、
前記選択回路から出力される信号を、前記スキャンパス法によるディレイテストの対 象となる被テスト回路のクロックパルスとして使用することを特徴とする半導体集積回 路。
[21] スキャンノ ス法によるディレイテストを実行可能に構成された半導体集積回路であ つて、
請求項 19に記載のパルス発生回路を内蔵し、
前記選択回路から出力される信号を、前記スキャンパス法によるディレイテストの対 象となる被テスト回路のクロックパルスとして使用し、
前記第 2パルス生成回路から出力される前記第 2パルス信号を、前記被テスト回路 のスキャンィネーブル信号として使用することを特徴とする半導体集積回路。
[22] 半導体集積回路に対しスキャンパス法によるディレイテストを実行するテスト方法で あって、
請求項 18に記載のパルス発生回路を使用し、
前記選択回路から出力される信号を、前記スキャンパス法によるディレイテストの対 象となる被テスト回路のクロックパルスとして使用することを特徴とする半導体集積回 路のテスト方法。
[23] 半導体集積回路に対しスキャンパス法によるディレイテストを実行するテスト方法で あって、
請求項 19に記載のパルス発生回路を使用し、
前記選択回路から出力される信号を、前記スキャンパス法によるディレイテストの対 象となる被テスト回路のクロックパルスとして使用し、
前記第 2パルス生成回路から出力される前記第 2パルス信号を、前記被テスト回路 のスキャンィネーブル信号として使用することを特徴とする半導体集積回路のテスト 方法。
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