KR100721741B1 - 클록 생성 회로 - Google Patents

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KR100721741B1
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엔이씨 일렉트로닉스 가부시키가이샤
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Abstract

복수단의 지연 회로를 구비하고, 입력되는 신호의 지연을 측정하는 제 1 지연 회로열과, 제 1 지연 회로열에 대하여 신호 전파 방향이 역방향으로 배치되어, 복수단의 지연 회로를 구비한 지연 재현용의 제 2 지연 회로열을 구비하고, 제 1 지연 회로열에서 지연이 검출된 위치의 지연 회로로부터 출력되는 신호에 기초하여, 상기 지연이 검출된 위치에 대응하는 상기 제 2 지연 회로열의 지연 회로에 있어서, 지연 회로의 출력 단자가 입력 단자에 귀환되어 폐 루프를 구성하여 링 발진 회로를 구성하고, 링 발진 회로의 발진 출력이 제 2 지연 회로열의 출력 단자로부터 취출된다. 제 1 지연 회로열의 전단에는 제어 신호에 기초하여, 입력 신호에 대한 출력 신호의 위상을 가변으로 제어하는 위상 보간기를 구비하고, 제 1 지연 회로열은 위상 보간기의 출력 신호의 위상차를 측정한다.
클록 생성 회로, 지연 회로, 위상 보간기

Description

클록 생성 회로{CLOCK GENERATION CIRCUIT}
도 1 은 본 발명의 일 실시예의 구성을 나타내는 도면.
도 2 는 본 발명의 일 실시예의 상세 구성을 나타내는 도면.
도 3 은 본 발명의 다른 실시예의 구성을 나타내는 도면.
도 4 는 본 발명의 다른 실시예의 구성을 나타내는 도면.
도 5 는 본 발명의 일 실시예의 동작예를 설명하기 위한 타이밍도.
도 6 은 본 발명의 일 실시예의 별도의 동작예를 설명하기 위한 타이밍도.
도 7 은 PLL 회로의 구성의 일례를 나타내는 도면.
도 8 은 종래의 SMD 를 사용한 클록 체배 회로의 구성을 나타내는 도면.
도 9 는 종래의 SMD 를 사용한 클록 체배 회로의 동작을 설명하기 위한 도면.
* 도면의 주요부분에 대한 부호의 설명 *
1: 위상 보간기 (인터폴레이터) 2: SMD 회로에 의한 링 오실레이터 (ROSC)
3: 분주 회로 4: 위상 비교기
5: 디지털 필터 6: 차지 펌프
7: 루프 필터 10A1∼10A4, 10B1∼10B4: 지연 회로
11A, 11B: 지연 회로 12: 플립플롭
13: NAND 회로 20: 위상 보간기 (인터폴레이터)
30: 분주 회로 31: 플립플롭
101: 위상 비교기 102: 차지 펌프
103: 루프 필터 104: 전압 제어 발진기 (VCO)
105: 프리스케일러 106: 분주 회로
201: 측정용의 지연 회로열 202: 지연 재현용의 지연 회로열
203: 조합 회로 204: 분주 회로
205: 플립플롭 (1주기 지연 회로)
[특허문헌 1] 일본 공개특허공보 평11-112309호
[특허문헌 2] 일본 공개특허공보 평10-303713호
[특허문헌 3] 일본 공개특허공보 평10-335994호
[특허문헌 4] 일본 공개특허공보 평11-4145호
[특허문헌 5] 일본 공개특허공보 2002-163034호
본 발명은 클록 생성 회로에 관한 것으로, 특히 소비 전력의 저감에 바람직한 클록 생성 회로에 관한 것이다.
최근, 반도체 집적 회로는 미세화의 진전에 따라, 고집적도화, 대규모화, 고속화의 경향이 현저하다. 회로의 규모가 커질수록, 회로 소자를 구동하는 클록 신호의 어긋남 (skew) 이 커지고, 그 수정을 위해, 또는 반도체 집적 회로 내의 각 기능 블록에 있어서, 임의 타이밍의 클록 신호의 공급이 요구되고 있다.
반도체 집적 회로에 있어서의 내부 클록 신호를 생성하는 클록 생성 회로로서, 종래부터, PLL (Phase Locked Loop), DLL (Delay Locked Loop) 등이 사용되고 있다. 이들의 귀환 회로는 제어가 복잡하고, 로크에 시간을 요하고 (수렴 시간이 길다), 회로 규모, 소비 전력이 크다. 참고로, 주지의 일반적인 PLL 회로의 구성을 도 7 에 나타내둔다. 입력 클록 신호와, 분주 회로 (106) 의 위상을 비교하는 위상 비교기 (101) 와, 위상 비교기 (101) 의 출력에 기초하여 용량을 충전, 방전하고, 비교 결과에 따른 전압을 출력하는 차지 펌프 (102) 와, 차지 펌프 (102) 의 출력을 평활화하는 루프 필터 (103) 와, 루프 필터 (103) 의 출력을 제어 전압으로서 받아 발진 주파수를 가변하는 전압 제어 발진기 (VCO; 104) 와, 전압 제어 발진기 (104) 의 발진 출력 클록을 분주하는 프리스케일러 (105) 와, 프리스케일러 (105) 의 출력을 분주하는 분주 회로 (106) 를 구비하고 있다 (프리스케일러 (105) 를 포함하지 않는 구성도 있다) . 또, 예를 들어 분수 분주를 실현하는 회로에서는 분주 회로 (106) 는 프리스케일러 (105) 의 출력에 기초하여, 카운트 주기 (카운트수) 를 가변으로 하는 펄스 스왈로 카운터 등으로 구성된다. 전압 제어 발진기 (104) 는 예를 들어 인버터 (도시하지 않음) 를 홀수단 고리형으로 접속한 링 오실레이터로 구성되고, 각 인버터와 전원 사이에 제어 전압에 기초 하여 바이어스 전압이 가변되어 출력 전류를 가변시키는 트랜지스터 소자 (도시하지 않음) 를 직렬로 삽입하고, 그 제어 전압에 기초하여, 링 오실레이터를 구성하는 인버터의 구동 전류를 가변하여 전파 지연 시간 (tpd) 을 가변시킴 (게인을 가변시킴) 으로써 발진 주파수가 가변 제어된다.
주기 또는 지연 측정용의 제 1 지연 회로열 (Measure Line) 과, 측정된 지연을 재현하는 제 2 지연 회로열 (Replay Line) 을 구비한 동기식 지연 회로 (싱크로너스 미러 딜레이 (Synchronous Mirror Delay) ; 「SMD」 라고도 한다) 로서는 예를 들어 특허문헌 1 등을 참조한다. 또한, 동기식 지연 회로를 사용한 클록 체배 회로로서는 특허문헌 2, 3 등을 참조한다.
제어 신호에 기초하여 입력 신호에 대한 출력 신호의 위상이 가변 제어되는 인터폴레이터를 사용한 클록 체배 회로로서는 특허문헌 4, 5 등을 참조한다. 특허문헌 4 에는 분주 회로와, 분주 클록을 입력으로 하는 복수의 인터폴레이터 (타이밍차 분할기) 와, 인터폴레이터의 출력을 합성하는 회로를 구비한 클록 체배 회로가 개시되어 있다. 특허문헌 4 등에 기재된 회로에서는 인터폴레이터에 의해 가중을 행하고, 그들의 논리를 취함으로써 체배 클록을 생성하고 있다.
도 8 은 지연 (클록 주기) 측정용의 제 1 지연 회로열 (201; Measure Line) 과, 측정된 지연을 재현하는 제 2 지연 회로열 (202; Replay Line) 을 구비한 동기식 지연 회로와, 조합 회로 (203) 를 사용한 클록 체배 회로의 구성을 모식적으로 나타내는 도면이다. 입력 주기를 제 1 지연 회로열에서 측정하고, 지연 재현용의 지연 회로 (202) 에서, 입력의 1/N, 2/N, ··· 의 타이밍을 만들어내고, 조합 회로 (203) 에서 소정 논리를 취함으로써, 원하는 체배수를 실현하고 있다. 도 9 는 도 8 의 타이밍 동작을 설명하기 위한 도면이다. 도 9 에 있어서, IN1, IN2 는 입력 클록 신호를 분주 회로 (204) 에서 분주 (도 8 에 나타내는 예에서는 4분주) 한 신호와, 이것을, 지연 회로 (205) 에서 예를 들어 1 클록 주기 T 지연시킨 신호이다. 지연 회로 (205) 는 입력 클록 신호의 상승으로, 분주 회로 (204) 의 분주 클록 신호를 샘플 출력하는 플립플롭으로 이루어진다. 도 9 에 나타내는 예에서는 도 8 의 지연 회로 (205) 를 구성하는 플립플롭은 입력 클록 신호의 상승으로, 데이터 신호의 반전 신호를 출력하고 있다.
그런데, 상기 인터폴레이터를 사용한 클록 체배 회로에는 몇가지 문제가 있다.
제 1 문제점은 입력 클록 신호에 대하여 출력이 비동기라는 것이다. 이 문제가 발생하는 원인은 인터폴레이터의 동작 시간이 부정인 것에 기인한다.
제 2 문제점은 인터폴레이터의 정밀도 여하에 따라서, 출력 클록 신호의 듀티에 오차가 생긴다는 것이다.
또한, 도 8 등에 나타낸 동기식 지연 회로를 사용한 클록 체배 회로는 인터폴레이터를 사용한 클록 체배 회로와 함께, 이하와 같은 공통의 문제점이 있다.
체배수에 비례하여 회로 규모가 증가한다는 것이다. 높은 체배가 됨에 따라서, 지연 회로, 또는 타이밍차 회로 (인터폴레이터) 의 수가 증가하는 것에 기인한다. 이 때문에, 높은 체배의 클록 신호를 생성하는 것이 실질적으로 불가 능하게 되어 있다.
따라서, 본 발명의 목적은 높은 체배를 실현하여, 소비 전력, 면적의 증대를 억지 또는 삭감하는 클록 생성 회로를 제공하는 데에 있다.
또한 본 발명의 다른 목적은 간단한 구성에 의해, 분수의 체배, 분주를 실현하는 클록 생성 회로를 제공하는 데에 있다.
본원에서 개시되는 발명은 상기 목적을 달성하기 위해서, 개략 이하의 구성으로 된다.
본 발명의 1개의 애스펙트에 관련되는 클록 생성 회로는 복수단의 지연 회로를 구비하고, 입력 신호를 입력하여, 입력된 상기 입력 신호가 소정 지연 시간 진행한 위치의 지연 회로로부터 신호를 출력하는, 지연 측정용의 제 1 지연 회로열과, 상기 제 1 지연 회로열에 대하여 신호 전파 방향이 역방향으로 배치되어, 복수단의 지연 회로를 구비한 지연 재현용의 제 2 지연 회로열을 구비하고, 상기 제 1 지연 회로열에서 상기 지연이 검출된 위치의 지연 회로로부터 출력되는 상기 신호에 기초하여, 상기 제 1 지연 회로열의 상기 지연이 검출된 위치에 대응하는, 상기 제 2 지연 회로열의 지연 회로에 있어서, 상기 지연 회로의 출력 단자가 상기 지연 회로의 입력 단자에 귀환되어 폐 루프의 발진 회로를 구성하고, 상기 제 2 지연 회로열의 출력 단자로부터, 상기 발진 회로로부터의 발진 출력 신호가 취출 (取出) 된다.
본 발명에 있어서, 상기 지연이 검출된 위치에 대응하는 상기 제 2 지연 회 로열의 지연 회로 이외의 지연 회로는 후단의 지연 회로에 신호를 전달하지 않는 구성으로 되어 있다.
본 발명에 있어서, 상기 제 1 지연 회로열의 전단에, 제어 신호에 기초하여, 입력 신호에 대한 출력 신호의 위상을 가변으로 제어하는 위상 보간기를 구비하고, 상기 지연 측정용의 제 1 지연 회로열에 입력되는 신호의 지연이 가변으로 설정되는 구성으로 해도 된다.
본 발명의 다른 애스펙트에 관련되는 클록 발생 회로는 입력 클록 신호를 분주하는 분주 회로와, 상기 분주 클록 신호를 입력 신호로서 입력하고, 제어 신호에 기초하여, 입력 신호에 대한 출력 신호의 위상을 가변으로 보간하여 출력하는 제 1 위상 보간기와, 상기 분주 클록 신호를 입력하고, 상기 입력 클록 신호에 기초하여 샘플 출력하는 유지 회로와, 상기 유지 회로로부터 출력되는 클록 신호를 입력 신호로서 입력하고, 제어 신호에 기초하여, 입력 신호에 대한 출력 신호의 위상을 가변으로 보간하여 출력하는 제 2 위상 보간기와, 상기 제 1 및 제 2 위상 보간기로부터의 제 1 및 제 2 출력 신호를 입력하여, 복수단의 지연 유닛이 종속 형태로 접속되어 있는 제 1 지연 회로열과, 상기 제 1 지연 회로에 대하여 신호 전파 방향이 역방향으로 배치되어, 복수단의 지연 유닛이 종속 형태로 접속되어 있는 제 2 지연 회로열을 구비하고, 상기 제 1 지연 회로열의 각 지연 유닛은 상기 지연 유닛이 초단 (初段) 인 경우, 상기 제 1 위상 보간기로부터 상기 제 1 지연 회로열로 입력되는 제 1 출력 신호를 받고, 그 이외의 경우, 전단의 지연 유닛의 출력을 받는 지연 회로와, 상기 지연 회로의 출력을 상기 제 2 위상 보간기의 상기 제 2 출력 신호에 기초하여 샘플 출력하는 유지 회로를 구비하고, 상기 제 2 지연 회로열의 각각의 지연 유닛은 하나의 입력 단자에, 상기 지연 유닛이 초단인 경우에는 상기 제 1 지연 회로열의 출력, 그 이외의 경우, 전단의 지연 유닛으로부터의 출력을 받고, 다른 입력 단자에, 상기 제 1 지연 회로열의 대응하는 지연 유닛의 유지 회로로부터의 출력을 받고, 상기 하나의 입력 단자에는 상기 제 2 지연 회로열의 출력 단자가 접속되는 논리 회로와, 상기 논리 회로의 출력을 입력으로 하는 지연 회로를 구비하고 있다.
본 발명에 있어서는 상기 위상 보간기의 내분비와 제 1 과 제 2 지연 회로열의 지연의 비의 조합으로, 분수 체배, 분수 분주가 가변으로 생성된다.
본 발명에 의하면, 본 발명의 클록 생성 회로가 발진기를 구성하고, 상기 발진기의 출력을 분주하는 분주 회로와, 상기 분주 회로의 출력과 입력 신호의 위상을 비교하는 위상 비교기와, 상기 위상 비교기의 출력을 입력으로 하여 평활화하는 디지털 필터를 구비하고, 상기 클록 생성 회로의 위상 보간기가, 상기 필터의 출력을, 제어 신호로서 받는다.
본 발명에 관련되는 클록 생성 회로에 의해서 발진기를 구성하고, 상기 발진기의 출력을 분주하는 분주 회로와, 상기 분주 회로의 출력과 입력 신호의 위상을 비교하는 위상 비교기와, 상기 위상 비교기의 출력을 받아, 용량을 충방전하는 차지 펌프와, 상기 차지 펌프의 출력을 평활화하는 필터를 구비하고, 상기 클록 생성 회로의 제 2 지연 회로열이, 상기 필터의 출력에 기초하여 지연이 가변 제어되는 구성으로 해도 된다.
발명을 실시하기 위한 최선의 형태
본 발명을 실시하기 위한 최선의 형태에 관해서 설명한다. 본 발명에 관련되는 클록 생성 회로는 복수단의 지연 회로를 구비하고, 입력 신호를 입력하여, 입력된 상기 입력 신호가 소정 지연 시간 진행한 위치의 지연 회로로부터 신호를 출력하는, 지연 측정용의 제 1 지연 회로열과, 상기 제 1 지연 회로열에 대하여 신호 전파 방향이 역방향으로 배치되어, 복수단의 지연 회로를 구비한 지연 재현용의 제 2 지연 회로열을 구비하고, 상기 제 1 지연 회로열에서 상기 지연이 검출된 위치의 지연 회로로부터 출력되는 상기 신호에 기초하여, 상기 제 1 지연 회로열의 상기 지연이 검출된 위치에 대응하는, 상기 제 2 지연 회로열의 지연 회로에 있어서, 상기 지연 회로의 출력 단자가 상기 지연 회로의 입력 단자에 귀환되어 폐 루프의 발진 회로를 구성하고, 상기 제 2 지연 회로열의 출력 단자로부터, 상기 발진 회로로부터의 발진 출력 신호가 취출된다. 본 발명의 실시형태에 의하면, 제 1 지연 회로열의 전단에 위상 보간기를 구비한 구성으로 해도 된다. 보다 상세하게는 입력 클록 신호를 분주하는 분주 회로 (30) 와, 분주 클록 신호를 입력 신호로서 입력하고, 제어 신호에 기초하여, 입력 신호에 대한 출력 신호의 위상을 가변으로 보간하여 출력하는 제 1 위상 보간기 (201) 와, 분주 클록 신호를 입력하고, 상기 입력 클록 신호에 기초하여 샘플 출력하는 유지 회로 (31) 와, 유지 회로 (31) 로부터 출력되는 클록 신호를 입력 신호로서 입력하고, 제어 신호에 기초하여, 입력 신호에 대한 출력 신호의 위상을 가변으로 보간하여 출력하는 제 2 위상 보간기 (202) 와, 제 1 및 제 2 위상 보간기 (201, 202) 로부터의 제 1 및 제 2 출력 신호 (IP1, IP2) 를 입력하고, 복수단의 지연 유닛 (10A1∼10A4) 이 종속 형태로 접속되어 있는 제 1 지연 회로열과, 상기 제 1 지연 회로열에 대하여 신호 전파 방향이 역방향으로 배치되어, 복수단의 지연 유닛 (10B1∼10B4) 이 종속 형태로 접속되어 있는 제 2 지연 회로열을 구비하고 있다.
제 1 지연 회로열의 각 지연 유닛 (10A1∼10A4) 은 지연 유닛이 초단인 경우 (10A1), 제 1 위상 보간기 (201) 로부터 제 1 지연 회로열로 입력되는 제 1 출력 신호 (IP1) 를 받고, 그 이외의 경우, 전단의 지연 유닛의 출력을 받는 지연 회로 (11A) 와, 지연 회로 (11A) 의 출력을, 제 2 위상 보간기 (202) 로부터 출력되는 제 2 출력 신호 (IP2) 에 기초하여 샘플 출력하는 유지 회로 (12) 를 구비하고 있다. 제 1 지연 회로열은 제 1 출력 신호 (IP1) 와 제 2 출력 신호 (IP2) 의 위상차 (지연) 를 측정하여, 예를 들어 제 1 출력 신호 (IP1) 가, 그 지연분, 제 1 지연 회로열을 진행한 시점에 대응하는 위치의 지연 유닛의 유지 회로 (12) 를 경계로, 그 위치로부터 전단과 후단의 지연 유닛의 유지 회로 (12) 의 출력의 논리치가 상이하게 된다.
제 2 지연 회로열의 각각의 지연 유닛은 하나의 입력 단자에, 상기 지연 유닛이 초단인 경우에는 제 1 지연 회로열의 출력, 그 이외의 경우, 전단의 지연 유닛으로부터의 출력을 받고, 다른 입력 단자에, 상기 제 1 지연 회로열의 대응하는 지연 유닛의 유지 회로 (12) 로부터의 출력을 받고, 상기 하나의 입력 단자에는 상기 제 2 지연 회로열의 출력 단자가 접속되는, 논리 회로 (13) 와, 상기 논리 회로 (13) 의 출력을 입력으로 하는 지연 회로 (11B) 를 구비하고 있다.
제 2 지연 회로열의 지연 유닛의 논리 회로 (13) 는 상기 다른 입력 단자에 입력되는, 상기 제 1 지연 회로열의 대응하는 지연 유닛의 유지 회로 (12) 로부터의 출력이, 상기 대응하는 지연 유닛이, 제 1 출력 신호 (IP1) 와 제 2 출력 신호 (IP2) 사이의 지연에 상당하는 위치에 있는 것을 나타내고 있을 때에, 활성화되어, 상기 논리 회로 (13) 의 상기 다른 입력 단자에 입력되는 신호가 활성 상태일 때, 논리 회로 (13) 는 상기 하나의 입력 단자에 입력된 신호를, 상기 지연 회로에 전달하고, 상기 논리 회로 (13) 의 상기 다른 입력 단자에 입력되는 신호가 비활성 상태일 때에는 상기 논리 회로는 고정치를 출력하여, 상기 하나의 입력 단자에 입력된 신호를 지연 회로 (11B) 에 전달하지 않는 구성으로 된다. 제 1 출력 신호 (IP1) 와 제 2 출력 신호 (IP2) 의 위상차 (지연) 와, 제 1, 제 2 지연 회로열의 지연 회로 (11A, 11B) 의 지연 시간의 비의 설정에 따라, 체배수, 분주수를, 임의의 분수 또는 정수치로 설정할 수 있다.
실시예
본 발명의 실시예에 관해서 설명한다. 도 1 은 본 발명의 일 실시형태의 구성을 나타내는 도면이다. 도 1 을 참조하면, 제어 신호에 의해 입력 신호에 대한 출력 신호의 위상이 가변 제어되는 위상 보간기 (인터폴레이터; 201, 202) 와, 지연 측정용의 제 1 지연 회로열 (지연 회로; 10A1∼10A4) 과, 지연 재현용의 제 2 지연 회로열 (지연 회로; 10B1∼10B4) 을 구비하고 있다. 위상 보간기 (인터폴레이터; 201, 202) 는 공지된 임의의 구성이 사용된다. 지연 재현용의 제 2 지연 회로열은 신호의 진행 방향이, 측정용의 제 1 지연 회로열과 역방향이 된다.
도 1 에 있어서, IN1, 1N2 는 도 9 의 IN1, IN2 와 마찬가지로, IN1 은 분주 클록 신호, IN2 는 분주 클록 신호로부터, 입력 클록 신호 (CLK) 의 1주기 (T) 만큼 지연된 타이밍으로 천이하는 신호이다. 도 1 에 나타내는 예에서는 입력 클록 신호 (CLK) 를 분주 회로 (30) 로 분주한 신호를 IN1 로 하고, 플립플롭 (에지 트리거형 레지스터; 31) 에서 IN1 을 입력 클록 신호 (CLK) 의 상승 에지로 샘플한 신호 (반전 출력 단자의 출력) 를 IN2 로 하고 있다. 위상 보간기 (201, 202) 는 신호 (IN1, IN2) 의 위상을 조정한 신호 (IP1, IP2) 를 출력한다. 이 실시예에서는 지연 측정용의 제 1 지연 회로열 (지연 회로; 10A1∼10A4) 은 실질적으로 신호 (IP1, IP2) 사이의 지연차를 측정한다.
제 2 지연 회로열의 출력 단자 (OUT) 는 제 2 지연 회로열의 각 지연 회로 (10B1∼10B4) 의 입력 게이트 회로에 귀환 접속되고, 출력 단자 (OUT) 는 각각의 지연 회로의 출력 단자와 접속된다. 측정용의 제 1 지연 회로열에서 1 클록 주기가 검출된 위치의 지연 회로로부터 출력되는 신호에 기초하여, 제 1 지연 회로열의 당해 위치에 대응하는 제 2 지연 회로열의 지연 회로의 게이트 회로가 온되어, 출 력 단자 (OUT) 가 그 지연 회로의 입력에 귀환 접속되어 발진 회로를 구성하고, 상기 제 2 지연 회로열의 다른 지연 회로의 게이트 회로는 오프되어 신호를 전달하지 않는 구성으로 되어 있다.
도 2 는 도 1 에 나타낸 지연 회로의 구성의 일례를 나타내는 도면이다. 도 2 를 참조하면, 지연 측정용의 제 1 지연 회로열을 구성하는 지연 회로 (10A1∼10A4) 의 각각은 지연 회로 (지연 소자; 11A) 와, 지연 회로 (11A) 의 출력을 데이터 단자 (D) 에 받고, 위상 보간기 (202) 의 출력 신호 (IP2) 를 클록 입력 단자 (CK) 에 받고, 출력 신호 (IP2) 의 상승 에지로 데이터 단자 (D) 의 신호를 샘플 출력하는 플립플롭 (12) 을 구비하고 있다. 초단의 지연 회로 (10A1) 의 지연 회로 (11A) 는 위상 보간기 (201) 로부터 신호 (IP1) 를 받아 지연시킨 신호를 출력하고, 2단 이후의 지연 회로 (10A2∼10A4) 의 지연 회로 (11) 는 전단의 지연 회로의 출력을 입력한다.
지연 재현용의 제 2 지연 회로열을 구성하는 지연 회로 (10B1∼10B4) 의 각각은 NAND 회로 (13) 와, NAND 회로 (13) 의 출력을 받는 지연 회로 (지연 소자; 11B) 를 구비하고 있다. 지연 회로 (10B1∼10B4) 의 NAND 회로 (13) 는 지연 측정용의 제 1 지연 회로열 (지연 회로; 10A1∼10A4) 에 있어서의, 대응하는 단의 지연 회로와 다음 단의 지연 회로의 2개의 플립플롭 (12) 의 출력과, 지연 재현용의 제 2 지연 회로열의 전단의 지연 회로의 출력을 받는다. 지연 재현용의 제 2 지연 회로열의 출력 단자 (OUT; 지연 회로 (10B1) 의 출력) 는 지연 재현용의 제 2 지연 회로열 (지연 회로; 10B1∼10B4) 의 NAND 회로 (13) 에 귀환 접속되어 있다.
본 실시예에서는 지연 회로 (10B1) 의 NAND 회로 (13) 의 제 1, 제 2, 제 3 입력 단자는 지연 회로 (10A1) 의 플립플롭 (12) 의 출력과, 지연 회로 (10A2) 의 플립플롭 (12) 의 출력 (반전 신호) 과, 지연 회로 (10B2) 의 지연 회로 (11B) 의 출력과 출력 단자 (OUT) 와의 접속점에 접속되어 있다. 지연 회로 (10B2) 의 NAND 회로 (13) 의 제 1, 제 2, 제 3 입력 단자는 지연 회로 (10A2) 의 플립플롭 (12) 의 출력과, 지연 회로 (10A3) 의 플립플롭 (12) 의 출력 (반전 신호) 과, 지연 회로 (10B3) 의 지연 회로 (11B) 의 출력과 출력 단자 (OUT) 와의 접속점에 접속되어 있다. 제 2 지연 회로열의 최종단의 지연 회로 (10B4) 의 NAND 회로 (13) 의 제 1, 제 2, 제 3 입력 단자는 제 1 지연 회로열의 최종단의 지연 회로 (10A4) 의 플립플롭 (12) 의 출력과, 로우 레벨 고정, 출력 단자 (OUT) 에 접속되어 있다.
출력 단자 (OUT; 지연 회로 (10B1) 의 지연 회로 (11B) 의 출력) 와, 지연 회로 (10B1∼10B4) 의 지연 회로 (11B) 의 출력이 와이어드 (wired) 접속되어, 각각의 지연 회로 (10B1∼10B4) 의 NAND 회로 (13) 의 입력 단자에 접속된다.
지연 재현용의 지연 회로열 내의 지연 회로가 링 오실레이터를 구성하고, 원 하는 주파수로 발진할 수 있다. 이러한 구성에 의해, 측정 주기의 압축에 의한, 측정용 지연 소자의 축소, 소비 전력의 저감을 가능하게 하고 있다.
예를 들어, 제 1 지연 회로열에서 측정된 신호 (IP1) 에 대한 신호 (IP2) 의 지연 시간이, 지연 측정용의 제 1 지연 회로열의 2단의 지연 회로의 지연분에 상당하는 경우, 지연 회로 (10A2) 의 플립플롭 (12) 이, 신호 (IP2) 의 상승으로 하이 레벨을 출력하고, 지연 회로 (10A3) 의 플립플롭 (12) 은 신호 (IP2) 의 상승으로 로우 레벨로 된다 (펄스가 전파되지 않는다).
지연 재현용의 제 2 지연 회로열의 지연 회로 (10B2) 의 NAND 회로 (13) 의 제 1, 제 2 입력 단자가 각각 하이 레벨, 로우 레벨이 되고, NAND 회로 (13) 는 지연 회로 (11B) 를 전파하는 신호를 반전하는 인버터로서 기능한다.
한편, 지연 재현용의 제 2 지연 회로열의 지연 회로 (10B1) 의 NAND 회로 (13) 의 제 2 입력 단자가 하이 레벨이 되고, 이 NAND 회로 (13) 의 출력은 하이 레벨 고정이 되어 신호를 마스크한다.
즉, 지연 재현용의 제 2 지연 회로열의 지연 회로 중, 지연 회로 (10B2) 이외의 지연 회로의 NAND 회로 (13) 의 출력은 하이 레벨 고정 (대응하는 플립플롭 (12) 의 출력이 로우 레벨) 이고, 신호는 전파되지 않는다.
지연 재현용의 제 2 지연 회로열에서 지연 회로의 NAND 회로 (13) 가 인버터로서 기능하는 단은 지연 측정용의 제 1 지연 회로열 (지연 회로; 10B1∼10B4) 에 있어서 입력 신호 (IP1) 가 1주기 만큼 전파된 단에 대응한다.
지연 측정용의 제 1 지연 회로열 (지연 회로; 10A1∼10A4) 에 있어서 입력 신호 (IP1) 가 입력 신호 (IP2) 와의 위상차 (지연) 만큼 전파된 단과, 다음 단의 플립플롭 (12) 의 출력은 하이 레벨 (1) 과 로우 레벨 (0) 의 경계선이 되어, 지연 재현용의 제 1 지연 회로열에 있어서 당해 단보다, 전단의 NAND 회로의 출력과 후단의 NAND 회로의 출력은 하이 레벨 고정이 된다.
지연 회로 (10B2) 의 NAND 회로 (13) 는 제 1, 제 2 입력 단자가 하이, 로우 레벨이고, 제 3 입력 단자가 하이 레벨이기 때문에, 로우 레벨을 출력하고, 지연 회로 (10B2) 의 지연 회로 (11B) 는 로우 레벨을 출력한다. 지연 회로 (11B) 와, 인버터로서 기능하는 NAND 회로 (13) 의 루프가, 지연형의 발진 회로 (링 오실레이터) 를 구성하고 있다. 이 발진 주기는 지연 회로 (11B) 의 지연 시간에 의존한다. 링 오실레이터의 폐 루프 (지연 회로 (11B) 와 NAND 회로 (13) 의 폐 루프) 의 지연 시간을 t 로 하면, 발진 주기는 2t 로 주어진다.
상기한 바와 같이, 본 발명에 의하면, 도 8 등에 나타낸 복잡한 조합 회로는 불필요해지고, 입력 클록에 동기한 클록 신호를 생성할 수 있다. 또한, 입력 신호의 위상의 보간치와, 지연 회로 (11A, 11B) 의 지연의 비의 조합에 의해, 임의의 분수 체배수의 클록을 만들어낼 수 있다.
즉, 종래의 인터폴레이터, SMD (싱크로너스 미러 딜레이) 를 사용한 클록 체배 회로에서는 체배용의 조합 회로 (도 8 의 203) 가 필요해진다. 이에 비하 여, 본 발명에 의하면, 제 1, 제 2 지연 회로열로 이루어지는 SMD (싱크로너스 미러 딜레이) 에 있어서, 링 오실레이터를, 직접적으로 발진시키는 구성으로 되어 있고, 체배 출력에, SMD 의 출력의 조합의 시퀀스 등이 불필요해진다.
또한, 본 실시예에 의하면 체배수를 대폭 확대할 수 있다.
그리고, 종래의 인터폴레이터, SMD 를 사용한 체배 회로에서는 높은 체배수에 따라 면적이 증대한다. 이에 비하여, 본 발명에 의하면, 체배수를 높게 하는 경우에도 지연 소자단 수를 줄일 수 있다. 또한, 면적도, 같은 체배수인 경우에는 종래의 구성보다 삭감할 수 있다.
또한, 본 발명에 의하면, 지연 회로 (11A) 와 지연 회로 (11B) 의 지연 시간의 비의 설정에 따라, 분수 체배, 또는 분주 클록을 고속으로 제공할 수 있다. 제 1 지연 회로열에서, 1 클록 주기 (T) 를 측정하는 것으로 한 경우, 지연 회로 (11B) 의 지연 시간을, 지연 회로 (11A) 의 지연 시간의 m배 (m>1) 로 하면 분주 회로가 구성되고, 지연 회로 (11A) 의 지연 시간을 지연 회로 (11B) 의 지연 시간의 n배 (n>1) 로 하면 체배 회로가 구성된다.
SMD (싱크로너스 미러 딜레이) 회로의 지연 측정용의 제 1 지연 회로열과, 지연 재현용의 제 2 지연 회로열 회로의 지연 회로 (지연 단위 소자) 는 각각 인버터로 구성되어 있다.
도 1 에 나타낸 체배 회로의 동작 시퀀스는 이하와 같다. 입력 클록 신호 (주기 T) 에 대하여, 위상 보간기 (인터폴레이터; 201, 202) 에 있어서, 원하는 체배수를 N 으로 하면 T/(2N) 의 지연을 만들어낸다.
SMD (싱크로너스 미러 딜레이) 회로를 구성하는 지연 측정용의 제 1 지연 회로열에서, T/(2N) 의 지연을 측정한다. 지연 측정용의 제 1 지연 회로열에서는 체배수마다, 인버터가 나열되어 있고 (인버터열), 지연 측정용의 지연 회로 (11A) 의 신호를 받는 플립플롭 (12; 도 2 참조) 에서, 제 1 지연 회로열을 진행하는 입력 신호인 IP1 신호를, 이보다 T/(2N) 지연된 IP2 신호로 래치하는 방식으로 되어있다.
제 1 지연 회로열에서 측정한 기간 (지연) 을 기초로, 제 2 지연 회로열의 복원 지연 시간 (Replay Line) 길이가 결정된다. 제 2 지연 회로열의 지연 회로 (11B) 를 어디까지 (몇단까지) 사용할지가 결정된다.
제 2 지연 회로열에서 형성된 링 오실레이터의 출력을, 복원 지연 시간 (Replav Line) 에 피드백한다.
링 오실레이터는 지연 회로 (11B) 와 NAND 회로 (13; 인버터로서 기능한다) 로 이루어지는 반전 폐 루프 (홀수단 종속 형태로 접속된 인버터) 로 이루어지고, 폐 루프의 전파 지연 시간을 t 로 하면, 2t 로 발진한다. 따라서, 링 오실레이터의 발진 주기는 2t=T/N 가 되고, 입력 클록 (주기=T) 에 대하여 N 체배가 된다.
1.25 체배를 얻는 경우, 위상 보간기 (IP; 201, 202) 와, 제 1 지연 회로열, 제 2 지연 회로열로 이루어지는 SMD (싱크로너스 미러 딜레이) 에서, 1/2.5 이 되는 조합으로서,
IP=1/5, SMD=2;
IP=1/10, SMD=4;
등으로 한다.
즉, 위상 보간기 (IP) 에서 1/5 체배 (5 분주), SMD 에서 2 체배로 함으로써, 분수 분주 1/2.5 을 실현할 수 있다.
4.7 체배일 때에는 1/9.4 이 되는 조합으로
IP=10/47, SMD=1/2
등으로 설정하면 된다.
이와 같이, 제 1 지연 회로열로의 입력 신호의 지연을 조정하는 위상 보간기 (201, 202) 의 위상 보간치와, 제 1, 제 2 지연 회로열로 이루어지는 SMD (싱크로너스 미러 딜레이) 에 있어서의 지연치의 복귀치 (제 2 지연 회로열의 지연 회로의 지연치) 의 조합에 의해 분수배 (주기) 의 발진을 행할 수 있다.
즉, 본 실시예에 의하면, 입력된 클록에 대하여 원하는 분수, 정수배의 클록으로 변환할 수 있다. 도 7 에 나타낸 펄스 스왈로 카운터를 형성하는 등의 복잡한 제어를 행할 필요는 없다.
위상 보간기 (인터폴레이터; 201, 202) 에서, 위상차가 입력 클록 신호 (CLK) 의 클록 주기 (T) 의 F/M 배가 되는 신호 (IP1, INP2) 를 작성하고, 또한 그 클록 (IP1, IP2) 을, 도 1 의 회로 구성에 의해, G/N배의 위상차로 압축함으로써, 제 2 지연 회로열의 지연 회로 (11B) 와 NAND 회로 (13) 로 구성되는 링 오실레이 터에 있어서, 입력 클록 신호 (CLK) 의 주파수의 FG/(2MN) 배의 주파수로 발진시킬 수 있다. 단, F, G, M, N 은 임의의 양의 정수이다. 또, 위상 보간기 (201, 202) 에 있어서의 F/M 의 M 은 인터폴레이터의 위상 내분비의 분해능 (단계) 이고, F 는 정수이고, 제어 신호에 따라 설정된다. G/N 는 예를 들어 지연 회로 (11A) 와 지연 회로 (11B) 의 지연 시간의 비에 따라 결정된다.
도 3 은 본 발명의 별도의 실시예의 구성을 나타내는 도면이고, 입력 클록에 대하여 상기 체배 회로의 동작으로 체배 클록 (Fosc) 을 출력하는 구성을 나타내는 도면이다. 도 3 에 있어서, SMD (싱크로너스 미러 딜레이) 회로에 의한 링 오실레이터 (ROSC; 2) 는 도 1, 도 2 를 참조하여 설명한 본 발명의 실시예의 클록 생성 회로이다. 도 3 의 위상 보간기 (1) 는 도 1 의 위상 보간기 (201, 202) 에 대응한다. SMD (싱크로너스 미러 딜레이) 회로에 의한 링 오실레이터 (ROSC; 2) 는 도 1 의 제 1 지연 회로열 (지연 회로; 10A1∼10A4) 과 제 2 지연 회로열 (지연 회로; 10B1∼10B4) 로 이루어진다.
분주 회로 (3) 는 SMD 회로에 의한 링 오실레이터 (ROSC; 2) 의 출력을 분주 한다. 여기서의 분주 회로 (3) 는 SMD (싱크로너스 미러 딜레이) 회로에 의한 링 오실레이터 (ROSC; 2) 내부에 인터폴레이터와 SMD 에서의 N 체배분의 반대의 주기 (T) 에서의 발진 회로를 사용할 수도 있다.
도 3 에 나타낸 회로의 동작 시퀀스는 이하와 같다.
SMD 회로에 의한 링 오실레이터 (ROSC; 2) 에서, 입력 클록 신호에 대하여, 상기 실시예에서 설명한 체배 회로의 동작에 따라 체배 클록 (Fosc) 을 출력한다.
분주 회로 (3) 에서 위상 비교용의 입력 주파수와 같은 정도의 클록을 Fsig 를 생성한다.
위상 비교기 (4) 에 의해 입력 클록 신호와 분주 회로 (3) 의 출력 (Fsig) 을 비교하여 오차량을 발생시킨다.
디지털 필터 (5) 에 있어서 오차량을 정량화하여 (적분하여), 위상 보간기 (1) 의 위상 보간량 F/M 의 F 를 플러스 마이너스 제어한다. 단, M 은 위상 보간기 (1) 의 분해능이고, 예를 들어 16 또는 256 이 된다.
이상의 시퀀스를 반복하여 설정 오차량 이하가 되었을 때에, 입력 클록 신호와 동기한 N체배, 또는 분주의 클록 신호가 생성 출력된다.
5체배를 만들 때에는 위상 보간기 (1) 에서, 입력 클록의 주기의 20/100 (1/5 상당) 으로 하고, SMD (싱크로너스 미러 딜레이) 에서, 추가로, 1/2 하면, 싱크로너스 미러 딜레이 (SMD) 회로에 의한 링 오실레이터 (ROSC; 2) 의 링 오실레이터는 주기
20/100×1/2×2×T=T/5 로 발진한다.
출력 클록과 별도의 위상 비교용의 신호 (Fsig) 는 Fosc 를 5분주한 클록으로, 이것을 위상 비교기 (4) 에 되돌린다. 위상 비교기 (4) 로 비교한 오차량을 디지털 필터 (5) 로 정량화하여, 위상 보간기 (인터폴레이터; 1) 의 분자를 플러스 마이너스한다. 요컨대 위상 보간기 (인터폴레이터; 1) 로, 1 클록 주기 (T) 의 19/100, 또는 22/100 와 같은 방식으로 위상 보간량을 제어한다.
도 4 는 본 발명의 별도의 실시예의 구성을 나타내는 도면이다. 도 6 에 나타내는 바와 같이, 차지 펌프 (6), 루프 필터 (7) 를 사용하여 루프 필터 출력을, 싱크로너스 미러 딜레이 (SMD) 회로에 의한 링 오실레이터 (ROSC; 2) 내부의, 클록 게이트의 입력에 되돌리는 구성으로 해도 된다. 도 4 의 위상 보간기 (1) 는 도 1 의 위상 보간기 (201, 202) 에 대응한다. 도 4 의 SMD (싱크로너스 미러 딜레이) 회로에 의한 링 오실레이터 (ROSC; 2) 는 도 1 의 제 1 지연 회로열 (지연 회로; 10A1∼10A4) 과 제 2 지연 회로열 (지연 회로; 10B1∼10B4) 로 이루어진다.
위상 오차량을 차지 펌프 (6), 루프 필터 (7) 에 의해 전압으로 변환하고, 링 오실레이터 회로 (2) 의 게인을 컨트롤함으로써 발진 주파수를 가변 제어한다.
도 5 는 도 1 에 있어서, 입력 클록 (CLK) 을 분주 회로 (30) 에서 분주한 신호 (IN1) 를 플립플롭 (31) 에서 래치한 신호 (IN2) 를 각각 입력으로 하는 위상 보간기 (인터폴레이터; 201, 202) 에 있어서, IP2 는 IP1 에 대하여 위상차 T/2N 만큼 지연되고 있다. 제 2 지연 회로열의 링 오실레이터의 발진 주기는 T/N 가 되고, 입력 클록 (주기=T) 에 대하여, 제 2 지연 회로열의 출력 단자 (OUT) 로부터는 체배수 N 의 클록이 출력된다.
도 6 은 위상 보간기 (인터폴레이터; 1) 를 사용한 경우의 싱크로너스 미러 딜레이 (SMD) 회로에 의한 링 오실레이터 (ROSC; 2) 의 타이밍도이다. 도 1 에 있어서, 위상 보간기 (인터폴레이터; 201, 202) 에 있어서 위상 제어를, (F/M) T 로 하고, 신호 (IP2) 는 신호 (IP1) 에 대하여 위상차 (F/M) T (단, T 는 입력 클록 신호 (CLK) 의 주기) 만큼 지연되고, 위상차 (F/M) 는 싱크로너스 미러 딜레이 (SMD) 에서, G/N배의 위상차로 압축하고, 링 오실레이터를 하여, 입력 클록 신호의 주기 (T) 의 FG/(2MN)배의 주기로 발진시킬 수 있다. 단, F, G, M, N 은 임의의 양의 정수이다. 또, 위상 보간기 (201, 202) 에 있어서의 F/M 의 M 은 인터폴레이터의 위상 내분비의 분해능 (단계), F 는 제어 신호에 따라 설정된다.
이상 본 발명을 상기 실시예에 의해 설명하였지만, 본 발명은 상기 실시예의 구성에만 한정되지 않고, 본 발명의 범위 내에서 당업자라면 이룰 수 있는 각종 변형, 수정을 포함함은 물론이다.
본 발명에 의하면, 동기식 지연 회로의 지연 재현용의 지연 회로를 링 오실레이터로서 사용하고 있고, 높은 체배를 실현하여, 소비 전력, 면적 증대를 억지 또는 삭감한다.
또한 본 발명에 의하면, 위상 보간기의 보간량과, 제 1, 제 2 지연 회로열에서의 지연비의 설정이라는 간단한 구성에 의해, 분수의 체배, 분수 분주를 용이하게 실현할 수 있다.

Claims (13)

  1. 복수단의 지연 회로를 구비하고, 입력 신호를 입력하여, 상기 입력 신호가 소정 지연 시간 진행한 위치의 지연 회로로부터 신호를 출력하는, 지연 측정용의 제 1 지연 회로열, 및
    복수단의 지연회로를 구비한 지연 재현용의 제 2 지연 회로열을 구비하고,
    상기 제 1 지연 회로열에서 상기 지연이 검출된 위치의 지연 회로로부터 출력되는 상기 신호에 기초하여, 상기 제 1 지연 회로열의 상기 지연이 검출된 위치에 대응하는, 상기 제 2 지연 회로열의 대응 지연 회로에 있어서, 상기 대응 지연 회로의 출력 단자가 상기 대응 지연 회로의 입력 단자에 귀환되어 폐루프의 발진 회로를 구성하고, 상기 제 2 지연 회로열의 출력 단자로부터, 상기 발진 회로로부터의 발진 출력 신호가 취출되는 것을 특징으로 하는 클록 생성 회로.
  2. 제 1 항에 있어서,
    상기 지연이 검출된 위치에 대응하는 상기 제 2 지연 회로열의 지연 회로 이외의 지연 회로는 후단의 지연 회로에 신호를 전달하지 않는 구성으로 되어 있는 것을 특징으로 하는 클록 생성 회로.
  3. 제 1 항에 있어서,
    상기 제 1 지연 회로열의 전단에, 제어 신호에 기초하여, 입력 신호에 대한 출력 신호의 위상을 가변으로 제어하는 위상 보간기를 구비하고, 상기 제 1 지연 회로열에 입력되는 상기 입력 신호의 지연이 가변으로 설정되는 것을 특징으로 하는 클록 생성 회로.
  4. 입력 클록 신호를 분주하는 분주 회로,
    상기 분주 클록 신호를 입력 신호로서 입력하고, 제어 신호에 기초하여, 상기 입력 신호에 대한 출력 신호 (「제 1 출력 신호」 라고 함) 의 위상을 가변으로 보간하여 출력하는 제 1 위상 보간기,
    상기 분주 클록 신호를 입력하고, 상기 입력 클록 신호에 기초하여 샘플 출력하는 유지 회로,
    상기 유지 회로로부터 출력되는 클록 신호를 입력 신호로서 입력하고, 제어 신호에 기초하여, 상기 입력 신호에 대한 출력 신호 (「제 2 출력 신호」 라고 함) 의 위상을 가변으로 보간하여 출력하는 제 2 위상 보간기,
    상기 제 1 위상 보간기 및 상기 제 2 위상 보간기로부터 각각 출력되는 상기 제 1 출력 신호 및 제 2 출력 신호를 입력하여, 복수단의 지연 유닛이 종속 형태로 접속되어 있는 제 1 지연 회로열, 및
    상기 제 1 지연 회로에 대하여 신호 전파 방향이 역방향으로 배치되어, 복수단의 지연 유닛이 종속 형태로 접속되어 있는 제 2 지연 회로열을 구비하고,
    상기 제 1 지연 회로열의 각 지연 유닛은,
    상기 지연 유닛이 초단인 경우, 상기 제 1 위상 보간기로부터 상기 제 1 지연 회로열로 입력되는 상기 제 1 출력 신호를 받고, 그 이외의 경우, 전단의 지연 유닛의 출력을 받는 지연 회로, 및
    상기 지연 회로의 출력을 상기 제 2 위상 보간기로부터 출력되는 상기 제 2 출력 신호에 기초하여 샘플 출력하는 유지 회로를 구비하고,
    상기 제 2 지연 회로열의 각각의 지연 유닛은,
    하나의 입력 단자에, 상기 지연 유닛이 초단인 경우에는 상기 제 1 지연 회로열의 출력, 그 이외의 경우, 전단의 지연 유닛으로부터의 출력을 받고,
    다른 입력 단자에, 상기 제 1 지연 회로열의 대응하는 지연 유닛의 유지 회로로부터의 출력을 받고, 상기 하나의 입력 단자에는 상기 제 2 지연 회로열의 출력 단자가 접속되는 논리 회로, 및
    상기 논리 회로의 출력을 입력으로 하는 지연 회로를 구비하고 있는 것을 특징으로 하는 클록 생성 회로.
  5. 제 4 항에 있어서,
    상기 제 2 지연 회로열의 지연 유닛의 상기 논리 회로는 상기 다른 입력 단자에 입력되는, 상기 제 1 지연 회로열의 대응하는 지연 유닛의 유지 회로로부터의 출력이, 상기 대응하는 지연 유닛이, 상기 제 1 출력 신호와 제 2 출력 신호 사이의 지연에 상당하는 위치에 있는 것을 나타내고 있을 때에, 활성화되고,
    상기 논리 회로의 상기 다른 입력 단자에 입력되는 신호가 활성 상태일 때, 상기 논리 회로는 상기 하나의 입력 단자에 입력된 신호를, 상기 지연 회로에 전달하고, 상기 논리 회로의 상기 다른 입력 단자에 입력되는 신호가 비활성 상태일 때에는 상기 논리 회로는 고정치를 출력하여, 상기 하나의 입력 단자에 입력된 신호를, 상기 지연 회로에 전달하지 않는 것을 특징으로 하는 클록 생성 회로.
  6. 제 4 항에 있어서,
    상기 논리 회로는 활성 상태일 때에는 상기 하나의 입력 단자에 입력된 신호를 반전하는 반전 회로로서 기능하고, 상기 지연 회로와 상기 논리 회로로 링 발진기를 구성하는 것을 특징으로 하는 클록 생성 회로.
  7. 제 4 항에 있어서,
    상기 논리 회로는 제 1 입력 단자에, 상기 지연 유닛이 초단인 경우에는 상기 제 1 지연 회로열의 출력, 그 이외의 경우, 전단의 지연 유닛으로부터의 출력을 받고,
    제 2 입력 단자에, 상기 제 1 지연 회로열의 대응하는 지연 유닛의 유지 회로로부터의 출력을 받고,
    제 3 입력 단자에, 상기 제 1 지연 회로열의 대응하는 지연 유닛의 다음 단의 유지 회로로부터의 출력의 반전 신호를 받는 3입력 부정 논리곱 (NAND) 회로로 이루어지고,
    상기 제 1 입력 단자에는 상기 제 2 지연 회로열의 출력 단자가 귀환 접속되 는 것을 특징으로 하는 클록 생성 회로.
  8. 제 3 항에 있어서,
    상기 위상 보간기에 있어서의 위상의 보간치와, 상기 제 1 및 제 2 지연 회로열에서의 지연 회로의 지연 시간의 비의 조합으로, 분수 체배, 분수 분주를 가변으로 생성하는 것을 특징으로 하는 클록 생성 회로.
  9. 제 1 항에 기재된 클록 생성 회로로 구성된 발진기,
    상기 발진기의 출력을 분주하는 분주 회로,
    상기 분주 회로의 출력과 입력 신호의 위상을 비교하는 위상 비교기,
    상기 위상 비교기의 출력을 입력으로 하여 평활화하는 디지털 필터, 및
    상기 필터의 출력을, 제어 신호로서 받아 제어 신호에 기초하여, 입력 신호에 대한 출력 신호의 위상을 가변으로 제어하는 위상 보간기를 구비하고,
    상기 위상 보간기의 출력이 상기 제 1 지연 회로열에 입력되는 것을 특징으로 하는 클록 생성 회로 장치.
  10. 제 3 항에 기재된 클록 생성 회로로 구성된 발진기,
    상기 발진기의 출력을 분주하는 분주 회로,
    상기 분주 회로의 출력과 입력 신호의 위상을 비교하는 위상 비교기 및,
    상기 위상 비교기의 출력을 입력으로 하여 평활화하는 디지털 필터를 구비하 고,
    상기 클록 생성 회로의 위상 보간기가, 상기 필터의 출력을, 제어 신호로서 받는 것을 특징으로 하는 클록 생성 회로 장치.
  11. 제 3 항에 기재된 클록 생성 회로로 구성된 발진기,
    상기 발진기의 출력을 분주하는 분주 회로,
    상기 분주 회로의 출력과 입력 신호의 위상을 비교하는 위상 비교기,
    상기 위상 비교기의 출력을 받아, 용량을 충방전하는 차지 펌프, 및
    상기 차지 펌프의 출력을 평활화하는 필터를 구비하고,
    상기 클록 생성 회로의 제 2 지연 회로열이, 상기 필터의 출력에 기초하여 지연이 가변 제어되는 것을 특징으로 하는 클록 생성 회로 장치.
  12. 제 4 항에 기재된 클록 생성 회로로 구성된 발진기,
    상기 발진기의 출력을 분주하는 분주 회로,
    상기 분주 회로의 출력과 입력 신호의 위상을 비교하는 위상 비교기, 및
    상기 위상 비교기의 출력을 입력으로 하여 평활화하는 디지털 필터를 구비하고,
    상기 클록 생성 회로의 위상 보간기가, 상기 필터의 출력을, 제어 신호로서 받는 것을 특징으로 하는 클록 생성 회로 장치.
  13. 제 4 항에 기재된 클록 생성 회로로 구성된 발진기,
    상기 발진기의 출력을 분주하는 분주 회로,
    상기 분주 회로의 출력과 입력 신호의 위상을 비교하는 위상 비교기,
    상기 위상 비교기의 출력을 받아, 용량을 충방전하는 차지 펌프, 및
    상기 차지 펌프의 출력을 평활화하는 필터를 구비하고,
    상기 클록 생성 회로의 제 2 지연 회로열이, 상기 필터의 출력에 기초하여 지연이 가변 제어되는 것을 특징으로 하는 클록 생성 회로 장치.
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