CN114253346A - 时序信号发生器及其校准系统和方法 - Google Patents

时序信号发生器及其校准系统和方法 Download PDF

Info

Publication number
CN114253346A
CN114253346A CN202111499224.8A CN202111499224A CN114253346A CN 114253346 A CN114253346 A CN 114253346A CN 202111499224 A CN202111499224 A CN 202111499224A CN 114253346 A CN114253346 A CN 114253346A
Authority
CN
China
Prior art keywords
delay
time
unit
calibration
target
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202111499224.8A
Other languages
English (en)
Other versions
CN114253346B (zh
Inventor
王俊
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hangzhou Changchuan Technology Co Ltd
Original Assignee
Hangzhou Changchuan Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hangzhou Changchuan Technology Co Ltd filed Critical Hangzhou Changchuan Technology Co Ltd
Priority to CN202111499224.8A priority Critical patent/CN114253346B/zh
Publication of CN114253346A publication Critical patent/CN114253346A/zh
Application granted granted Critical
Publication of CN114253346B publication Critical patent/CN114253346B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/08—Clock generators with changeable or programmable clock frequency
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/12—Synchronisation of different clock signals provided by a plurality of clock generators
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Pulse Circuits (AREA)

Abstract

本发明提供了一种时序信号发生器及其校准系统和方法，涉及通信的技术领域，时序信号发生器包括配置单元、组合逻辑单元和多个可编程时间延迟单元；配置单元接收每个可编程时间延迟单元的目标延迟时间，并基于目标延迟时间配置每个可编程时间延迟单元；每个可编程时间延迟单元接收边沿信号，并基于相应的目标延迟时间对边沿信号进行延迟输出，得到目标边沿信号；组合逻辑单元将多个目标边沿信号按照预设组合逻辑进行组合，得到目标时序信号。利用本发明提供的时序信号发生器能够在不改变系统时钟频率的情况下，灵活设置输出信号的波形以及频率，进而有效缓解了现有技术中的时序信号产生方法存在的无法满足时间刻度单位的分辨率提升需求的技术问题。

Description

时序信号发生器及其校准系统和方法
技术领域
本发明涉及通信的技术领域，尤其是涉及一种时序信号发生器及其校准系统和方法。
背景技术
现有技术中，通常利用高时钟频率和DLL(Delay locked Loop，延迟锁相环)技术产生不同相位时钟，进而产生高分辨率时间刻度单位，但是，通常情况下，系统时钟频率的提高能力受限，一般只能做微小的提升，导致无法显著提升系统的最小时间刻度。也即，现有技术中的时序信号产生方法无法满足时间刻度单位的分辨率提升需求。
发明内容
本发明的目的在于提供一种时序信号发生器及其校准系统和方法，以缓解了现有技术中的时序信号产生方法存在的无法满足时间刻度单位的分辨率提升需求的技术问题。
第一方面，本发明提供一种时序信号发生器，包括：配置单元、组合逻辑单元和多个可编程时间延迟单元；
所述配置单元的输入端与所述时序信号发生器的配置输入端相连接；所述配置单元的输出端分别与每个所述可编程时间延迟单元的延迟配置端相连接；
每个所述可编程时间延迟单元的输入端与所述时序信号发生器的每个边沿信号输入端一一对应连接；每个所述可编程时间延迟单元的输出端与所述组合逻辑单元的输入端一一对应连接；所述组合逻辑单元的输出端与所述时序信号发生器的输出端相连接；
所述配置单元用于接收所述配置输入端发送的每个所述可编程时间延迟单元的目标延迟时间，并基于所述目标延迟时间配置每个所述可编程时间延迟单元；
每个所述可编程时间延迟单元用于接收所述边沿信号输入端发送的边沿信号，并基于相应的所述目标延迟时间对所述边沿信号进行延迟输出，得到目标边沿信号；
所述组合逻辑单元用于将多个所述目标边沿信号按照预设组合逻辑进行组合，得到目标时序信号。
在可选的实施方式中，所述时序信号发生器还包括：第一选通单元和第二选通单元；
所述第一选通单元的输入端与所述时序信号发生器的第一校准端相连接；所述第一选通单元的输出端与每个所述可编程时间延迟单元的输入端一一对应连接；
每个所述可编程时间延迟单元的输出端与所述第二选通单元的输入端一一对应连接；所述第二选通单元的输出端与所述时序信号发生器的第二校准端相连接；
所述第一选通单元和所述第二选通单元用于辅助所述时序信号发生器对每个所述可编程时间延迟单元进行延迟时间校准。
第二方面，本发明提供一种时序信号发生器的校准系统，所述校准系统包括：时序数据确定模块、延迟时间校准模块、外接校准设备和多个上述前述实施方式中任一项所述的时序信号发生器；
所述时序数据确定模块的输出端与所述时序信号发生器的输入端相连接；所述延迟时间校准模块的输出端与每个所述时序信号发生器的第一校准端一一对应连接，所述延迟时间校准模块的输入端与每个所述时序信号发生器的第二校准端一一对应连接；每个所述时序信号发生器的输出端与所述外接校准设备的输入端一一对应连接；
所述延迟时间校准模块用于对每个所述时序信号发生器中的可编程时间延迟单元进行延迟时间校准；
所述外接校准设备用于测量目标可编程时间延迟单元与剩余可编程时间延迟单元之间的延迟时间偏差，并基于所述延迟时间偏差确定所有可编程时间延迟单元的延迟时间补偿值；
所述时序数据确定模块用于提供边沿信号和每个所述可编程时间延迟单元的目标延迟时间，以使所述时序信号发生器基于所述延迟时间和所述边沿信号输出目标时序信号。
在可选的实施方式中，延迟时间校准模块包括：延迟时间校准单元，第三选通单元和第四选通单元；
所述第三选通单元的输入端与所述延迟时间校准模块的输入端一一对应连接，所述第三选通单元的输出端与所述延迟时间校准单元的输入端相连接；
所述延迟时间校准单元的输出端与所述第四选通单元的输入端相连接，所述第四选通单元的输出端与所述延迟时间校准模块的输出端一一对应连接。
在可选的实施方式中，所述外接校准设备包括：示波器。
第三方面，本发明提供一种时序信号发生器的校准方法，所述校准方法应用于上述前述实施方式中任一项所述的时序信号发生器的校准系统，所述校准方法包括：
利用延迟时间校准模块对每个时序信号发生器中的每个可编程时间延迟单元进行延迟时间校准；
利用外接校准设备测量目标可编程时间延迟单元与剩余可编程时间延迟单元之间的延迟时间偏差，得到多个延迟时间偏差；
基于所述多个延迟时间偏差和目标延迟时间偏差确定每个所述可编程时间延迟单元的延迟时间补偿值，并将相应的延迟时间补偿值写入每个所述可编程时间延迟单元；其中，所述目标延迟时间偏差表示所述多个延迟时间偏差中的最大时间偏差。
在可选的实施方式中，利用延迟时间校准模块对每个时序信号发生器中的每个可编程时间延迟单元进行延迟时间校准，包括：
重复执行下述步骤，直至将所有可编程时间延迟单元的延迟时间校准完成：
控制所述延迟时间校准模块中第四选通单元的输出端选通目标时序信号发生器的第一校准端，以及，控制所述延迟时间校准模块中第三选通单元的输入端选通所述目标时序信号发生器的第二校准端；
控制所述目标时序信号发生器中第一选通单元的输出端选通目标可编程时间延迟单元的输入端，以及，控制所述目标时序信号发生器中第二选通单元的输入端选通所述目标可编程时间延迟单元的输出端；
利用所述延迟时间校准模块中的延迟时间校准单元对所述目标可编程时间延迟单元进行延迟时间校准。
在可选的实施方式中，利用外接校准设备测量目标可编程时间延迟单元与剩余可编程时间延迟单元之间的延迟时间偏差，得到多个延迟时间偏差，包括：
利用外接校准设备测量目标时序信号发生器中的目标可编程时间延迟单元与剩余时序信号发生器中的每个可编程时间延迟单元的延迟时间偏差，得到第一延迟时间偏差集合；
利用外接校准设备测量目标剩余时序信号发生器中的任一可编程时间延迟单元与所述目标时序信号发生器中的其余可编程时间延迟单元的延迟时间偏差，得到第二延迟时间偏差集合；
基于所述第一延迟时间偏差集合和所述第二延迟时间偏差集合确定所述目标可编程时间延迟单元与所述剩余可编程时间延迟单元之间的延迟时间偏差。
第四方面，本发明提供一种电子设备，包括存储器、处理器，所述存储器上存储有可在所述处理器上运行的计算机程序，所述处理器执行所述计算机程序时实现上述前述实施方式中任一项所述的校准方法的步骤。
第五方面，本发明提供一种具有处理器可执行的非易失的程序代码的计算机可读介质，所述程序代码使所述处理器执行前述实施方式中任一项所述的校准方法。
本发明提供的时序信号发生器，包括：配置单元、组合逻辑单元和多个可编程时间延迟单元；配置单元的输入端与时序信号发生器的配置输入端相连接；配置单元的输出端分别与每个可编程时间延迟单元的延迟配置端相连接；每个可编程时间延迟单元的输入端与时序信号发生器的每个边沿信号输入端一一对应连接；每个可编程时间延迟单元的输出端与组合逻辑单元的输入端一一对应连接；组合逻辑单元的输出端与时序信号发生器的输出端相连接；配置单元用于接收配置输入端发送的每个可编程时间延迟单元的目标延迟时间，并基于目标延迟时间配置每个可编程时间延迟单元；每个可编程时间延迟单元用于接收边沿信号输入端发送的边沿信号，并基于相应的目标延迟时间对边沿信号进行延迟输出，得到目标边沿信号；组合逻辑单元用于将多个目标边沿信号按照预设组合逻辑进行组合，得到目标时序信号。
利用本发明提供的时序信号发生器能够在不改变系统时钟频率的情况下，只需根据实际需求配置可编程时间延迟单元的数量，即可实现灵活设置输出信号的波形以及频率，进而有效缓解了现有技术中的时序信号产生方法存在的无法满足时间刻度单位的分辨率提升需求的技术问题。
附图说明
为了更清楚地说明本发明具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例提供的一种时序信号发生器的结构框图；
图2为本发明实施例提供的一种时序信号发生器的输入输出信号示意图；
图3为本发明实施例提供的一种可选的时序信号发生器的结构框图；
图4为本发明实施例提供的一种时序信号发生器的校准系统的系统框图；
图5为本发明实施例提供的一种延迟时间校准模块的结构框图；
图6为本发明实施例提供的一种时序信号发生器的校准方法的流程图；
图7为本发明实施例提供的一种电子设备的示意图。
图标：10-时序信号发生器；100-配置单元；200-组合逻辑单元；300-可编程时间延迟单元；400-第一选通单元；500-第二选通单元；20-时序数据确定模块；30-延迟时间校准模块；40-外接校准设备；301-延迟时间校准单元；302-第三选通单元；303-第四选通单元；60-处理器；61-存储器；62-总线；63-通信接口。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本发明实施例的组件可以以各种不同的配置来布置和设计。
因此，以下对在附图中提供的本发明的实施例的详细描述并非旨在限制要求保护的本发明的范围，而是仅仅表示本发明的选定实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
下面结合附图，对本发明的一些实施方式作详细说明。在不冲突的情况下，下述的实施例及实施例中的特征可以相互组合。
在ATE(Automatic Test Equipment，自动化测试设备)中Timing Generator模块(也即，时序信号发生器)是其最为核心的技术之一，利用该模块可以实现高速率、高精度波形的输出，现有技术中，通常利用高时钟频率和DLL(Delay locked Loop，延迟锁相环)技术产生不同相位时钟，进而产生高分辨率时间刻度单位，或者，直接使用专用DelayLine芯片产生高分辨率时间刻度单位。第一种时序信号产生方式中由于系统时钟频率的提升能力受限，因此该时序信号产生方法无法满足时间刻度单位的分辨率提升需求；第二种时序信号产生方式虽然能满足时间刻度单位的分辨率提升需求，但是由于专用DelayLine芯片通常占用较多空间，在通道数量较多的情况下无法实现布局。有鉴于此，本发明实施例提供了一种时序信号发生器，用以缓解上文中所提及的技术问题。
实施例一
图1为本发明实施例提供的一种时序信号发生器的结构框图，如图1所示，该时序信号发生器10包括：配置单元100、组合逻辑单元200和多个可编程时间延迟单元300。
配置单元100的输入端与时序信号发生器的配置输入端相连接；配置单元100的输出端分别与每个可编程时间延迟单元300的延迟配置端相连接。
每个可编程时间延迟单元300的输入端与时序信号发生器的每个边沿信号输入端一一对应连接；每个可编程时间延迟单元300的输出端与组合逻辑单元200的输入端一一对应连接；组合逻辑单元200的输出端与时序信号发生器的输出端相连接。
配置单元100用于接收配置输入端发送的每个可编程时间延迟单元300的目标延迟时间，并基于目标延迟时间配置每个可编程时间延迟单元300。
每个可编程时间延迟单元300用于接收边沿信号输入端发送的边沿信号，并基于相应的目标延迟时间对边沿信号进行延迟输出，得到目标边沿信号。
组合逻辑单元200用于将多个目标边沿信号按照预设组合逻辑进行组合，得到目标时序信号。
通过上文中对本发明实施例所提供的时序信号发生器的结构描述可知，每个时序信号发生器(Timing Generator，简称TG)中包含了多个可编程时间延迟单元300(DelayLine，下文简称为DL)，每个DL作为独立可编程时间延迟单元300，通过配置不同的值可实现不同的延迟时间，也即，可对其输入信号实现可编程延迟。配置单元100的作用是配置DL，通过该单元，用户可以设置每个DL的延迟时间；组合逻辑单元200的作用是将不同DL输出的目标边沿信号组合在一个周期内并输出，可选的，组合逻辑单元200的组合逻辑为异或逻辑，本发明实施例不对组合逻辑单元200的组合逻辑进行具体限定，用户可以根据实际需求进行设置。
也就是说，时序信号发生器是将其接入的边沿信号按照设定的时间进行延迟并组合，并将组合后得到的目标时序信号进行输出。一个边沿信号可理解为一个信号事件，即表示在某个系统时钟周期内执行一个特定事件，图2为本发明实施例提供的一种时序信号发生器的输入输出信号示意图，如图2所示，Edge_1、Edge_2、Edge_3和Edge_N在一个周期内同一时刻由低到高接入一个高电平，并通过各自的DL将其进行不同的延迟，在组合逻辑单元200(图2中Formatter)的输入侧实现不同Edge上升沿的错位然后经过组合逻辑单元200的异或逻辑组合，在I/O管脚(时序信号发生器的输出端)就可以得到一个特定的波形，且波形频率相较于系统时钟频率提高了4倍，即在不提升系统时钟频率的条件下实现了输出波形频率的提升，通过配置DL可精确实现特定时间T1、T2、T3和TN。需要说明的是，本发明实施例不对配置单元100与DL之间的连接方式进行具体限定，图1中的连接方式可理解为通过并行总线连接，图2中的连接方式可理解为通过串行总线连接，两种连接方式均可。
基于以上描述可知，每个DL的输入端与时序信号发生器的边沿信号输入端一一对应连接，因此，时序信号发生器的边沿信号输入端的数量越多(也即，DL越多)意味着在一个周期内可以组合出更多种类和更高速率的信号波形，图2所提供的示意图就是一种利用较低的系统时钟周期Period来输出高频率的信号波形的具体应用场景。
本发明提供的时序信号发生器，包括：配置单元100、组合逻辑单元200和多个可编程时间延迟单元300；配置单元100的输入端与时序信号发生器的配置输入端相连接；配置单元100的输出端分别与每个可编程时间延迟单元300的延迟配置端相连接；每个可编程时间延迟单元300的输入端与时序信号发生器的每个边沿信号输入端一一对应连接；每个可编程时间延迟单元300的输出端与组合逻辑单元200的输入端一一对应连接；组合逻辑单元200的输出端与时序信号发生器的输出端相连接；配置单元100用于接收配置输入端发送的每个可编程时间延迟单元300的目标延迟时间，并基于目标延迟时间配置每个可编程时间延迟单元300；每个可编程时间延迟单元300用于接收边沿信号输入端发送的边沿信号，并基于相应的目标延迟时间对边沿信号进行延迟输出，得到目标边沿信号；组合逻辑单元200用于将多个目标边沿信号按照预设组合逻辑进行组合，得到目标时序信号。
利用本发明提供的时序信号发生器能够在不改变系统时钟频率的情况下，只需根据实际需求配置可编程时间延迟单元300的数量，即可实现灵活设置输出信号的波形以及频率，进而有效缓解了现有技术中的时序信号产生方法存在的无法满足时间刻度单位的分辨率提升需求的技术问题。并且相较于专用DelayLine芯片，其占用空间更小，成本更低。
具体的，由于物理走线的偏差以及器件PVT(P表示工艺偏差，V表示电源偏差，T表示温度偏差)等影响，为了实现输出高精度时间点，需要对时序信号发生器进行两方面的校准，一方面为DL单元的延迟时间校准，也即，DL实际产生的延迟与设定的延迟时间是否一致；另一方面是所有DL单元间延迟偏差的校准，既包括时序信号发生器内部的DL单元之间，又包括通道间(同一装置设置多个时序信号输出通道，每个通道包含一个时序信号发生器)，校准完成之后，即可保证所有通道间均能产生准确的同步输出特定波形，下述实施例中将对通道间校准的方法及系统进行详细介绍，本实施例将对为辅助单个DL单元进行延迟时间校准，时序信号发生器所增设的结构进行介绍。
在一个可选的实施方式中，如图3所示，时序信号发生器还包括：第一选通单元400和第二选通单元500。
第一选通单元400的输入端与时序信号发生器的第一校准端相连接；第一选通单元400的输出端与每个可编程时间延迟单元300的输入端一一对应连接。
每个可编程时间延迟单元300的输出端与第二选通单元500的输入端一一对应连接；第二选通单元500的输出端与时序信号发生器的第二校准端相连接。
第一选通单元400和第二选通单元500用于辅助时序信号发生器对每个可编程时间延迟单元300进行延迟时间校准。
通过以上描述可知，每个时序信号发生器上设置两个校准端口(第一校准端和第二校准端)，当时序信号发生器与延迟时间校准模块通过以上两个端口建立连接时，通过第一选通单元400和第二选通单元500同时选通一路DL，即可对该选通的DL进行延迟时间校准。例如，当第一选通单元400的输入端与其第一输出端(也即，时序信号发生器内第一个可编程时间延迟单元(DL1)的输入端)选通，且第二选通单元500的输出端与其第一输入端(也即，时序信号发生器内第一个可编程时间延迟单元(DL1)的输出端)选通时，延迟时间校准模块与DL1就是串接在一起形成一个回路，此时，通过延迟时间校准模块即可对DL1进行延迟时间校准。以此类推，利用第一选通单元400和第二选通单元500分别选通剩余的DL，即可完成所有DL的延迟时间校准。
DL通常为一个可配置的时间延长模块，通常配置步数为0-1023，每个配置步数表示一个特定时间，比如每一步为10ps，那么配置1023表示1023*10＝10.23ns；但实际应用时配置步数为一步时可能并不会得到准确的延迟时间：10ps，真实情况可能是延迟9ps或者11ps，或者其他时长，这样就会导致设置的延迟时间和实际的延迟时间不一致。利用延迟时间校准模块对DL进行校准时，就是延迟时间校准模块把每一个步长的真实延迟时间测出来，比如步长配置为1023时测试得到的真实延迟时长为10.49ns，此时就把1023和10.49ns作为一组数据存在存储单元中，依次类推，会得到0-1023总共1024组步长与延迟时间的数据对。
校准完成后，在DL接收到目标延迟时间之后，可以利用目标延迟时间到存储单元中通过查找表的方法找到相应的配置步数，例如需要配置10.3ns延长，通过查找表找到最接近的配置步数为1021，那么将步数1021写入到DL中，即完成DL延迟时间的配置。
实施例二
图4是本发明实施例提供的一种时序信号发生器的校准系统的系统框图，如图4所示，该校准系统包括：时序数据确定模块20、延迟时间校准模块30、外接校准设备40和多个上述实施例一中的任一种时序信号发生器(图4中的TG)；
时序数据确定模块20的输出端与时序信号发生器的输入端相连接；延迟时间校准模块30的输出端与每个时序信号发生器的第一校准端一一对应连接，延迟时间校准模块30的输入端与每个时序信号发生器的第二校准端一一对应连接；每个时序信号发生器的输出端与外接校准设备40的输入端一一对应连接。
延迟时间校准模块30用于对每个时序信号发生器中的可编程时间延迟单元(图中的DL)进行延迟时间校准。
外接校准设备40用于测量目标可编程时间延迟单元与剩余可编程时间延迟单元之间的延迟时间偏差，并基于延迟时间偏差确定所有可编程时间延迟单元的延迟时间补偿值。
时序数据确定模块20用于提供边沿信号和每个可编程时间延迟单元的目标延迟时间，以使时序信号发生器基于延迟时间和边沿信号输出目标时序信号。
通过上文对本发明实施例提供的时序信号发生器的校准系统的描述可知，除待校准的多个时序信号发生器之外，校准系统内还需另设时序数据确定模块20、延迟时间校准模块30和外接校准设备40。时序数据确定模块20(Pattern&Timing模块)可理解为输出时序信号的数据产生模块，该模块用于描述输出波形的时间、事件等信息，并将其分解为Edge_1、Edge_2、Edge_3…Edge_N和TimingSet信息传送给TG模块(也即，上文中的时序信号发生器)。延迟时间校准模块30(也即，Timing Measurement模块)用于校准单个DL单元的延迟时间，也即，将DL的设定延迟时间与实际测量的延迟时间进行比较，并进行相应的补偿。单个DL单元延迟时间校准完成之后，还需利用外接校准设备40(Timing Calibration Tool，简称TCT)对DL单元之间的延迟时间偏差进行校准。本发明实施例不对时序数据确定模块20、延迟时间校准模块30和外接校准设备40的设备类型及设备型号进行具体限定，用户可以根据实际情况进行选择。可选的，上述外接校准设备40包括：示波器。
上述实施例一中已经介绍了单个DL单元的校准流程，在对DL单元之间的延迟时间偏差进行校准时，需使用外接校准设备40，以图4所提供的校准系统为例进行举例说明，首先利用所有TG模块在0时刻(只要是确定的同一时刻即可，不一定是0时刻，此处只是举例)利用Edge_1同时产生一个上升沿信号，利用外接校准设备40测量出所有I/O管脚处上升沿信号与第一个I/O管脚的偏差值，即不同通道间DL1的初始偏差值，依次记为Tio2_DL1、Tio3_DL1、Tio4_DL1。
接下来，保持TG_1的Edge_1设置不变，其余通道更改为Edge_2产生上升沿波形，继续用外接校准设备40测量出所有通道与TG_1的DL1的偏差值，即TG_1以外的所有DL2与TG_1的DL1的初始偏差值，以此类推，测量出TG_1以外的所有DL与TG_1的DL1的初始偏差值，依次记为Tio2_DL2、Tio3_DL2、Tio4_DL2…Tio2_DL3、Tio3_DL3、Tio4_DL3…。
进一步的，再以TG_2的Edge_1为基准(此处实际可以选择TG_1以外的任意一个DL，以TG_2的DL1为例进行说明)，测量出TG_1中DL2、DL3、DLN与TG_2的DL1偏差值。因为上述步骤中已经测量出TG_2中DL1与TG_1中DL1的偏差，因此本步骤经过计算可以进一步得到TG_1中DL2、DL3、DLN与DL1的偏差值，至此可以得到TG_1中DL1相对于剩余DL的初始偏差值。记为Tio1_DL2、Tio1_DL3、Tio1_DL4…。
最后，以最大偏差值为参考，将所有DL按照测量得到的偏差值进行补偿即可对齐所有DL，例如，若经比较得到Tio2_DL2为最大偏差值，则其余DL的补偿值分别为：
TG1_DL1：Tio2_DL2
TG1_DL2：Tio2_DL2-Tio1_DL2
TG1_DL3：Tio2_DL2-Tio1_DL3
TG2_DL1：Tio2_DL2-Tio2_DL1
TG2_DL2：0
TG2_DL3：Tio2_DL2-Tio2_DL3
……
最后，将上述所有补偿值作为DL的初始值写入各个DL模块中，即完成DL单元之间的延迟时间偏差进行校准，校准结束，便能保证所有通道间均能准确的同步输出特定波形，并且，通过全面校准之后，可实现高精度时间设置。
在一个可选的实施方式中，如图5所示，延迟时间校准模块30包括：延迟时间校准单元301，第三选通单元302和第四选通单元303。
第三选通单元302的输入端与延迟时间校准模块30的输入端一一对应连接，第三选通单元302的输出端与延迟时间校准单元301的输入端相连接。
延迟时间校准单元301的输出端与第四选通单元303的输入端相连接，第四选通单元303的输出端与延迟时间校准模块30的输出端一一对应连接。
上文中介绍了延迟时间校准模块30用于对时序信号发生器内部的每个DL进行延迟时间校准，当存在多通道时，延迟时间校准模块30为每个通道预留一对输入输出端口与通道中时序信号发生器的第一校准端和第二校准端相连接，由于校准过程中每次仅选通一路DL，因此，延迟时间校准模块30内部可设置延迟时间校准单元301，第三选通单元302和第四选通单元303，校准时，第三选通单元302和第四选通单元303同时选通同一个时序信号发生器的相应校准端。
实施例三
图6为本发明实施例提供的一种时序信号发生器的校准方法的流程图，该校准方法应用于上述实施例二中的任一种时序信号发生器的校准系统，如图6所示，该校准方法具体包括如下步骤：
步骤S102，利用延迟时间校准模块对每个时序信号发生器中的每个可编程时间延迟单元进行延迟时间校准。
步骤S104，利用外接校准设备测量目标可编程时间延迟单元与剩余可编程时间延迟单元之间的延迟时间偏差，得到多个延迟时间偏差。
步骤S106，基于多个延迟时间偏差和目标延迟时间偏差确定每个可编程时间延迟单元的延迟时间补偿值，并将相应的延迟时间补偿值写入每个可编程时间延迟单元。
其中，目标延迟时间偏差表示多个延迟时间偏差中的最大时间偏差。
具体的，在利用校准系统对含有多通道的时序信号发生装置进行校准时，结合上述实施例中的描述可知，首先需要利用延迟时间校准模块对每个时序信号发生器中的每个DL进行延迟时间校准，在确定DL的延迟时间校准完成之后，进一步还需要再对DL之间的延迟偏差进行校准，以使通道间以及DL间可实现信号的同步输出。
具体的，在进行DL间的延迟时间校准时，选定多个时序信号发生器中的任意一个DL作为目标可编程时间延迟单元，也即，目标DL，然后通过外接校准设备测量目标DL与剩余DL之间的延迟时间偏差，目标DL确定之后，多个时序信号发生器中目标DL之外的其他DL即为剩余DL。
在得到多个延迟时间偏差之后，为了使得所有DL的输出同步，因此，需要将所有DL的延迟时间补偿到同一水平。具体的，首先从多个延迟时间偏差中确定出最大时间偏差作为目标时间偏差，然后以目标时间偏差作为参考，结合实测的延迟时间偏差即可确定出每个DL实际需要写入的延迟时间补偿值，写入之后校准流程结束。
在一个可选的实施方式中，上述步骤S102，利用延迟时间校准模块对每个时序信号发生器中的每个可编程时间延迟单元进行延迟时间校准，具体包括如下步骤：
重复执行下述步骤S1021至步骤S1023，直至将所有可编程时间延迟单元的延迟时间校准完成：
步骤S1021，控制延迟时间校准模块中第四选通单元的输出端选通目标时序信号发生器的第一校准端，以及，控制延迟时间校准模块中第三选通单元的输入端选通目标时序信号发生器的第二校准端。
步骤S1022，控制目标时序信号发生器中第一选通单元的输出端选通目标可编程时间延迟单元的输入端，以及，控制目标时序信号发生器中第二选通单元的输入端选通目标可编程时间延迟单元的输出端。
步骤S1023，利用延迟时间校准模块中的延迟时间校准单元对目标可编程时间延迟单元进行延迟时间校准。
具体的，基于上文中的描述可知，在对每个DL进行校准时，首先控制第三选通单元和第四选通单元接通目标时序信号发生器(任意一个待校准的时序信号发生器)，然后控制目标时序信号发生器中的第一选通单元和第二选通单元接通目标DL(任意一个待校准的DL)，本发明实施例不对上述两个接通的步骤进行限定，任意一个在先均可。接通目标DL之后，通过延迟时间校准单元对其进行校准，进而保证了用户设置的延迟时间与DL实际产生的延迟时间是一致的。上文中已经对单个DL校准的方法进行了详细介绍，此处不再赘述。
在一个可选的实施方式中，上述步骤S104，利用外接校准设备测量目标可编程时间延迟单元与剩余可编程时间延迟单元之间的延迟时间偏差，得到多个延迟时间偏差，具体包括如下步骤：
步骤S1041，利用外接校准设备测量目标时序信号发生器中的目标可编程时间延迟单元与剩余时序信号发生器中的每个可编程时间延迟单元的延迟时间偏差，得到第一延迟时间偏差集合。
步骤S1042，利用外接校准设备测量目标剩余时序信号发生器中的任一可编程时间延迟单元与目标时序信号发生器中的其余可编程时间延迟单元的延迟时间偏差，得到第二延迟时间偏差集合。
步骤S1043，基于第一延迟时间偏差集合和第二延迟时间偏差集合确定目标可编程时间延迟单元与剩余可编程时间延迟单元之间的延迟时间偏差。
在对DL之间的延迟时间偏差进行校准时，首先选定目标TG(目标时序信号发生器，所有TG中的任意一个TG即可)中的目标DL(目标TG中的任意一个DL即可)，然后利用外接校准设备测量目标TG中的目标DL与剩余TG中的每个DL的延迟时间偏差，进而得到第一延迟时间偏差集合。
接下来，再从剩余TG中任选一个TG作为目标剩余时序信号发生器，并从目标剩余时序信号发生器中任选一个DL作为参考DL，利用外接校准设备测量参考DL与目标TG中除目标DL之外的DL(也即，目标时序信号发生器中的其余可编程时间延迟单元)之间的延迟时间偏差，从而得到第二延迟时间偏差集合。
鉴于第一延迟时间偏差集合中已经得到了参考DL与目标DL的延迟时间偏差，因此根据第二延迟时间偏差集合即可计算出目标TG中目标DL与目标TG中其余DL的延迟时间偏差，至此得到了目标DL与剩余DL之间的延迟时间偏差，具体的校准实例可参考上述实施例二中的内容，此处不再赘述。
实施例四
参见图7，本发明实施例提供了一种电子设备，该电子设备包括：处理器60，存储器61，总线62和通信接口63，所述处理器60、通信接口63和存储器61通过总线62连接；处理器60用于执行存储器61中存储的可执行模块，例如计算机程序。
其中，存储器61可能包含高速随机存取存储器(RAM，Random Access Memory)，也可能还包括非不稳定的存储器(non-volatile memory)，例如至少一个磁盘存储器。通过至少一个通信接口63(可以是有线或者无线)实现该系统网元与至少一个其他网元之间的通信连接，可以使用互联网，广域网，本地网，城域网等。
总线62可以是ISA总线、PCI总线或EISA总线等。所述总线可以分为地址总线、数据总线、控制总线等。为便于表示，图7中仅用一个双向箭头表示，但并不表示仅有一根总线或一种类型的总线。
其中，存储器61用于存储程序，所述处理器60在接收到执行指令后，执行所述程序，前述本发明实施例任一实施例揭示的流过程定义的装置所执行的方法可以应用于处理器60中，或者由处理器60实现。
处理器60可能是一种集成电路芯片，具有信号的处理能力。在实现过程中，上述方法的各步骤可以通过处理器60中的硬件的集成逻辑电路或者软件形式的指令完成。上述的处理器60可以是通用处理器，包括中央处理器(Central Processing Unit，简称CPU)、网络处理器(Network Processor，简称NP)等；还可以是数字信号处理器(Digital SignalProcessing，简称DSP)、专用集成电路(Application Specific Integrated Circuit，简称ASIC)、现成可编程门阵列(Field-Programmable Gate Array，简称FPGA)或者其他可编程逻辑器件、分立门或者晶体管逻辑器件、分立硬件组件。可以实现或者执行本发明实施例中的公开的各方法、步骤及逻辑框图。通用处理器可以是微处理器或者该处理器也可以是任何常规的处理器等。结合本发明实施例所公开的方法的步骤可以直接体现为硬件译码处理器执行完成，或者用译码处理器中的硬件及软件模块组合执行完成。软件模块可以位于随机存储器，闪存、只读存储器，可编程只读存储器或者电可擦写可编程存储器、寄存器等本领域成熟的存储介质中。该存储介质位于存储器61，处理器60读取存储器61中的信息，结合其硬件完成上述方法的步骤。
本发明实施例所提供的一种时序信号发生器的校准方法和电子设备的计算机程序产品，包括存储了处理器可执行的非易失的程序代码的计算机可读存储介质，所述程序代码包括的指令可用于执行前面方法实施例中所述的方法，具体实现可参见方法实施例，在此不再赘述。
另外，在本发明各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。
所述功能如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个处理器可执行的非易失的计算机可读取存储介质中。基于这样的理解，本发明的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行本发明各个实施例所述方法的全部或部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器(ROM，Read-Only Memory)、随机存取存储器(RAM，Random Access Memory)、磁碟或者光盘等各种可以存储程序代码的介质。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。
在本发明的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该发明产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”、“第三”等仅用于区分描述，而不能理解为指示或暗示相对重要性。
此外，术语“水平”、“竖直”、“悬垂”等术语并不表示要求部件绝对水平或悬垂，而是可以稍微倾斜。如“水平”仅仅是指其方向相对“竖直”而言更加水平，并不是表示该结构一定要完全水平，而是可以稍微倾斜。
在本发明的描述中，还需要说明的是，除非另有明确的规定和限定，术语“设置”、“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (10)

1.一种时序信号发生器，其特征在于，包括：配置单元、组合逻辑单元和多个可编程时间延迟单元；
所述配置单元的输入端与所述时序信号发生器的配置输入端相连接；所述配置单元的输出端分别与每个所述可编程时间延迟单元的延迟配置端相连接；
每个所述可编程时间延迟单元的输入端与所述时序信号发生器的每个边沿信号输入端一一对应连接；每个所述可编程时间延迟单元的输出端与所述组合逻辑单元的输入端一一对应连接；所述组合逻辑单元的输出端与所述时序信号发生器的输出端相连接；
所述配置单元用于接收所述配置输入端发送的每个所述可编程时间延迟单元的目标延迟时间，并基于所述目标延迟时间配置每个所述可编程时间延迟单元；
每个所述可编程时间延迟单元用于接收所述边沿信号输入端发送的边沿信号，并基于相应的所述目标延迟时间对所述边沿信号进行延迟输出，得到目标边沿信号；
所述组合逻辑单元用于将多个所述目标边沿信号按照预设组合逻辑进行组合，得到目标时序信号。
2.根据权利要求1所述的时序信号发生器，其特征在于，所述时序信号发生器还包括：第一选通单元和第二选通单元；
所述第一选通单元的输入端与所述时序信号发生器的第一校准端相连接；所述第一选通单元的输出端与每个所述可编程时间延迟单元的输入端一一对应连接；
每个所述可编程时间延迟单元的输出端与所述第二选通单元的输入端一一对应连接；所述第二选通单元的输出端与所述时序信号发生器的第二校准端相连接；
所述第一选通单元和所述第二选通单元用于辅助所述时序信号发生器对每个所述可编程时间延迟单元进行延迟时间校准。
3.一种时序信号发生器的校准系统，其特征在于，所述校准系统包括：时序数据确定模块、延迟时间校准模块、外接校准设备和多个上述权利要求1-2中任一项所述的时序信号发生器；
所述时序数据确定模块的输出端与所述时序信号发生器的输入端相连接；所述延迟时间校准模块的输出端与每个所述时序信号发生器的第一校准端一一对应连接，所述延迟时间校准模块的输入端与每个所述时序信号发生器的第二校准端一一对应连接；每个所述时序信号发生器的输出端与所述外接校准设备的输入端一一对应连接；
所述延迟时间校准模块用于对每个所述时序信号发生器中的可编程时间延迟单元进行延迟时间校准；
所述外接校准设备用于测量目标可编程时间延迟单元与剩余可编程时间延迟单元之间的延迟时间偏差，并基于所述延迟时间偏差确定所有可编程时间延迟单元的延迟时间补偿值；
所述时序数据确定模块用于提供边沿信号和每个所述可编程时间延迟单元的目标延迟时间，以使所述时序信号发生器基于所述延迟时间和所述边沿信号输出目标时序信号。
4.根据权利要求3所述的校准系统，其特征在于，延迟时间校准模块包括：延迟时间校准单元，第三选通单元和第四选通单元；
所述第三选通单元的输入端与所述延迟时间校准模块的输入端一一对应连接，所述第三选通单元的输出端与所述延迟时间校准单元的输入端相连接；
所述延迟时间校准单元的输出端与所述第四选通单元的输入端相连接，所述第四选通单元的输出端与所述延迟时间校准模块的输出端一一对应连接。
5.根据权利要求4所述的校准系统，其特征在于，所述外接校准设备包括：示波器。
6.一种时序信号发生器的校准方法，其特征在于，所述校准方法应用于上述权利要求3-5中任一项所述的时序信号发生器的校准系统，所述校准方法包括：
利用延迟时间校准模块对每个时序信号发生器中的每个可编程时间延迟单元进行延迟时间校准；
利用外接校准设备测量目标可编程时间延迟单元与剩余可编程时间延迟单元之间的延迟时间偏差，得到多个延迟时间偏差；
基于所述多个延迟时间偏差和目标延迟时间偏差确定每个所述可编程时间延迟单元的延迟时间补偿值，并将相应的延迟时间补偿值写入每个所述可编程时间延迟单元；其中，所述目标延迟时间偏差表示所述多个延迟时间偏差中的最大时间偏差。
7.根据权利要求6所述的校准方法，其特征在于，利用延迟时间校准模块对每个时序信号发生器中的每个可编程时间延迟单元进行延迟时间校准，包括：
重复执行下述步骤，直至将所有可编程时间延迟单元的延迟时间校准完成：
控制所述延迟时间校准模块中第四选通单元的输出端选通目标时序信号发生器的第一校准端，以及，控制所述延迟时间校准模块中第三选通单元的输入端选通所述目标时序信号发生器的第二校准端；
控制所述目标时序信号发生器中第一选通单元的输出端选通目标可编程时间延迟单元的输入端，以及，控制所述目标时序信号发生器中第二选通单元的输入端选通所述目标可编程时间延迟单元的输出端；
利用所述延迟时间校准模块中的延迟时间校准单元对所述目标可编程时间延迟单元进行延迟时间校准。
8.根据权利要求6所述的校准方法，其特征在于，利用外接校准设备测量目标可编程时间延迟单元与剩余可编程时间延迟单元之间的延迟时间偏差，得到多个延迟时间偏差，包括：
利用外接校准设备测量目标时序信号发生器中的目标可编程时间延迟单元与剩余时序信号发生器中的每个可编程时间延迟单元的延迟时间偏差，得到第一延迟时间偏差集合；
利用外接校准设备测量目标剩余时序信号发生器中的任一可编程时间延迟单元与所述目标时序信号发生器中的其余可编程时间延迟单元的延迟时间偏差，得到第二延迟时间偏差集合；
基于所述第一延迟时间偏差集合和所述第二延迟时间偏差集合确定所述目标可编程时间延迟单元与所述剩余可编程时间延迟单元之间的延迟时间偏差。
9.一种电子设备，包括存储器、处理器，所述存储器上存储有可在所述处理器上运行的计算机程序，其特征在于，所述处理器执行所述计算机程序时实现上述权利要求6至8中任一项所述的校准方法的步骤。
10.一种具有处理器可执行的非易失的程序代码的计算机可读介质，其特征在于，所述程序代码使所述处理器执行权利要求6至8中任一项所述的校准方法。
CN202111499224.8A 2021-12-09 2021-12-09 时序信号发生器及其校准系统和方法 Active CN114253346B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202111499224.8A CN114253346B (zh) 2021-12-09 2021-12-09 时序信号发生器及其校准系统和方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202111499224.8A CN114253346B (zh) 2021-12-09 2021-12-09 时序信号发生器及其校准系统和方法

Publications (2)

Publication Number Publication Date
CN114253346A true CN114253346A (zh) 2022-03-29
CN114253346B CN114253346B (zh) 2024-09-24

Family

ID=80791885

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202111499224.8A Active CN114253346B (zh) 2021-12-09 2021-12-09 时序信号发生器及其校准系统和方法

Country Status (1)

Country Link
CN (1) CN114253346B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116087579A (zh) * 2023-04-12 2023-05-09 南京宏泰半导体科技股份有限公司 一种高精度程控数字时序波形发生装置
CN116303165A (zh) * 2023-03-09 2023-06-23 深圳高铂科技有限公司 多芯片同步系统及方法

Citations (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1207612A (zh) * 1997-05-30 1999-02-10 日本电气株式会社 用于一数字倍频器的组合延迟电路
US6518813B1 (en) * 1999-01-29 2003-02-11 Seiko Epson Corporation Clock generating circuit and semiconductor integrated circuit using the same
CN1499719A (zh) * 2002-10-31 2004-05-26 ��ķ�ɷ����޹�˾ 时钟生成装置
CN1741384A (zh) * 2004-08-26 2006-03-01 恩益禧电子股份有限公司 时钟生成电路
CN101032075A (zh) * 2004-09-30 2007-09-05 摩托罗拉公司 用于频率合成的方法和设备
JP2009231897A (ja) * 2008-03-19 2009-10-08 Nec Corp クロック信号分周回路および方法
CN103389952A (zh) * 2012-05-08 2013-11-13 三星电子株式会社 片上系统、操作片上系统的方法及具有片上系统的系统
CN203933571U (zh) * 2014-05-08 2014-11-05 重庆莲芯电子科技有限公司 一种占空比自动可调节的时钟倍频电路
CN105431819A (zh) * 2013-09-06 2016-03-23 华为技术有限公司 异步处理器消除亚稳态的方法和装置
CN107340800A (zh) * 2015-01-23 2017-11-10 西安智多晶微电子有限公司 带有延迟反馈回路的cpld
CN108445734A (zh) * 2017-02-16 2018-08-24 新唐科技股份有限公司 时脉倍频、乘频及数字脉冲产生电路、时间数字转换器
CN110336545A (zh) * 2019-06-14 2019-10-15 东南大学 一种支持宽频率范围的双向自适应时钟电路
US20210004041A1 (en) * 2018-02-11 2021-01-07 University Of Science And Technology Of China Sequence signal generator and sequence signal generation method
CN112711296A (zh) * 2020-12-25 2021-04-27 北京航天测控技术有限公司 一种校准系统

Patent Citations (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1207612A (zh) * 1997-05-30 1999-02-10 日本电气株式会社 用于一数字倍频器的组合延迟电路
US6518813B1 (en) * 1999-01-29 2003-02-11 Seiko Epson Corporation Clock generating circuit and semiconductor integrated circuit using the same
CN1499719A (zh) * 2002-10-31 2004-05-26 ��ķ�ɷ����޹�˾ 时钟生成装置
CN1741384A (zh) * 2004-08-26 2006-03-01 恩益禧电子股份有限公司 时钟生成电路
CN101032075A (zh) * 2004-09-30 2007-09-05 摩托罗拉公司 用于频率合成的方法和设备
JP2009231897A (ja) * 2008-03-19 2009-10-08 Nec Corp クロック信号分周回路および方法
CN103389952A (zh) * 2012-05-08 2013-11-13 三星电子株式会社 片上系统、操作片上系统的方法及具有片上系统的系统
CN105431819A (zh) * 2013-09-06 2016-03-23 华为技术有限公司 异步处理器消除亚稳态的方法和装置
CN203933571U (zh) * 2014-05-08 2014-11-05 重庆莲芯电子科技有限公司 一种占空比自动可调节的时钟倍频电路
CN107340800A (zh) * 2015-01-23 2017-11-10 西安智多晶微电子有限公司 带有延迟反馈回路的cpld
CN108445734A (zh) * 2017-02-16 2018-08-24 新唐科技股份有限公司 时脉倍频、乘频及数字脉冲产生电路、时间数字转换器
US20210004041A1 (en) * 2018-02-11 2021-01-07 University Of Science And Technology Of China Sequence signal generator and sequence signal generation method
CN110336545A (zh) * 2019-06-14 2019-10-15 东南大学 一种支持宽频率范围的双向自适应时钟电路
CN112711296A (zh) * 2020-12-25 2021-04-27 北京航天测控技术有限公司 一种校准系统

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
罗鸣;黄亮;: "基于FPGA的高精度时间间隔测量技术研究", 光学与光电技术, no. 01, 10 February 2020 (2020-02-10) *

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116303165A (zh) * 2023-03-09 2023-06-23 深圳高铂科技有限公司 多芯片同步系统及方法
CN116303165B (zh) * 2023-03-09 2024-09-10 深圳高铂科技有限公司 多芯片同步系统及方法
CN116087579A (zh) * 2023-04-12 2023-05-09 南京宏泰半导体科技股份有限公司 一种高精度程控数字时序波形发生装置

Also Published As

Publication number Publication date
CN114253346B (zh) 2024-09-24

Similar Documents

Publication Publication Date Title
CN114253346B (zh) 时序信号发生器及其校准系统和方法
US6931338B2 (en) System for providing a calibrated path for multi-signal cables in testing of integrated circuits
CN103444084B (zh) 具有高分辨率相位对准的dtc系统
CN107209225B (zh) 使用校准的单个时钟源同步串行器-解串器协议的高速数据传输
CN110460505B (zh) 一种并行总线的时序校准方法、装置及接收端设备
CN103839590B (zh) 存储器时序参数的测量装置、方法及存储器芯片
TW557527B (en) Method and apparatus for calibration of integrated circuit tester timing
US5235566A (en) Clock skew measurement technique
CN107068192B (zh) 用于存储器的时序测量的本地时钟信号产生电路
US6876938B2 (en) Method to provide a calibrated path for multi-signal cables in testing of integrated circuits
US4837521A (en) Delay line control system for automatic test equipment
CN116755010A (zh) 半导体测试设备的数字i/o通道校准方法
CN111722670A (zh) 一种eMMC时序调整方法、系统及eMMC主控芯片
CN116627882A (zh) 基于ate设备的外部校准装置及多路时钟源对齐方法
EP1385308B1 (en) Method and apparatus for synchronizing multiple serial datastreams in parallel
TWI473432B (zh) 多相位時脈除頻器
CN112015229B (zh) 一种可使用调试器实现芯片内部时钟校准的电路
EP4194865A1 (en) Chip test circuit and circuit test method
CN111262583B (zh) 亚稳态检测装置和方法、adc电路
US10771048B2 (en) Measurement of the duration of a pulse
US6759885B2 (en) Self-calibrating clock generator for generating process and temperature independent clock signals
US6275068B1 (en) Programmable clock delay
CN114035417B (zh) 多条测量链路的首沿对齐方法、首沿对齐电路及系统
US20130116961A1 (en) Digital integrated circuit testing and characterization system and method
CN219016560U (zh) 通道延时校准设备及系统

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant