CN1499719A - 时钟生成装置 - Google Patents

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Abstract

一种时钟生成装置，利用可变延迟电路(2)控制在振荡器(1)处发生的基准时钟相位。可变延迟电路(2)通过延迟设定电路(11)可以以各时钟周期变更控制电压的设定，进行基准时钟的相位调制。利用使输出调制时钟的周期变动的设定进行频谱扩散。另外，延迟设定电路(11)检测可变延迟电路(2)的延迟元件的输出状态(时钟边缘)，通过将基准时钟与调制时钟的相位差限制在所定的范围(例如，基准时钟周期的1/2)内，在扩散时钟上保证一定的同步性。从而可以省去将频谱扩散时钟用于系统内的各电路部的动作时的数据传输接口中的缓冲存储器(现有技术中需要)，可以方便地应用于系统内的动作时钟，提高系统的性能。

Description

时钟生成装置
技术领域
本发明涉及作为动作时钟而用于电子装置、微处理器等的时钟生成装置。更具体地说，就是涉及一种通过对时钟周期进行调制(使频谱扩散)来实现降低因高频的动作时钟而产生的干扰辐射噪声(EMI：ElectroMagnetic Interference)的时钟生成装置。
背景技术
现在，许多的电子装置使用微处理器、数字电路等，这些电路的内部具有时钟发生器，利用所发生时钟使电路动作。近年，随着动作的高速化，必要的动作时钟的频率也增高了，使从高速的微处理器里发生的干扰辐射噪声(EMI)成了不可忽视的问题。对于这些MEI，也有政府部门采取行动制定了限制规定的。例如，美国的FCC(FederalCommunications Commission)作为对产生高频的机器进行限制的一环，制定了用于测量从机器里发生EMI的试验程序和最大允许放出量。也是为了遵守政府部门对于这些EMI的限制，至今为止一直在进行各种各样的EMI对策。例如，高频抑制元件的开发、或者对发生EMI机器进行屏蔽(用金属将周边隔离)、还有可以抑制EMI放出的电路等。但是，这些方法中，特别是包括利用屏蔽法时还需要大型电路板的情况，都存在着为了抑制EMI的放出的许多技术上的困难和为了克服这些困难需要很多的劳力和成本的问题。
因此，作为减少EMI的其它途径，出现了从使时钟信号自身发生变化的这一观点出发的研究。作为利用使时钟信号自身变化的方法，周知一种调制时钟频率使频谱扩散的方法。例如，下述专利文献1。
〔专利文献1〕
特开平9-98152号公报
但是，在上述专利文献1的特开平9-98152号公报(扩散频谱·时钟生成装置)中所发表的方法里，是以根据随频率调制分布而生成的控制电压来控制VCO(电压控制式振荡器)的振荡频率为前提的，在生成控制电压的过程中，对于基准时钟由于使用分频器，所以相位比较频率降低，容易受杂音等外部因素的影响。所以，要想实现基准时钟和使以基准时钟为基础生成的频谱扩散时钟相位具有准确的所希望的周期分布是件困难的事。
另外，如果考虑到：在由多个装置或者电路构成一个系统的情况下，在系统内的装置或者电路的各部的动作中使用频谱扩散时钟时，在一个系统内就会有相互之间相位不被保证的多个的时钟存在。在采用了如上述专利文献1里所表示的那样的动作时钟的系统里，为了保持正确的动作，就必需使装置间的数据传输接口非同步化。因此，就必需增加缓冲储存器。
图10是表示装有现有技术的缓冲存储器的频谱扩散时钟的数据处理电路一例的电路模块。
如图10所示的那样，这个电路模块20，通过基准时钟生成电路22生成的基准时钟Rclk将所输入的数据输入到触发器24中，并存储在RAM26中。
存储在RAM26处的数据，通过在频谱扩散调制时钟生成电路23处生成的频谱扩散调制时钟被读出，并供给到触发器25。触发器25根据频谱扩散调制时钟Mclk将数据转送到利用侧的电路模块21中。
如现有技术那样，用频谱扩散调制时钟使装置动作时，通过使用暂时保持数据的缓冲储存器(图10例中的RAM26)，避免因各动作时钟不同步而产生的误动作。因此，成本上升了，而且也需要为了安装这个缓冲储存器的电路的空间。另外，因驱动缓冲储存器的时钟速度等的限制条件，非常繁琐而使设计更加困难。
发明内容
本发明是针对上述现有技术问题点的发明。其目的是提供一种生成可以减少干扰辐射能量水平的频谱扩散调制时钟的装置，该时钟生成装置，不需要采用现有技术中将用VCO生成的频谱扩散调制时钟(参照上述专利文献1)用作系统内的器件及电路的各部的动作时钟时、不得不在数据接口处安装的缓冲储存器，可方便地用作系统内的器件、电路等各部动作时钟，可以提高采用的系统的性能。
本发明之一的时钟生成装置，是具有基准时钟振荡器、和按照可按各时钟周期变更设定条件来控制由该振荡器产生的基准时钟相位的相位控制装置，并将相位受到该相位控制装置控制的时钟作为输出的时钟生成装置，其特征在于：所述相位控制装置使输出时钟的频谱扩散那样地来变更所述设定条件。
本发明之二的时钟生成装置，是具有按照可按各时钟周期变更设定条件来控制所输入的基准时钟相位的相位控制装置，并将相位受到该相位控制装置控制的时钟作为输出的时钟生成装置，其特征在于：所述相位控制装置使输出时钟的频谱扩散那样地来变更所述设定条件。
本发明之三的发明是根据权利要求1或2所述的时钟生成装置，其特征在于：所述相位控制装置具备：根据对应所述设定条件的控制输入使基准时钟延迟的可变延迟电路；和检测该可变延迟电路的延迟状态，并调整对可变延迟电路的控制输入，以使通过延迟相位受到控制的时钟与基准时钟的相位差不会超过以时钟周期为单位所规定的所定界限值的电路。
本发明之四的发明是根据权利要求1～3中任一项所述的时钟生成装置，其特征在于：所述相位控制装置，按照使相位受到控制的时钟与基准时钟的相位差、在以时钟周期为单位所规定的规定的所述界限值内的上限及下限之间渐增、渐减那样的分布，进行控制输入的调整。
本发明之五的发明是根据权利要求3或4所述的时钟生成装置，其特征在于：具有将所述可变延迟电路作为电路要素的DLL电路，并用DLL电路和所述相位控制装置合成可变延迟电路的控制输入。
本发明之六的发明是根据权利要求5所述的时钟生成装置，其特征在于：将所述可变延迟电路作为根据控制电压使基准时钟延迟的电路，所述DLL电路具有：对来自该可变延迟电路的延迟输出时钟与基准时钟的相位进行比较的比较器；和根据该比较器的相位差输出生成所述可变延迟电路的控制电压的第1充电泵，所述相位控制装置，在调整控制输入的电路中，采用比第1充电泵容量更大的第2充电泵，作为控制条件相应所设定的相位差生成控制电压。
附图说明
图1是关于本发明的实施例的频谱扩散调制时钟生成电路的框图。
图2是表示在图1里作为电路元件而使用的充电泵的一例电路图。
图3是表示基准时钟Rclk与作为延迟设定电路的输出的相位调制时钟Mclk之间关系的时序图。
图4是表示从可变延迟电路的延迟元件输出的p1、p2、……p8的时序图。
图5是表示基准时钟Rclk与频谱扩散调制时钟Mclk之间的关系，及对相位差的检测原理进行说明的时序图。
图6是按照每一周期使可变延迟电路的控制输入增加ΔV的控制作用下，相位经调制的时钟的时序图。
图7是表示频谱扩散调制时钟生成时的动作特性的图。
图8是表示采用本发明的频谱扩散调制时钟生成电路的数据处理电路的一个例子的电路模块。
图9是表示不进行频谱扩散调制的时钟与本发明的频谱扩散调制时钟的功率频谱的图。
图10是表示采用了装有现有技术的缓冲储存器的频谱扩散时钟的数据处理电路的一个例子的电路模块。
图中：1…基准时钟振荡器；2…可变延迟电路；3…相位比较器；4…第1充电泵；5…滤波器；10…DLL(延迟同步)电路；11…延迟设定电路；12…第2充电泵。
具体实施方式
根据附图和以下实施例，对本发明的时钟生成装置进行说明。
本发明的时钟生成装置，作为为了使所生成的时钟频谱产生扩散的手段，采用了按照在每个时钟周期变更可能的设定条件来控制基准时钟的相位的相位调制方式，根据这种控制方式，通过使生成的时钟的周期变动进行频谱扩散，而且将基准时钟与作为控制结果而生成的调制(频谱扩散)时钟之间的相位差限制在所规定的范围内，从而在调制(频谱扩散)时钟里，可以保证一定的同步性。
图1是作为装备有上述那样的本发明的构成要件的时钟生成装置的实施例的频谱扩散调制时钟生成电路的框图。
图1表示的频谱扩散调制时钟生成电路的基本电路，是将基准时钟作为输入进行动作的延迟同步(DLL)电路10。另外，作为实施例，也可以采用将产生基准时钟的时钟振荡器1和延迟同步(DLL)电路10一体化的电路构成。还可以采用将外置的时钟振荡器1连接到单体的延迟同步(DLL)电路10上的电路构成。
DLL电路10包括：由多个将从时钟振荡器1产生的基准时钟延迟的的延迟元件构成的可变延迟电路2；对从时钟振荡器1产生的基准时钟与从可变延迟电路输出的延迟时钟的相位进行比较的相位比较器3；根据相位比较3的输出而控制流入电流、流出电流，并对生成可变延迟电路2的控制电压Vctrl起作用的第1充电泵4；以及得到来自该充电泵4的电流的滤波器5。滤波器5的输出作为延迟控制电压Vctrl反馈到可变延迟电路2。另外，DLL电路10，可以将上述各电路要素IC化，构成单体电路的构成，也可以将滤波器5外置。
在这里，延迟同步电路10的输出端子13的经调制的时钟Mclk，作为输出时钟被供给到利用侧的电路模块(图中未表示)。另外，延迟设定的电路11是操作为了调整由于生成对应所设定的延迟量(延迟时间)的延迟控制电压Vctrl的电流而附加的第2充电泵12的电路。第2充电泵12比第1充电泵4容量大，将两充电泵的电流通过公共端子6进行合成，并作为向可变延迟电路2的控制输入。
图2是表示在图1里作为电路要素采用的充电泵的一个例子的电路图。如图2所表示的那样，充电泵是由：第1电流源7、第2电流源8、第1开关SW1、第2开关SW2、电容器9以及输出端Vout构成的。这个充电泵通过接受前级的相位比较器3的输出信号或者由延迟设定电路11设定的延迟时间，并使开关SW1或者SW2中的某一开关在Δt期间接通，使来自第1电流源1的电流I经第1开关SW1流向电容器9(此时的充电量/ΔQ＝IΔt)或者由第2电流源2经第2开关SW2抽取电容器9的电荷(这时的放电量/ΔQ＝-I’Δt)，从而可以使输出电压Vout变化ΔV(＝ΔQ/C)
这个ΔV的变化，在延迟同步电路10经滤波器成为流向可变延迟电路2的控制电压Vctrl，进行输出时钟脉冲的相位(延迟)控制。
图3是表示基准时钟Rclk与作为可变延迟电路2的输出时钟的相位调制时钟Mclk的关系的时序图。该图中的(a)是基准时钟的波形。在DLL电路10里，可变延迟电路2的延迟时间被控制得与基准时钟Rclk的周期相等。其结果是，相位调制时钟Mclk比基准时钟Rclk滞后一个周期。与基准时钟Rclk同相位时，就像图3(b)表示的那样是用滞后一个周期的波形表示的。
而当延迟控制电压Vctrl变高ΔV时，就像图3(c)所表示的那样，相对于基准时钟成了超前相位。相反，当延迟控制电压Vctrl变低ΔV时，就像图3(d)所表示的那样，就成了滞后相位。
在此，参照图1对DLL电路10的动作进行说明，在这个电路的相位比较器3里，所输入的基准时钟Rclk与输出时钟Mclk之间的相位差被检测，根据该相位差控制第1充电泵4的充放电。作为其结果，所生成的延迟控制电压Vctrl经滤波器5被负反馈到可变延迟的电路2，朝着消除相位差的方向调整延迟，进行朝着与输入时钟同相的方向收敛那样的控制动作。
也就是说，当可变延迟电路2的输出信号的相位比基准时钟Rclk超前时，相位比较器3就生成相当于使第1充电泵4的开关SW2超前的接通期间信号。这样，第1充电泵4将电荷ΔQ从电容器9中抽出，使作为输出电压的延迟控制电压Vctrl降低ΔV，进行使可变延迟电路2的时钟脉冲相位延迟的动作。
相反，当可变延迟电路2的输出信号的相位比基准时钟Rclk滞后时，相位比较器3就生成相当于使第1充电泵4的开关SW1滞后的接通期间信号。这样，第1充电泵4进行控制，使作为输出电压的延迟控制电压Vctrl提高ΔV，其结果输出时钟Mclk的相位超前。通过这样，进行使输出时钟Mclk的相位与时钟振荡器1的相位同步的动作。
就像上述的那样，DLL电路10的动作本身是进行使输出时钟Mclk的相位与基准时钟Rclk的相位同步的反馈控制动作。可是，在本发明里，如后面将要详述的那样，通过对基准时钟Rclk进行相位调制，使输出时钟Mclk的频谱扩散，但是，作为为了这一点的手段，在本实施例里，利用作为上述的DLL电路10的要素而表示的可变延迟电路2，来实现通过控制可变延迟电路2使频谱扩散的功能。
具体地讲就是，将比第1充电泵4容量更大的第2充电泵12连接到共同的输入端子上，对流向可变延迟电路2的两充电泵的电流的输入进行控制。这时，因为第2充电泵12的输出信号比第1充电泵4的输出信号设定得大，所以操作第2充电泵的输出信号使控制输入变化，从而可以按需生成周期变化的时钟信号。
下面，详细说明按照这样的方法进行的本实施例的频谱扩散调制时钟的生成过程。
本发明，通过利用相位调制方式使来自振荡器的基准时钟周期变动来进行频谱扩散。这时将基准时钟Rclk与调制时钟Mclk之间的相位差限制在规定的范围里，在调制(经频谱扩散的)时钟里，保证一定的同步性。
在进行分别将基准时钟Rclk、调制时钟Mclk作为基准的两个系统之间的数据交换时，如果这种一定的同步性没被保证时，就把这个系统间看作是非同步的接口，这时，就有必要设置为了在两个系统之间进行正确的数据交换的手段。也就是，为了用非同步的系统接口正确地相互接收发送数据，就有必要像在上述的“现有技术”中图10那样，设置使用了缓冲储存器等的所谓非同步接口电路。
所谓的保证一定的同步性，定义为在将上述不同的时钟作为基准的两个系统之间的接口的时序制约。通过进行在这种一定的时序制约下可进行数据的交换的系统时序设计，可以取消上述的非同步接口电路。
例如，将基准时钟Rclk与调制时钟Mclk之间的相位差的界限定为例如基准时钟Rclk的1/2周期，在定义了这个时序制约的情况下，一旦相对于基准时钟Rclk的调制时钟Mclk的相位差超过了这个界限(图3(e)的状态)，就会去取下个周期的数据(数据的读取是在时钟脉冲上升沿的时刻)，这样就成了一个错误的数据了。
因此，在本例中，使调制时钟脉冲边缘，如图3(f)所表示的那样，处于-1/2Trclk与1/2Trclk之间(T)。也就是说，将基准时钟与调制时钟之间的相位差始终控制在基准时钟周期Trclk的1/2以内，只要保证一定的同步性，既使是采用频谱被扩散了的时钟，也可以不需要像在上述“现有技术”(参照图10)中的、数据传输接口所必需的缓冲储存器。另外，在本例中，将基准时钟Rclk与调制时钟Mclk之间的相位差的界限值定为基准时钟Rclk的1/2周期，但这个值只不过是作为时序制约设计条件的一个例子而已，它是个可以选择的。
在这里，对用作调制来自振荡器的基准时钟相位的手段而采用的可变延迟电路2的构成进行说明。可变延迟电路2由n个(在这里所表示的是8个的例子)的延迟元件构成，各延迟元件相应延迟控制电压Vctrl，分别使输入的时钟信号延迟所规定的量，并通过最后一级的元件，将调制时钟Mclk输出。
在具有上述那样构成的可变延迟电路2中，如上述那样，需要控制延迟输出(调制)时钟Mclk，使针对基准时钟Rclk的相位差不超过界限值(基准时钟Rclk的1/2周期)。为了进行这样的控制动作，在本实施例里，从各个延迟元件的输出端P1～P8，就生成了如图4所表示的被各个元件延迟、分别错开一定的间隔的延迟时钟p1～p8(另外，在图4里，省略了输出端P5～P8的波形图)，用于从与后述的基准时钟Rclk相位关系里，检测可变延迟电路2的动作状态。
下面，对检测根据延迟控制电压Vctrl控制的可变延迟电路2的动作状态的装置进行说明。可变延迟电路2的动作状态，可以通过从上述的各延迟元件的输出端产生的延迟时钟p1～p8的输出状态检测。根据每个时钟周期那一时刻的可变延迟电路2的延迟时钟p1～p8的输出状态，得到相对于基准时钟的调制时钟的相位差，再根据得到的相位差进行控制，使调制时钟不超过刚才讲述过的基准时钟周期Trclk的1/2。
因此，这个相位差检测装置设置在根据检测结果设定向可变延迟电路2的控制输入的延迟设定电路11中。从各延迟元件的端子P1～P8输出的相位不同的延迟时钟，被输入到延迟设定电路11的相位差检测装置里。
下面，对根据可变延迟电路2的各延迟元件的输出端P1～P8的输出状态、检测相对于基准时钟的调制时钟的相位差的方法进行详细说明。
图5表示基准时钟Rclk与频谱扩散调制时钟Mclk的关系，是说明相位差的检测原理的时序图。
图5中的(1)表示的是基准时钟Rclk与频谱扩散调制时钟Mclk的相位一致的情况。点A表示的是延迟了1周期的频谱扩散调制时钟Mclk的上升沿。表示在图5中的(1)的下方的时序图(1)′是表示在(1)的动作状态下可变延迟电路2的各延迟元件的时钟脉冲输出p1、p2……p8的上升沿时刻。另外，在这里，将基准时钟Rclk的High/Low的占空比设成50％。另外，采用了各延迟元件的时钟脉冲输出的p1、p2……p8的上升沿，其实即使下降沿也可以。
图5中的(2)是频谱扩散调制时钟脉冲Mclk上升沿时刻比基准时钟Rclk滞后的情况，同样的，图5中的(2)′是表示在(2)的动作状态下的可变延迟电路2的各延迟元件的时钟脉冲输出p1、p2……p8上升沿时刻。
图5中的(3)表示的是：频谱扩散调制时钟脉冲Mclk上升沿时刻，滞后到最大值1/2Trclk的情况。同样的图5中的(3)′表示的是：在(3)的动作状态下的可变延迟电路2的各延迟元件的时钟脉冲输出p1、p2……p8的上升沿时刻。
图5中的(4)表示的是：频谱扩散调制时钟脉冲Mclk上升沿时刻比基准时钟Rclk超前的情况。同样的图5中的(4)′表示的是：在(4)的动作状态下可变延迟电路2的延迟元件的时钟脉冲输出p1、p2……p8的上升沿时刻。
延迟设定电路11的相位差检测装置，是由逻辑电路或者微机构成的。通过对图5的(1)′～(5)′所表示的各延迟元件的时钟脉冲输出p1、p2……p8的上升沿(下降沿也可以，在以下叙述中也同样)时的基准时钟Rclk的电平High/Low进行判断，检测出可变延迟电路2的动作状态、即因延迟而产生的针对基准时钟的调制时钟的相位差。另外，延迟设定电路11，根据相位差的检测结果，变更用于生成向生成频谱扩散调制时钟的可变延迟电路2的输入控制电压的设定。
作为相位差检测实施程序，在各延迟元件的时钟脉冲输出的上升沿时刻，当基准时钟Rclk为High时生成H信号，为Low时生成L信号，该H、L信号的组合表示那个时候的可变延迟电路2的动作状态。
在前述图5中的(1)的情况下，在延迟元件输出p1～p4的上升沿时刻，因为基准时钟Rclk是High，所以生成了H信号，在延迟元件输出p5～p8的上升沿时刻，基准时钟因为是Low，所以生成L信号。
在下面的图5中的(2)的情况下，在p1～p3、p7、p8的上升沿时刻，因为基准时钟Rclk也是High，所以生成H信号。在p4～p6的上升沿时刻因为基准时钟是Low，所以生成L信号。同样的，在图5中的(3)的情况下，p1、p2、p6～p8的上升沿时刻，因为基准时钟Rclk也是High，所以生成H信号，p3～p5的上升沿时刻因为基准时钟是Low，所以生成L信号。
以上，对延迟元件的输出比基准时钟Rclk滞后的情况进行了说明。若对延迟元件的输出比基准时钟Rclk超前的情况进行同样的判断，可以得到〔表1〕里所表示的(4)、(5)。另外，〔表1〕汇总了图5中的(1)～(5)所表示的在动作状态下延迟元件输出p1～p8的判定结果。
〔表1〕
  p1   p2   p3   p4   p5   p6   p7   p8
  (1)   H   H   H   H   L   L   L   L
  (2)   H   H   H   L   L   L   H   H
  (3)   H   H   L   L   L   H   H   H
  (4)   H   H   H   H   H   L   L   L
  (5)   H   H   H   H   H   H   H   H
延迟设定电路11，由于是对按上述的那样得到的各延迟元件的时钟脉冲输出p1、p2……p8的上升沿时刻的基准时钟Rclk的电平的High/Low进行判断，并根据所得到的H、L信号的组合(参照〔表1〕)检测可变延迟电路2的动作状态、即调制时钟针对基准时钟的相位差，所以可以在变更可变延迟电路2的设定使相位差限制在周期Trclk1/2的范围内的延迟量(相位)的同时，进行相位调制。
下面，说明在对上述的将相位差抑制在周期Trclk的1/2的范围内的限制条件下，使调制时钟的周期变动(使频谱扩散的)的基准时钟的相位调制动作。
延迟设定电路11，在生成调制时钟时，就像上述的那样，因为将相位差限制在周期Trclk的1/2的范围内，所以当检测出相位差达到这个限制值的上限或下限(图5及〔表1〕的(3)、(5)的状态)时，分别变更目前的控制条件的设定。也就是说，当因使相位延迟的设定而超过限制值的情况下，就使相位朝超前的方向变更，而当因使相位超前的设定而超过限制值的情况下，就使相位朝滞后的方向变更。但是，在变更这种相位的延迟、超前时，为了同时使调制时钟的频谱扩散，作为每一个周期的相位调制结果，应以改变调制时钟周期那样的条件去变更设定。
首先，对根据设定变更的基本的相位控制动作进行说明。设定的变更，是在得到向超前或滞后的某一方向使周期变化Δt这种设定条件的变更指示后，实际上在可变延迟电路2中，是输入相应所需相位差的控制电压ΔV，从而产生使周期变化Δt的相位差。根据相位的超前或滞后进行控制，使控制电压下降ΔV或上升ΔV。作为一例，下面说明下降ΔV而使相位滞后的情况。
延迟设定电路11，为了使相位延迟使时钟周期变化Δt，将所需的控制电压ΔV作为可变延迟电路2的控制输入，并指示第2充电泵12取出与Δt相对应的电荷ΔQ，进行控制使延迟控制电压Vctrl降低ΔV。
图6表示的是利用这样的控制的相位调制时钟的时序图，图6中示出了进行控制使各基准时钟Rclk周期降低一定的延迟控制电压ΔV的例子。
如图6表示的那样，在这个例子里，对于调制时钟Mclk的第1时钟，将延迟控制电压Vctrl定为Vref-ΔV，另外，Vref是基准时钟Rclk和输出时钟调相时的延迟控制电压。根据该延迟控制电压Vctrl，调制时钟Mclk的相位从基准时钟Rclk的相位延迟Δt。同样，对于第2时钟，延迟设定电路11将延迟控制电压Vctrl定为Vref-2ΔV。根据该延迟控制电压Vctrl，调制时钟的相位从基准时钟的相位延迟2Δt。以下同样，对于第n时钟，生成从基准时钟的相位延迟nΔt的调制时钟。因此，这一期间的调制时钟的周期Tmclk成为基准时钟的周期Trclk+Δt，使周期变化Δt。
以上，说明了降低ΔV，使相位延迟进行控制的情况，对于提高ΔV，使相位超前进行控制的情况，也可以进行同样的控制。
以上虽然示出了在当基准时钟和调制时钟的相位差达到了限制值的上限或下限时，变更目前的控制条件的设定时，在进行相位的超前滞后的同时可以进行变更调制时钟的周期的基本的相位控制动作(参照图6)，但为了使调制时钟的频谱扩散，需要进行对调制时钟周期赋予不均匀的设定条件的变更。
下面所表示的实施例，是以上述的基本的相位控制动作为基础，适用于为了生成使频谱扩散的调制时钟的调制动作的实施例。
在本实施例里，在当基准时钟与调制时钟的相位差达到限制值(基准时钟同步Trclk的1/2)的上限或下限时，在变更到目前为止的控制条件的设定时，进行相位超前延迟的变更，和调制时钟周期的变更。并采用使周期离散使频谱扩散那样的调制分布。该调制分布，是在上述限制值的上限或下限之间使相位差(基准时钟和调制时钟的相位差)渐增、渐减的分布。
图7表示的是本实施例的频谱扩散调制时钟生成时的动作特性。图7的(A)表示对于时钟周期N的调制时钟的周期Tmclk，该周期以对于基准时钟周期Trclk的变化量(Δt)表示。在各时钟群n(1)、n(2)…都使周期变动。图7的(B)表示的是对于对应同图(A)的时钟周期N的基准时钟与调制时钟的相位差φ(N)。图7的(B)表示的相位差φ(N)是每1个周期的相位差，+φmax(N)是上述限制值(在上述实施例里，设成基准时钟周期Trclk的1/2)的上限值，-φmax(N)是下限值。
如图7(B)表示的那样，这个动作特性，是在上述限制值的上限值+φmax(N)和下限值-φmax(N)之间，相位差φ(N)的渐增、渐减交替重复，连接上下限值的各相位差特性曲线(对应图7(A)的时钟群n(1)、n(2)……)，使这之间的调制时钟周期Tmclk的设定为一定，因而用直线所表示。但在各时钟群中，分别设定不同的值的调制时钟周期Tmclk(在图示例，Δt、-2Δt、3Δt……)，使调制时钟周期不均匀。此外，在图7的例子里，将调制时钟的变动周期Nctm的半周期的调制分布，以折返的形式形成一周期的分布。
这样，通过使调制时钟周期不均匀进行变动，可以提高频谱扩散的效果。
图9示出了表示通过本实施例生成的频谱扩散调制时钟降低EMI效果的实验结果。
图9(a)示出了从20MHz到60MHz没有调制时钟的功率频谱。同图(b)表示了本实施例的频谱扩散调制时钟的功率频谱。如图9所示，频谱扩散调制时钟的情况，与无调制时钟相比，在中心频率(40MHz)显现的峰值降低了，另外，频率变宽了。
图8示出了应用本发明频谱扩散调制时钟生成电路的数据处理电路模块的概略图。
在图8里采用频谱扩散调制时钟生成电路23的数据处理电路20，将处理了的数据送到利用侧的电路模块21的情况下，由于可保证频谱扩散调制时钟具有一定的同步性(即，对于基准时钟将调制时钟的相位差，例如限制在基准时钟的1/2周期)，不会周期超越，所以在数据处理电路20一侧，只要具有：基准时钟生成电路22；频谱扩散调制时钟生成电路23；根据基准时钟供给的基准时钟读取数据并传送到下级触发器25中的触发器24；以及用频谱扩散调制时钟读取数据并传送到下级显示装置的触发器25即可正常动作，而不需要现有技术例(参照图10)所表示的的缓冲储存器。这样，采用本实施例的频谱扩散调制时钟生成电路，可以用不需要缓冲储存器的数据传输接口作为数据产生接口元件，以简单的构成实现高性能的数据处理的电路。
依据本发明的时钟生成电路，通过采用根据各时钟周期变更可能的设定条件来控制产生的基准时钟相位的相位调制方式，进行使调制时钟的周期发生变动的频谱扩散，而且将基准时钟与调制后的扩散时钟的相位差限制在所规定的范围内(不超过以基准时钟为周期所规定的所定界限值)，在扩散时钟中保证了一定的同步性，因而，即使采用本发明的频谱扩散时钟作为系统内的器件、电路各部动作时钟，也可以简单地用作系统内的动作时钟，而不需要在现有技术中必须加在数据传输接口的缓冲储存器，可以提高应用后的系统的性能。
另外，由于通过将控制基准时钟相位的电路作为DLL电路，可以将基准时钟和调制时钟的相位关系保持一定，所以可以提高动作的稳定性。

Claims (6)

1.一种时钟生成装置，是具有基准时钟振荡器、和按照可按各时钟周期变更设定条件来控制由该振荡器产生的基准时钟相位的相位控制装置，并将相位受到该相位控制装置控制的时钟作为输出的时钟生成装置，其特征在于：所述相位控制装置使输出时钟的频谱扩散那样地来变更所述设定条件。
2.一种时钟生成装置，是具有按照可按各时钟周期变更设定条件来控制所输入的基准时钟相位的相位控制装置，并将相位受到该相位控制装置控制的时钟作为输出的时钟生成装置，其特征在于：所述相位控制装置使输出时钟的频谱扩散那样地来变更所述设定条件。
3.根据权利要求1或2所述的时钟生成装置，其特征在于：所述相位控制装置具备：
根据对应所述设定条件的控制输入使基准时钟延迟的可变延迟电路；和
检测该可变延迟电路的延迟状态，并调整对可变延迟电路的控制输入，以使通过延迟相位受到控制的时钟与基准时钟的相位差不会超过以时钟周期为单位所规定的所定界限值的电路。
4.根据权利要求1～3中任一项所述的时钟生成装置，其特征在于：所述相位控制装置，按照使相位受到控制的时钟与基准时钟的相位差、在以时钟周期为单位所规定的规定的所述界限值内的上限及下限之间渐增、渐减那样的分布，进行控制输入的调整。
5.根据权利要求3或4所述的时钟生成装置，其特征在于：具有将所述可变延迟电路作为电路要素的DLL电路，并用DLL电路和所述相位控制装置合成可变延迟电路的控制输入。
6.根据权利要求5所述的时钟生成装置，其特征在于：将所述可变延迟电路作为根据控制电压使基准时钟延迟的电路，所述DLL电路具有：对来自该可变延迟电路的延迟输出时钟与基准时钟的相位进行比较的比较器；和根据该比较器的相位差输出生成所述可变延迟电路的控制电压的第1充电泵，
所述相位控制装置，在调整控制输入的电路中，采用比第1充电泵容量更大的第2充电泵，作为控制条件相应所设定的相位差生成控制电压。
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