KR101882852B1 - 클럭 신호 생성 회로와 그를 이용하는 반도체 메모리 장치 - Google Patents

클럭 신호 생성 회로와 그를 이용하는 반도체 메모리 장치 Download PDF

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Abstract

특히 내부 클럭 신호를 생성하는 클럭 신호 생성 회로와 그를 이용하는 반도체 메모리 장치에 관한 것으로, 데이터를 동기화시키기 위한 내부 클럭 신호를 생성하기 위한 제1 내부 클럭 신호 생성부, 프로파일 선택 신호에 의하여 결정되는 프로파일을 갖는 제어 전압을 생성하기 위한 제어 전압 생성부, 상기 제1 내부 클럭 신호에 상기 제어 전압에 대응하는 시간을 반영하여 제2 내부 클럭 신호를 생성하기 위한 제2 내부 클럭 신호 생성부, 경로 선택 신호에 응답하여 상기 제1 내부 클럭 신호와 상기 제2 내부 클럭 신호를 선택하여 동기화 클럭 신호로 출력하기 위한 선택 출력부, 및 상기 동기화 클럭 신호에 동기화시켜 데이터를 출력하기 위한 데이터 출력부를 구비하는 반도체 메모리 장치가 제공된다.

Description

클럭 신호 생성 회로와 그를 이용하는 반도체 메모리 장치{CLOCK GENERATOR AND SEMICONDUCTOR MEMORY DEVICE USING THE SAME}
본 발명은 반도체 설계 기술에 관한 것으로, 특히 내부 클럭 신호를 생성하는 클럭 신호 생성 회로와 그를 이용하는 반도체 메모리 장치에 관한 것이다.
일반적으로 DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 반도체 메모리 장치는 외부 클럭 신호를 입력받아 내부 클럭 신호를 생성하고, 이 내부 클럭 신호를 이용하여 여러 가지 다양한 동작을 수행한다. 따라서, 반도체 메모리 장치 내부에는 내부 클럭 신호를 생성하기 위한 내부 클럭 신호 생성 회로가 필연적으로 구비된다.
한편, 반도체 메모리 장치는 소비자의 요구에 따라 점점 더 빠른 동작이 요구되고 있으며, 이에 따라 과거에는 발생하지 않던 문제점들이 새로이 발생하고 있다. 이러한 문제들 중 하나가 전자기 방해(Electron Magnetic Interference) 현상이다. 전자기 방해 현상은 주로 고집적화 회로가 고속으로 동작하는 경우 발생하며, 이러한 전자기 방해 현상은 회로의 오동작을 유발한다. 미국 연방 통신 위원회(Federal Communications Commission, FCC)에서는 이러한 전자기 방해 정도를 제한하고 있으며, 반도체 메모리 장치는 미국 연방 통신 위원회에서 규정한 권고치를 준수하여 설계되고 있다.
전자기 방해 현상은 내부 클럭 신호의 파장만큼 내부 배선의 길이가 짧아지면서 발생하는 현상으로써, 짧은 내부 배선이 안테나 역할을 하여 전자기파 방사를 증가시키고 결국 전자기 방해 현상이 발생한다. 요즈음 반도체 메모리 장치가 점점 고속화, 소형화로 발전하고 있는 추세에서 이러한 전자기 방해 현상은 더욱 두드러지게 발생할 것이며, 이로 인한 회로 오동작은 점점 심각해 질 것이다. 따라서, 이하에서는 전자기 방해 현상을 제거하기 위한 방안을 제안하고자 한다.
본 발명은 반도체 메모리 장치는 동작 주파수에 따라 내부 클럭 신호를 변조하고, 이 내부 클럭 신호를 이용하여 자신의 출력 데이터까지도 변조하는 반도체 메모리 장치에 관한 것이다.
본 발명의 일 측면에 따르면, 반도체 메모리 장치는 데이터를 동기화시키기 위한 내부 클럭 신호를 생성하기 위한 제1 내부 클럭 신호 생성부; 프로파일 선택 신호에 의하여 결정되는 프로파일을 갖는 제어 전압을 생성하기 위한 제어 전압 생성부; 상기 제1 내부 클럭 신호에 상기 제어 전압에 대응하는 시간을 반영하여 제2 내부 클럭 신호를 생성하기 위한 제2 내부 클럭 신호 생성부; 경로 선택 신호에 응답하여 상기 제1 내부 클럭 신호와 상기 제2 내부 클럭 신호를 선택하여 동기화 클럭 신호로 출력하기 위한 선택 출력부; 및 상기 동기화 클럭 신호에 동기화시켜 데이터를 출력하기 위한 데이터 출력부를 구비한다.
바람직하게, 상기 제2 내부 클럭 신호 생성부는 상기 제1 내부 클럭 신호를 상기 제어 전압에 대응하는 시간만큼 지연하여 상기 제2 내부 클럭 신호를 생성하는 것을 특징으로 한다.
본 발명의 다른 측면에 따르면, 클럭 신호 생성 회로는 프로파일 선택 신호에 의하여 결정되는 프로파일을 갖는 제어 전압을 생성하기 위한 제어 전압 생성부; 및 기준 클럭 신호를 상기 제어 전압에 대응하는 시간만큼 지연하여 내부 클럭 신호를 생성하기 위한 전압 제어 지연 라인을 구비한다.
바람직하게, 상기 제어 전압은 상기 프로파일에 대응하는 전압 레벨을 갖는 것을 특징으로 한다.
본 발명의 실시예에 따른 반도체 메모리 장치는 동작 주파수에 따라 내부 클럭 신호를 변조하고, 이 내부 클럭 신호를 이용하여 자신의 출력 데이터까지도 변조함으로써, 반도체 메모리 장치 내/외부적으로 전자기 방해 현상을 줄여주는 것이 가능하다.
반도체 메모리 장치의 내부 클럭 신호를 변조하여 전자기 방해 현상을 제거함으로써, 전자기 방해 현상으로 인한 오동작을 예방할 수 있는 효과를 얻을 수 있다.
도 1 은 본 발명의 실시예에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다.
도 2 는 도 1 의 제어 전압 생성부(130)를 설명하기 위한 회로도이다.
도 3 은 도 2 의 제어 전압 생성부(130)의 동작 파형을 설명하기 위한 파형도이다.
도 4 는 도 2 의 제1 내지 제3 가변 저항부(221, 222, 223)를 설명하기 위한 회로도이다.
도 5 는 도 1 의 전압 제어 지연 라인(120)을 설명하기 위한 회로도이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 1 은 본 발명의 실시예에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다.
도 1 을 참조하면, 반도체 메모리 장치는 내부 클럭 신호 생성부(110)와, 전압 제어 지연 라인(120)와, 제어 전압 생성부(130)와, 선택 출력부(140), 및 데이터 출력부(150)를 구비한다.
내부 클럭 신호 생성부(110)는 외부 클럭 신호(CLK_EXT)를 입력받아 데이터 동기화를 위한 제1 내부 클럭 신호(CLK_INN1)을 생성하기 위한 것으로, 지연 고정 루프(Delay Locked Loop, DLL) 또는 위상 고정 루프(Phase Locked Loop)가 될 수 있다. 여기서, 제1 내부 클럭 신호(CLK_INN1)는 고정된 주파수를 갖는다.
전압 제어 지연 라인(120)은 제1 내부 클럭 신호(CLK_INN1)에 제어 전압(V_CTR)에 대응하는 시간을 반영하여 제2 내부 클럭 신호(CLK_INN2)를 생성하기 위한 것으로, 제1 내부 클럭 신호(CLK_INN1)는 제어 전압(V_CTR)에 대응하는 시간만큼 지연되어 제2 내부 클럭 신호(CLK_INN2)로 출력된다. 이후 다시 설명하겠지만, 이렇게 생성된 제2 내부 클럭 신호(CLK_INN2)는 제어 전압(V_CTR)의 프로파일에 대응하는 클럭 신호가 되고, 이는 제2 내부 클럭 신호(CLK_INN2)의 주파수가 고정된 주파수가 아닌 프로파일에 대응하는 주파수를 갖는다는 것을 의미한다.
제어 전압 생성부(130)는 프로파일 선택 신호(SEL_PF)에 의하여 결정되는 프로파일을 갖는 제어 전압(V_CTR)을 생성한다. 여기서, 프로파일은 어떠한 형태를 가지는 신호 파형을 의미하며, 제어 전압(V_CTR)은 프로파일에 대응하는 전압 레벨을 갖는다. 한편, 본 발명에 따른 제어 전압(V_CTR)은 여러 가지 다양한 프로파일에 대응하는 전압 레벨을 가질 수 있으나, 이하, 설명의 편의를 위하여 삼각파 형태를 일례로 한다. 즉, 제어 전압(V_CTR)은 삼각파에 대응하는 전압 레벨을 가진다.
선택 출력부(140)는 경로 선택 신호(SEL_OUT)에 응답하여 제1 내부 클럭 신호(CLK_INN1)와 제2 내부 클럭 신호(CLK_INN2)를 선택하여 동기화 클럭 신호(CLK_SYN)로 출력한다. 여기서, 경로 선택 신호(SEL_OUT)는 반도체 메모리 장치에 동작 주파수에 대응하는 신호가 될 수 있다. 이 경우 선택 출력부(140)는 저주파수로 동작하는 반도체 메모리 장치에서 제1 내부 클럭 신호(CLK_INN1)를 동기화 클럭 신호(CLK_SYN)로 출력하고, 고주파수로 동작하는 반도체 메모리 장치에서 제2 내부 클럭 신호(CLK_INN2)를 동기화 클럭 신호(CLK_SYN)로 출력하는 것이 가능하다.
데이터 출력부(150)는 내부 데이터(DAT_IN)를 동기화 클럭 신호(CLK_SYN)에 동기화시켜 외부 데이터(DAT_OUT)로 출력한다. 다시 말하면, 데이터 출력부(150)는 저주파수로 동작하는 반도체 메모리 장치에서 제1 내부 클럭 신호(CLK_INN1)에 내부 데이터(DAT_IN)를 동기화시켜 외부 데이터(DAT_OUT)로 출력하고, 고주파수로 동작하는 반도체 메모리 장치에서 제2 내부 클럭 신호(CLK_INN2)에 내부 데이터(DAT_IN)를 동기화시켜 외부 데이터(DAT_OUT)로 출력한다.
한편, 전압 제어 지연 라인(120)의 경우 비교적 전력 소모가 많은 회로이다. 따라서, 제2 내부 클럭 신호(CLK_INN2)가 필요없는 구간에는 비활성화시키는 것이 바람직하다. 이러한 제어의 경우 다른 제어 신호를 이용하는 것도 가능하지만 경로 선택 신호(SEL_OUT)에 따라 이를 제어하는 것도 가능하다.
본 발명의 실시예는 반도체 메모리 장치가 저주파수로 동작하는 경우 고정된 주파수를 가지는 제1 내부 클럭 신호(CLK_INN1)를 이용하여 내부 데이터(DAT_IN)를 동기화시켜 외부 데이터(DAT_OUT)로 출력하고, 반도체 메모리 장치가 고주파수로 동작하는 경우 프로파일에 대응하는 주파수를 가지는 제2 내부 클럭 신호(CLK_INN2)를 이용하여 내부 데이터(DAT_IN)를 동기화시켜 외부 데이터(DAT_OUT)로 출력한다.
한편, 위에서 설명한 바와 같이 고주파로 동작하는 반도체 메모리 장치의 경우 프로파일에 대응하는 주파수를 가지는 제2 내부 클럭 신호(CLK_INN2)에 내부 데이터(DAT_IN)를 동기화시켜 외부 데이터(DAT_OUT)로 출력한다. 즉, 본 발명의 실시예에 따른 외부 데이터(DAT_OUT)는 프로파일에 대응하는 주파수로 출력하게 되며, 이는 이 외부 데이터(DAT_OUT)가 다른 회로에 입/출력되더라도 그 부분에 전자기 방해 현상이 발생하지 않는다는 것을 의미한다.
도 2 는 도 1 의 제어 전압 생성부(130)를 설명하기 위한 회로도이다.
도 2 를 참조하면, 제어 전압 생성부(130)는 피드백부(210)와, 가변 저항부(220), 및 출력부(230)를 구비한다.
피드백부(210)는 피드백 전압(V_FD)을 입력받기 위한 것으로, 기준 전압(VDD/2)과 피드백 전압(V_FD)을 비교하고 그 결과를 출력한다. 가변 저항부(220)는 제1 내지 제3 프로파일 선택 신호(SEL_PF1<1:3>, SEL_PF2<1:3>, SEL_PF3<1:3>)에 응답하여 저항값을 가변하기 위한 것으로, 제1 내지 제3 가변 저항부(221, 222, 223)를 구비한다. 출력부(230)는 가변 저항부(220)의 저항값에 따라 제어 전압(V_CTR)을 출력하기 위한 것으로, 가변 저항부(220)의 출력 전압과 기준 전압 (VDD/2)을 비교하고 그 결과를 제어 전압(V_CTR)으로 출력한다.
여기서, 가변 저항부(220)의 저항값은 제1 내지 제3 프로파일 선택 신호(SEL_PF1<1:3>, SEL_PF2<1:3>, SEL_PF3<1:3>)에 따른 프로파일에 대응한다. 따라서, 가변 저항부(220)의 저항값에 대응하여 생성되는 제어 전압(V_CTR) 역시 프로파일에 대응하는 전압 레벨을 갖는다.
도 3 은 도 2 의 제어 전압 생성부(130)의 동작 파형을 설명하기 위한 파형도이다.
이하, 도 2 및 도 3 를 참조하여 제어 전압 생성부(130)의 회로 동작을 살펴보기로 한다.
우선, 'V_ND' 노드의 전압 레벨이 'VDD' 에서 '0' 으로 갑자기 떨어지게 되면 제어 전압 생성부(130)의 출력부(230)는 제1 가변저항부(221)의 전압 값과 커패시턴스 값(C)의 시상수에 따라 제어 전압(V_CTR)단을 적분하기 때문에 제어 전압(V_CTR)의 전압 레벨은 선형적으로 증가한다. 반대로 'V_ND' 노드의 전압 레벨이 '0' 에서 'VDD' 로 갑자기 높아지게 되면 제어 전압(V_CTR)의 전압 레벨은 선형적으로 감소한다.
도 3 에서 볼 수 있듯이, 제어 전압(V_CTR)은 'VDD/2' 를 기준으로 최대 전압 레벨(UTP)과 최소 전압 레벨(LTP)을 반복하는 삼각파 형태가 된다. 여기서, 최대 전압 레벨(UTP)과 최소 전압 레벨(LTP)은 도 2 의 제1 내지 제3 가변 저항부(221, 222, 223)의 저항값을 가변하여 조절하는 것이 가능하다.
도 4 는 도 2 의 제1 내지 제3 가변 저항부(221, 222, 223)를 설명하기 위한 회로도이다. 제1 내지 제3 가변 저항부(221, 222, 223)는 서로 유사한 구성을 가지고 있기 때문에, 설명의 편의를 위하여 제1 가변 저항부(221)를 대표로 설명하기로 한다.
도 4 를 참조하면, 제1 가변 저항부(221)는 제1 프로파일 선택 신호(SEL_PF1<1:3>)에 대응하여 저항값이 결정되는 제1 내지 제3 저항부(410, 420, 430)를 구비한다.
제1 내지 제3 저항부(410, 420, 430) 각각은 제1 프로파일 선택 신호(SEL_PF1<1:3>) 각각을 입력받아 턴 온/오프되는 전달 게이트와 예정된 저항 값을 가지는 저항으로 구성되며, 제1 프로파일 선택 신호(SEL_PF1<1:3>)에 의하여 턴 온/오프되는 전달 게이트에 따라 제1 가변 저항부(221)의 전체 저항값이 다양하게 조절된다.
따라서, 본 발명의 실시예에 따른 반도체 메모리 장치는 제1 내지 제3 가변 저항부(221, 222, 223) 각각의 저항값을 조절하여 삼각파의 최대 전압 레벨(UTP)과 최소 전압 레벨(LTP)을 가변하는 것이 가능하다.
도 5 는 도 1 의 전압 제어 지연 라인(120)을 설명하기 위한 회로도이다.
도 5 를 참조하면, 전압 제어 지연 라인(120)은 제1 내부 클럭 신호(CLK_INN1)를 입력받아 전달하여 제2 내부 클럭 신호(CLK_INN2)를 출력하기 위한 신호 전달 라인(510)과, 제어 전압(V_CTR)에 응답하여 신호 전달 라인(510)에 반영되는 지연량을 조절하기 위한 지연 조절부(520)를 구비한다.
여기서, 신호 전달 라인(510)은 다수의 인버터 체인으로 구성되며, 지연 조절부(520)는 신호 전달 라인(510)과 접지 전원 전압(VSS) 사이에 연결되는 MOS 트랜지스터를 이용하여 제어 전압(V_CTR)에 따라 커패시턴스량을 조절할 수 있도록 구성된다.
전술한 바와 같이, 본 발명의 실시예에 따른 반도체 메모리 장치는 프로파일에 대응하는 주파수를 가지는 내부 클럭 신호를 생성하고, 이 내부 클럭 신호를 이용하여 데이터를 출력하는 것이 가능하다. 따라서, 내부 클럭 신호와 이에 동기화된 데이터는 고정된 주파수가 아닌 프로파일에 대응하는 주파수를 가지게 되며, 이는 곧 반도체 메모리 장치 내/외부적으로 전자기 방해 현상을 줄여줄 수 있음을 의미한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
뿐만 아니라, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
110 : 내부 클럭 신호 생성부
120 : 전압 제어 지연 라인
130 : 제어 전압 생성부
140 : 선택 출력부
150 : 데이터 출력부

Claims (20)

  1. 데이터를 동기화시키기 위한 제1 내부 클럭 신호를 생성하기 위한 제1 내부 클럭 신호 생성부;
    프로파일 선택 신호에 의하여 결정되는 프로파일을 갖는 제어 전압을 생성하기 위한 제어 전압 생성부;
    상기 제1 내부 클럭 신호에 상기 제어 전압에 대응하는 시간을 반영하여 제2 내부 클럭 신호를 생성하기 위한 제2 내부 클럭 신호 생성부;
    경로 선택 신호에 응답하여 상기 제1 내부 클럭 신호와 상기 제2 내부 클럭 신호를 선택하여 동기화 클럭 신호로 출력하기 위한 선택 출력부; 및
    상기 동기화 클럭 신호에 동기화시켜 데이터를 출력하기 위한 데이터 출력부
    를 구비하는 반도체 메모리 장치.
  2. [청구항 2은(는) 설정등록료 납부시 포기되었습니다.]
    제1항에 있어서,
    상기 제2 내부 클럭 신호 생성부는 상기 제1 내부 클럭 신호를 상기 제어 전압에 대응하는 시간만큼 지연하여 상기 제2 내부 클럭 신호를 생성하는 것을 특징으로 하는 반도체 메모리 장치.
  3. [청구항 3은(는) 설정등록료 납부시 포기되었습니다.]
    제1항에 있어서,
    상기 제2 내부 클럭 신호 생성부는,
    상기 제1 내부 클럭 신호를 입력받아 전달하여 상기 제2 내부 클럭 신호를 출력하기 위한 신호 전달 라인; 및
    상기 제어 전압에 응답하여 상기 신호 전달 라인에 반영되는 지연량을 조절하기 위한 지연 조절부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  4. [청구항 4은(는) 설정등록료 납부시 포기되었습니다.]
    제1항에 있어서,
    상기 제어 전압은 상기 프로파일에 대응하는 전압 레벨을 갖는 것을 특징으로 하는 반도체 메모리 장치.
  5. [청구항 5은(는) 설정등록료 납부시 포기되었습니다.]
    제1항에 있어서,
    상기 경로 선택 신호는 동작 주파수에 대응하는 것을 특징으로 하는 반도체 메모리 장치.
  6. [청구항 6은(는) 설정등록료 납부시 포기되었습니다.]
    제1항에 있어서,
    상기 제2 내부 클럭 신호 생성부는 상기 경로 선택 신호에 응답하여 활성화 여부가 결정되는 것을 특징으로 하는 반도체 메모리 장치.
  7. [청구항 7은(는) 설정등록료 납부시 포기되었습니다.]
    제1항에 있어서,
    상기 데이터 출력부는 제1 동작 주파수에서 상기 제1 내부 클럭 신호에 응답하여 데이터를 동기화시켜 출력하고, 상기 제1 동작 주파수보다 주파수가 높은 제2 동작 주파수에서 상기 제2 내부 클럭 신호에 응답하여 데이터를 동기화시켜 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  8. [청구항 8은(는) 설정등록료 납부시 포기되었습니다.]
    제1항에 있어서,
    상기 제어 전압 생성부는,
    상기 프로파일 선택 신호에 응답하여 저항값을 가변하기 위한 가변 저항부; 및
    상기 가변 저항부의 저항값에 대응하는 전압 레벨을 가지는 상기 제어 전압을 출력하기 위한 출력부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  9. [청구항 9은(는) 설정등록료 납부시 포기되었습니다.]
    제8항에 있어서,
    상기 제어 전압 생성부는,
    상기 제어 전압을 피드백받기 위한 피드백부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  10. [청구항 10은(는) 설정등록료 납부시 포기되었습니다.]
    제8항에 있어서,
    상기 가변 저항부의 저항값은 상기 프로파일에 대응하는 것을 특징으로 하는 반도체 메모리 장치.
  11. [청구항 11은(는) 설정등록료 납부시 포기되었습니다.]
    제1항에 있어서,
    상기 제1 내부 클럭 신호 생성부는 지연 고정 루프 또는 위상 고정 루프인 것을 특징으로 하는 반도체 메모리 장치.
  12. [청구항 12은(는) 설정등록료 납부시 포기되었습니다.]
    제1항에 있어서,
    상기 프로파일은 삼각파를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  13. 프로파일 선택 신호에 의하여 결정되는 프로파일을 갖는 제어 전압을 생성하기 위한 제어 전압 생성부; 및
    기준 클럭 신호를 상기 제어 전압에 대응하는 시간만큼 지연하여 내부 클럭 신호를 생성하기 위한 전압 제어 지연 라인을 구비하고,
    상기 제어 전압 생성부는,
    상기 프로파일 선택 신호에 응답하여 저항값을 가변하기 위한 가변 저항부; 및
    상기 가변 저항부의 저항값에 대응하는 전압 레벨을 가지는 상기 제어 전압을 출력하기 위한 출력부를 구비하는 것을 특징으로 하는 클럭 신호 생성 회로.
  14. [청구항 14은(는) 설정등록료 납부시 포기되었습니다.]
    제13항에 있어서,
    상기 제어 전압은 상기 프로파일에 대응하는 전압 레벨을 갖는 것을 특징으로 하는 클럭 신호 생성 회로.
  15. 삭제
  16. [청구항 16은(는) 설정등록료 납부시 포기되었습니다.]
    제13항에 있어서,
    상기 제어 전압 생성부는,
    상기 제어 전압을 피드백받기 위한 피드백부를 더 구비하는 것을 특징으로 하는 클럭 신호 생성 회로.
  17. [청구항 17은(는) 설정등록료 납부시 포기되었습니다.]
    제13항에 있어서,
    상기 가변 저항부의 저항값은 상기 프로파일에 대응하는 것을 특징으로 하는 클럭 신호 생성 회로.
  18. [청구항 18은(는) 설정등록료 납부시 포기되었습니다.]
    제13항에 있어서,
    상기 전압 제어 지연 라인은,
    상기 기준 클럭 신호를 입력받아 전달하여 상기 내부 클럭 신호를 출력하기 위한 신호 전달 라인; 및
    상기 제어 전압에 응답하여 상기 신호 전달 라인에 반영되는 지연량을 조절하기 위한 지연 조절부를 구비하는 것을 특징으로 하는 클럭 신호 생성 회로.
  19. [청구항 19은(는) 설정등록료 납부시 포기되었습니다.]
    제13항에 있어서,
    상기 기준 클럭 신호는 지연 고정 루프 또는 위상 고정 루프에서 생성되는 것을 특징으로 하는 클럭 신호 생성 회로.
  20. [청구항 20은(는) 설정등록료 납부시 포기되었습니다.]
    제13항에 있어서,
    상기 프로파일은 삼각파를 포함하는 것을 특징으로 하는 클럭 신호 생성 회로.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102567922B1 (ko) * 2018-07-03 2023-08-18 에스케이하이닉스 주식회사 지연회로 및 이를 이용한 반도체시스템

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040085108A1 (en) * 2002-10-31 2004-05-06 Rohm Co., Ltd. Clock generator

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4446070B2 (ja) * 2000-04-11 2010-04-07 エルピーダメモリ株式会社 Ｄｌｌ回路、それを使用する半導体装置及び遅延制御方法
KR100510521B1 (ko) * 2003-03-04 2005-08-26 삼성전자주식회사 더블 데이터 레이트 동기식 디램 반도체 장치
US7170819B2 (en) * 2005-05-04 2007-01-30 Infineon Technologies Ag Integrated semiconductor memory device for synchronizing a signal with a clock signal
KR100879781B1 (ko) 2007-08-30 2009-01-22 주식회사 하이닉스반도체 확산-스펙트럼 클럭 발생장치
KR100903386B1 (ko) * 2007-11-02 2009-06-23 주식회사 하이닉스반도체 반도체 메모리 장치 및 그의 동작방법
KR20110033915A (ko) 2011-03-17 2011-04-01 주식회사 실리콘웍스 스프레드 스펙트럼 클럭 발생기

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040085108A1 (en) * 2002-10-31 2004-05-06 Rohm Co., Ltd. Clock generator

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