KR102567922B1 - 지연회로 및 이를 이용한 반도체시스템 - Google Patents

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Abstract

반도체시스템은 외부클럭 및 제1 및 제2 코드신호를 출력하고, 데이터를 입출력하는 제1 반도체장치 및 상기 제1 및 제2 코드신호의 조합에 따라 지연량이 조절되고, 조절된 상기 지연량에 따라 상기 외부클럭을 지연하여 내부클럭을 생성하며, 상기 내부클럭에 동기되어 상기 데이터를 입출력하는 제2 반도체장치를 포함하되, 상기 내부클럭이 지연되는 경로에 포함된 노드의 전압레벨에 따라 상기 내부클럭을 구동하는 구동력이 조절된다.

Description

지연회로 및 이를 이용한 반도체시스템{DELAY CIRCUIT AND SEMICONDUCTOR SYSTEM USING THE SAME}
본 발명은 입력신호를 지연하여 출력신호를 생성하는 지연회로 및 이를 이용한 반도체시스템에 관한 것이다.
일반적인 반도체장치들은 또 다른 반도체장치들과 패키지 되어 하나의 제품으로 출시된다. 이러한 대부분의 반도체장치는 외부에서 전송되는 각종 신호들을 입력패드를 통해 수신하기 위한 수신회로와 내부의 신호를 출력패드를 통해 출력하기 위한 출력회로에 의해 각종 신호들을 입출력한다.
이와 같은 각종 신호들이 입출력되는 전달 경로들은 각각의 특성차이에 의해 지연량이 각기 상이하게 설정된다. 또한, SDRAM과 같은 동기식 반도체장치들은 클럭(clock)에 동기 되어 각종 신호를 입출력하게 되는데, 신호 입출력 시 지연량은 PVT(Process Voltage Temperature) 특성 변화에 따라 다양하게 발생할 수 있다. 따라서, PVT(Process Voltage Temperature) 특성 변화에 맞추어 입출력되는 신호의 지연시간을 조절하기 위한 기술이 필요하다. 본 발명의 배경기술은 미국 등록특허 US 6,097,231호에 개시되어 있다.
본 발명은 입력신호를 지연하기 위한 지연회로에 포함된 노드의 전압레벨을 피드백 받아 노드의 전압레벨을 감소시키거나 증가시켜 출력신호가 외부전압 레벨로 구동되는 구간을 줄임으로써 전류소모량을 감소할 수 있는 지연회로 및 이를 이용한 반도체시스템을 제공한다.
이를 위해 본 발명은 입력신호를 버퍼링하여 제1 지연신호를 생성하는 제1 버퍼, 상기 제1 지연신호를 지연하여 제2 지연신호를 생성하되, 상기 제2 지연신호에 응답하여 노드의 전압을 조절하여 상기 제2 지연신호의 전압레벨을 조절하는 전압조절회로 및 상기 제2 지연신호를 버퍼링하여 출력신호를 생성하는 제2 버퍼를 포함하는 지연회로를 제공한다.
또한, 본 발명은 입력신호를 버퍼링하여 제1 지연신호를 생성하는 제1 버퍼, 제1 및 제2 코드신호에 응답하여 캐패시턴스 값이 조절되고, 조절된 상기 캐패시턴스 값에 따라 상기 제1 지연신호를 지연하여 제2 지연신호를 생성하는 지연량조절회로, 상기 제2 지연신호를 지연하여 제3 지연신호를 생성하되, 상기 제3 지연신호에 응답하여 노드의 전압을 조절하여 상기 제3 지연신호의 전압레벨을 조절하는 전압조절회로 및 상기 제3 지연신호를 버퍼링하여 출력신호를 생성하는 제2 버퍼를 포함하는 지연회로를 제공한다.
또한, 본 발명은 외부클럭 및 제1 및 제2 코드신호를 출력하고, 데이터를 입출력하는 제1 반도체장치 및 상기 제1 및 제2 코드신호의 조합에 따라 지연량이 조절되고, 조절된 상기 지연량에 따라 상기 외부클럭을 지연하여 내부클럭을 생성하며, 상기 내부클럭에 동기되어 상기 데이터를 입출력하는 제2 반도체장치를 포함하되, 상기 내부클럭이 지연되는 경로에 포함된 노드의 전압레벨에 따라 상기 내부클럭을 구동하는 구동력이 조절되는 반도체시스템을 제공한다.
본 발명에 의하면 입력신호를 지연하기 위한 지연회로에 포함된 노드의 전압레벨을 피드백 받아 노드의 전압레벨을 감소시키거나 증가시켜 출력신호가 외부전압 레벨로구동되는 구간을 줄임으로써 전류소모량을 감소할 수 있는 효과가 있다.
또한, 본 발명에 의하면 입력신호를 지연하기 위한 지연회로에 포함된 노드의 캐패시턴스 값을 조절하여 지연량이 조절되는 지연회로 및 이를 이용한 반도체시스템을 제공할 수 있는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 지연회로의 구성을 도시한 블럭도이다.
도 2는 도 1에 도시된 지연회로에 포함된 지연량조절회로의 구성을 도시한 회로도이다.
도 3은 도 2에 도시된 지연량조절회로의 동작을 설명하기 위한 표이다.
도 4는 도 1에 도시된 지연회로에 포함된 전압조절회로의 구성을 도시한 회로도이다.
도 5는 본 발명의 일 실시예에 따른 지연회로의 동작을 설명하기 위한 도면이다.
도 6은 본 발명의 일 실시예에 따른 반도체시스템의 구성을 도시한 블럭도이다.
도 7은 도 1 내지 도 6에 도시된 지연회로 및 반도체시스템이 적용된 전자시스템의 일 실시예에 따른 구성을 도시한 도면이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1에 도시된 바와 같이 본 발명의 일 실시예에 따른 지연회로는 제1 버퍼(10), 지연량조절회로(20), 전압조절회로(30) 및 제2 버퍼(40)를 포함할 수 있다.
제1 버퍼(10)는 입력신호(IN)를 지연하여 제1 지연신호(DLY1)를 생성할 수 있다. 제1 버퍼(10)는 입력신호(IN)를 반전 버퍼링하여 제1 지연신호(DLY1)를 생성할 수 있다. 제1 버퍼(10)는 입력신호(IN)가 로직로우레벨인 경우 로직하이레벨로 구동되는 제1 지연신호(DLY1)를 생성할 수 있다. 제1 버퍼(10)는 입력신호(IN)가 로직하이레벨인 경우 로직로우레벨로 구동되는 제1 지연신호(DLY1)를 생성할 수 있다. 제1 버퍼(10)는 실시예에 따라 인버터 또는 드라이버와 같은 버퍼회로로 구현될 수 있다. 입력신호(IN)는 실시예에 따라 소정구간 발생하는 펄스를 적어도 하나 이상 포함하는 신호로 설정될 수 있다. 입력신호(IN)는 실시예에 따라 주기적으로 토글링되는 신호로 설정될 수 있다. 입력신호(IN)는 외부에서 입력되는 클럭(Clock)으로 설정될 수 있다.
지연량조절회로(20)는 제1 코드신호(CODE<1>) 및 제2 코드신호(CODE<2>)에 응답하여 지연량이 조절될 수 있다. 지연량조절회로(20)는 제1 코드신호(CODE<1>) 및 제2 코드신호(CODE<2>)에 응답하여 조절된 지연량으로 제1 지연신호(DLY1)를 지연하여 제2 지연신호(DLY2)를 생성할 수 있다. 지연량조절회로(20)의 지연량은 제1 코드신호(CODE<1>)가 인에이블되고 제2 코드신호(CODE<2>)가 디스에이블되는 경우 제1 지연량으로 설정될 수 있다. 지연량조절회로(20)의 지연량은 제1 코드신호(CODE<1>)가 디스에이블되고 제2 코드신호(CODE<2>)가 인에이블되는 경우 제2 지연량으로 설정될 수 있다. 지연량조절회로(20)의 지연량은 제1 코드신호(CODE<1>)가 인에이블되고 제2 코드신호(CODE<2>)가 인에이블되는 경우 제3 지연량으로 설정될 수 있다. 제3 지연량은 제2 지연량보다 큰 지연량으로 설정될 수 있다. 제2 지연량은 제1 지연량보다 큰 지연량으로 설정될 수 있다. 제1 코드신호(CODE<1>) 및 제2 코드신호(CODE<2>)는 지연회로의 지연량을 조절하기 위해 외부에서 입력되는 신호로 설정될 수 있다. 제1 코드신호(CODE<1>) 및 제2 코드신호(CODE<2>)는 지연회로의 지연량을 조절하기 위해 모드레지스터셋(MRS:Mode Register Set)과 같은 회로부터 입력되는 신호로 설정될 수 있다.
전압조절회로(30)는 제2 지연신호(DLY2)를 지연하여 제3 지연신호(DLY3)를 생성할 수 있다. 전압조절회로(30)는 제2 지연신호(DLY2)에 응답하여 노드(도 4의 nd31)의 전압레벨을 조절하여 제3 지연신호(DLY3)의 전압레벨을 조절할 수 있다. 전압조절회로(30)는 제2 지연신호(DLY2)의 전압레벨에 따라 노드(도 4의 nd31)의 전압레벨을 조절하여 제3 지연신호(DLY3)를 전원전압(VDD) 또는 접지전압(VSS)으로 구동하는 구동력을 조절할 수 있다.
제2 버퍼(40)는 제3 지연신호(DLY3)를 지연하여 출력신호(OUT)를 생성할 수 있다. 제2 버퍼(40)는 제3 지연신호(DLY3)를 반전 버퍼링하여 출력신호(OUT)를 생성할 수 있다. 제2 버퍼(40)는 제3 지연신호(DLY3)가 로직로우레벨인 경우 로직하이레벨로 구동되는 출력신호(OUT)를 생성할 수 있다. 제2 버퍼(40)는 제3 지연신호(DLY3)가 로직하이레벨인 경우 로직로우레벨로 구동되는 출력신호(OUT)를 생성할 수 있다. 제2 버퍼(40)는 실시예에 따라 인버터 또는 드라이버와 같은 버퍼회로로 구현될 수 있다.
도 2를 참고하면 지연량조절회로(20)는 제1 지연량조절회로(210) 및 제2 지연량조절회로(220)를 포함할 수 있다.
제1 지연량조절회로(210)는 노드(nd21)에 연결되는 제1 캐패시터(MC1) 및 제2 캐패시터(MC2)를 포함할 수 있다. 제1 지연량조절회로(210)의 제1 캐패시터(MC1) 및 제2 캐패시터(MC2)는 제1 코드신호(CODE<1>)에 응답하여 턴 온될 수 있다. 제1 지연량조절회로(210)의 제1 캐패시터(MC1) 및 제2 캐패시터(MC2)는 제1 코드신호(CODE<1>)가 로직하이레벨로 인에이블되는 경우 턴 온되어 노드(nd21)의 캐패시턴스 값을 증가할 수 있다. 제1 캐패시터(MC1)는 PMOS 트랜지스터로 구현되는 MOS 캐패시터로 구현될 수 있다. 제2 캐패시터(MC2)는 NMOS 트랜지스터로 구현되는 MOS 캐패시터로 구현될 수 있다.
제2 지연량조절회로(220)는 노드(nd21)에 연결되는 제3 캐패시터(MC3) 및 제4 캐패시터(MC4)를 포함할 수 있다. 제2 지연량조절회로(220)의 제3 캐패시터(MC3) 및 제4 캐패시터(MC4)는 제2 코드신호(CODE<2>)에 응답하여 턴 온될 수 있다. 제2 지연량조절회로(220)의 제3 캐패시터(MC3) 및 제4 캐패시터(MC4)는 제2 코드신호(CODE<2>)가 로직하이레벨로 인에이블되는 경우 턴 온되어 노드(nd21)의 캐패시턴스 값을 증가할 수 있다. 제3 캐패시터(MC3)는 PMOS 트랜지스터로 구현되는 MOS 캐패시터로 구현될 수 있다. 제4 캐패시터(MC4)는 NMOS 트랜지스터로 구현되는 MOS 캐패시터로 구현될 수 있다.
여기서, 제3 캐패시터(MC3)와 제4 캐패시터(MC4)는 제1 캐패시터(MC1)와 제2 캐패시터(MC2)보다 캐패시턴스 값이 크게 설정될 수 있다. 제1 캐패시터(MC1), 제2 캐패시터(MC2), 제3 캐패시터(MC3) 및 제4 캐패시터(MC4)의 캐패시턴스 값은 실시예에 따라 다양하게 설정될 수 있다.
이와 같은 지연량조절회로(20)는 제1 코드신호(CODE<1>) 및 제2 코드신호(CODE<2>)에 응답하여 조절된 지연량으로 제1 지연신호(DLY1)를 지연하여 제2 지연신호(DLY2)를 생성할 수 있다.
좀더 구체적으로 도 3을 참고하여 제1 코드신호(CODE<1>) 및 제2 코드신호(CODE<2>)에 따라 설정되는 지연량조절회로(20)의 지연량을 설명하면 다음과 같다.
지연량조절회로(20)는 제1 코드신호(CODE<1>)가 로직하이레벨로 인에이블되고 제2 코드신호(CODE<2>)가 로직로우레벨로 디스에이블되는 경우 제1 지연량으로 설정될 수 있다. 지연량조절회로(20)는 제1 코드신호(CODE<1>)가 로직하이레벨로 인에이블되고 제2 코드신호(CODE<2>)가 로직로우레벨로 디스에이블되는 경우 제1 지연량조절회로(210)에 의해 설정되는 캐패시턴스 값이 노드(nd21)에 연결될 수 있다. 제1 지연량조절회로(210)에 의해 설정되는 캐패시턴스 값은 앞서 설명한 제1 지연량으로 설정될 수 있다.
지연량조절회로(20)는 제1 코드신호(CODE<1>)가 로직로우레벨로 디스에이블되고 제2 코드신호(CODE<2>)가 로직하이레벨로 인에이블되는 경우 제2 지연량으로 설정될 수 있다. 지연량조절회로(20)는 제1 코드신호(CODE<1>)가 로직로우레벨로 디스에이블되고 제2 코드신호(CODE<2>)가 로직하이레벨로 인에이블되는 경우 제2 지연량조절회로(220)에 의해 설정되는 캐패시턴스 값이 노드(nd21)에 연결될 수 있다. 제2 지연량조절회로(220)에 의해 설정되는 캐패시턴스 값은 앞서 설명한 제2 지연량으로 설정될 수 있다.
지연량조절회로(20)는 제1 코드신호(CODE<1>)가 로직하이레벨로 인에이블되고 제2 코드신호(CODE<2>)가 로직하이레벨로 인에이블되는 경우 제3 지연량으로 설정될 수 있다. 지연량조절회로(20)는 제1 코드신호(CODE<1>)가 로직하이레벨로 인에이블되고 제2 코드신호(CODE<2>)가 로직하이레벨로 인에이블되는 경우 제1 지연량조절회로(210) 및 제2 지연량조절회로(220)에 의해 설정되는 캐패시턴스 값이 노드(nd21)에 연결될 수 있다. 제1 지연량조절회로(210) 및 제2 지연량조절회로(220)에 의해 설정되는 캐패시턴스 값은 앞서 설명한 제3 지연량으로 설정될 수 있다.
도 4를 참고하면 전압조절회로(30)는 제1 구동회로(310), 제2 구동회로(320) 및 제3 구동회로(330)를 포함할 수 있다.
제1 구동회로(310)는 전원전압(VDD)과 노드(nd31) 사이에 직렬로 연결되는 PMOS 트랜지스터들(P31,P32)을 포함할 수 있다. 제1 구동회로(310)는 노드(nd31)와 접지전압(VSS) 사이에 직렬로 연결되는 NMOS 트랜지스터들(N31,N32)을 포함할 수 있다. PMOS 트랜지스터(P31) 및 NMOS 트랜지스터(N31)는 제2 지연신호(DLY2)의 전압레벨에 따라 턴 온되어 노드(nd31)를 구동할 수 있다. PMOS 트랜지스터(P32) 및 NMOS 트랜지스터(N32)는 노드(nd31)의 전압레벨에 따라 턴 온될 수 있다.
이와 같은 제1 구동회로(310)는 제2 지연신호(DLY2)의 전압레벨이 설정레벨보다 낮은 전압레벨이고 노드(nd31)의 전압레벨이 설정레벨보다 낮은 전압레벨인 경우 노드(nd31)를 전원전압(VDD) 레벨로 구동하는 구동력이 증가할 수 있다. 제1 구동회로(310)는 제2 지연신호(DLY2)의 전압레벨이 설정레벨보다 높은 전압레벨이고 노드(nd31)의 전압레벨이 설정레벨보다 높은 전압레벨인 경우 노드(nd31)를 접지전압(VSS) 레벨로 구동하는 구동력이 증가할 수 있다.
여기서 설정레벨은 PMOS 트랜지스터 및 NMOS 트랜지스터가 턴 온되기 위한 전압레벨로 설정될 수 있다. 예를 들어 제2 지연신호(DLY2)의 전압레벨이 설정레벨보다 낮은 전압레벨(로직로우레벨)인 경우 PMOS 트랜지스터(P31)가 턴 온되고, 제2 지연신호(DLY2)의 전압레벨이 설정레벨보다 높은 전압레벨(로직하이레벨)인 경우 NMOS 트랜지스터(N31)가 턴 온된다.
제2 구동회로(320)는 전원전압(VDD)과 노드(nd32) 사이에 연결되는 PMOS 트랜지스터(P33) 및 노드(nd32)와 접지전압(VSS) 사이에 연결되는 NMOS 트랜지스터(N33)를 포함할 수 있다. PMOS 트랜지스터(P33) 및 NMOS 트랜지스터(N33)는 노드(nd31)의 전압레벨에 따라 턴 온되어 노드(nd32)를 구동할 수 있다. 제2 구동회로(320)는 노드(nd31)의 전압레벨에 따라 노드(nd32)가 구동되어 제3 지연신호(DLY3)를 생성할 수 있다.
이와 같은 제2 구동회로(320)는 노드(nd31)의 전압레벨이 설정레벨보다 낮은 전압레벨인 경우 노드(nd32)를 전원전압(VDD) 레벨로 구동하는 구동력이 증가할 수 있다. 제2 구동회로(320)는 노드(nd31)의 전압레벨이 설정레벨보다 높은 전압레벨인 경우 노드(nd32)를 접지전압(VSS) 레벨로 구동하는 구동력이 증가할 수 있다.
제3 구동회로(330)는 전원전압(VDD)과 노드(nd33) 사이에 연결되는 PMOS 트랜지스터(P34), 노드(nd34)와 접지전압(VSS) 사이에 연결되는 NMOS 트랜지스터(N34), 전원전압(VDD)과 노드(nd34) 사이에 연결되는 PMOS 트랜지스터(P35), 노드(nd33)와 접지전압(VSS) 사이에 연결되는 NMOS 트랜지스터(N35), 전원전압(VDD)과 노드(nd31) 사이에 연결되는 PMOS 트랜지스터(P36) 및 노드(nd31)와 접지전압(VSS) 사이에 연결되는 NMOS 트랜지스터(N36)를 포함할 수 있다.
PMOS 트랜지스터(P34) 및 NMOS 트랜지스터(N34)는 제3 지연신호(DLY3)의 전압레벨에 따라 턴 온되어 노드(nd33) 및 노드(nd34)를 구동할 수 있다. PMOS 트랜지스터(P34)는 제3 지연신호(DLY3)가 설정레벨보다 낮은 전압레벨인 경우 턴 온되어 노드(nd33)를 전원전압(VDD) 레벨로 구동할 수 있다. NMOS 트랜지스터(N34)는 제3 지연신호(DLY3)가 설정레벨보다 높은 전압레벨인 경우 턴 온되어 노드(nd34)를 접지전압(VSS) 레벨로 구동할 수 있다.
PMOS 트랜지스터(P35) 및 PMOS 트랜지스터(P36)는 노드(nd34)의 전압레벨에 따라 턴 온되어 노드(nd31)를 전원전압(VDD) 레벨로 구동할 수 있다. PMOS 트랜지스터(P35) 및 PMOS 트랜지스터(P36)는 노드(nd34)의 전압레벨이 설정레벨보다 낮은 전압레벨인 경우 턴 온되어 노드(nd31)를 전원전압(VDD) 레벨로 구동할 수 있다.
NMOS 트랜지스터(N35) 및 NMOS 트랜지스터(N36)는 노드(nd33)의 전압레벨에 따라 턴 온되어 노드(nd31)를 접지전압(VSS) 레벨로 구동할 수 있다. NMOS 트랜지스터(N35) 및 NMOS 트랜지스터(N36)는 노드(nd33)의 전압레벨이 설정레벨보다 높은 전압레벨인 경우 턴 온되어 노드(nd31)를 접지전압(VSS) 레벨로 구동할 수 있다.
이와 같은 제3 구동회로(330)는 노드(nd32)의 전압레벨이 설정레벨보다 낮은 전압레벨인 경우 노드(nd31)를 접지전압(VSS)으로 구동하는 구동력이 증가할 수 있다. 제3 구동회로(330)는 노드(nd32)의 전압레벨이 설정레벨보다 높은 전압레벨인 경우 노드(nd31)를 전원전압(VDD)으로 구동하는 구동력이 증가할 수 있다.
도 5를 참고하여 본 발명의 일 실시예에 따른 지연회로의 동작을 설명하되 입력신호(IN)가 주기적으로 토글링되는 신호인 경우를 예를 들어 설명하면 다음과 같다.
제1 버퍼(10)는 입력신호(IN)를 반전 버퍼링하여 제1 지연신호(DLY1)를 생성한다.
지연량조절회로(20)는 제1 코드신호(CODE<1>) 및 제2 코드신호(CODE<2>)에 응답하여 조절된 지연량(P1)으로 제1 지연신호(DLY1)를 지연하여 제2 지연신호(DLY2)를 생성한다.
전압조절회로(30)의 제1 구동회로(310)는 제2 지연신호(DLY2)의 전압레벨이 설정레벨보다 낮은 전압레벨인 구간(P2)에서 노드(nd31)를 전원전압(VDD) 레벨로 구동하는 구동력이 증가한다.
전압조절회로(30)의 제2 구동회로(320)는 노드(nd31)의 전압레벨이 전원전압(VDD) 레벨로 구동되어 노드(nd32)를 접지전압(VSS) 레벨로 구동하는 구동력이 증가한다. 즉, 전압조절회로(30)의 제2 구동회로(320)는 로직로우레벨로 구동되는 제3 지연신호(DLY3)를 생성한다.
전압조절회로(30)의 제3 구동회로(330)는 노드(nd32)의 전압레벨이 접지전압(VSS) 레벨로 구동되어 노드(nd31)를 접지전압(VSS)으로 구동하는 구동력이 증가한다.
전압조절회로(30)의 제2 구동회로(320)는 노드(nd31)의 전압레벨이 접지전압(VSS)으로 구동되어 노드(nd32)를 전원전압(VDD) 레벨로 구동하는 구동력이 증가한다. 즉, 전압조절회로(30)의 제2 구동회로(320)는 'X' 구간에서 로직로우레벨 보다 높은 전압레벨을 갖는 제3 지연신호(DLY3)를 생성한다.
제2 버퍼(40)는 제3 지연신호(DLY3)를 반전 버퍼링하여 출력신호(OUT)를 생성한다.
여기서, 본 발명의 지연회로는 제2 지연신호(DLY2)의 전압레벨이 설정레벨보다 낮은 전압레벨인 구간(P2) 중 'X' 구간에서 노드(nd31)의 전압레벨을 감소시켜 로직하이레벨 보다 낮은 전압레벨을 갖는 출력신호(OUT)를 생성한다.
전압조절회로(30)의 제1 구동회로(310)는 제2 지연신호(DLY2)의 전압레벨이 설정레벨보다 높은 전압레벨인 구간(P3)에서 노드(nd31)를 접지전압(VSS) 레벨로 구동하는 구동력이 증가한다.
제2 구동회로(320)는 노드(nd31)의 전압레벨이 접지전압(VSS) 레벨로 구동되어 노드(nd32)를 전원전압(VDD) 레벨로 구동하는 구동력이 증가한다. 즉, 제2 구동회로(320)는 로직하이레벨로 구동되는 제3 지연신호(DLY3)를 생성한다.
제3 구동회로(330)는 노드(nd32)의 전압레벨이 전원전압(VDD) 레벨로 구동되어 노드(nd31)를 전원전압(VDD)으로 구동하는 구동력이 증가한다.
제2 구동회로(320)는 노드(nd31)의 전압레벨이 전원전압(VDD)으로 구동되어 노드(nd32)를 접지전압(VSS) 레벨로 구동하는 구동력이 증가한다. 즉, 전압조절회로(30)의 제2 구동회로(320)는 'Y' 구간에서 로직하이레벨 보다 낮은 전압레벨을 갖는 제3 지연신호(DLY3)를 생성한다.
제2 버퍼(40)는 제3 지연신호(DLY3)를 반전 버퍼링하여 출력신호(OUT)를 생성한다.
여기서, 본 발명의 지연회로는 제2 지연신호(DLY2)의 전압레벨이 설정레벨보다 높은 전압레벨인 구간(P3) 중 'Y' 구간에서 노드(nd31)의 전압레벨을 증가시켜 로직로우레벨 보다 높은 전압레벨을 갖는 출력신호(OUT)를 생성한다.
이와 같은 본 발명의 일 실시예에 따른 지연회로는 입력신호(IN)를 지연하기 위한 지연회로에 포함된 노드(nd32)의 전압레벨을 피드백 받아 노드(nd31)의 전압레벨을 감소시키거나 증가시켜 출력신호(OUT)가 전원전압(VDD) 또는 접지전압(VSS)으로 구동되는 구간을 줄임으로써 전류소모량을 감소할 수 있다.
도 6을 참고하면 본 발명의 일 실시 반도체시스템은 제1 반도체장치(1) 및 제2 반도체장치(2)를 포함할 수 있다. 제2 반도체장치(2)는 지연회로(50) 및 내부회로(60)를 포함할 수 있다.
제1 반도체장치(1)는 외부클럭(ECLK), 제1 코드신호(CODE<1>) 및 제2 코드신호(CODE<2>)를 출력할 수 있다. 제1 반도체장치(1)는 데이터(DATA)를 입출력할 수 있다. 외부클럭(ECLK)은 제1 반도체장치(1)와 제2 반도체장치(2)를 동기화시키기 위해 주기적으로 토글링되는 신호로 설정될 수 있다. 제1 코드신호(CODE<1>) 및 제2 코드신호(CODE<2>)는 제2 반도체장치(2)에 포함된 지연회로(50)의 지연량을 조절하기 위한 신호로 설정될 수 있다.
지연회로(50)는 제1 코드신호(CODE<1>) 및 제2 코드신호(CODE<2>)의 조합에 따라 조절된 지연량에 따라 외부클럭(ECLK)을 지연하여 내부클럭(ICLK)을 생성할 수 있다. 지연회로(50)는 내부에 포함된 노드의 전압레벨에 따라 내부클럭(ICLK)을 구동하는 구동력이 조절될 수 있다. 도 5에 도시된 지연회로(50)는 도 1에 도시된 지연회로와 동일한 회로로 구현되어 동일한 동작을 수행하므로 구체적인 설명은 생략한다. 한편, 도 5에 도시된 외부클럭(ECLK)은 도 1에 도시된 입력신호(IN)로 설정될 수 있고, 내부클럭(ICLK)은 출력신호(OUT)로 설정될 수 있다.
내부회로(60)는 내부클럭(ICLK)에 동기되어 데이터(DATA)를 입출력할 수 있다. 내부회로(60)는 라이트동작 시 내부클럭(ICLK)에 동기되어 제1 반도체장치(1)로부터 데이터(DATA)를 입력받을 수 있다. 내부회로(60)는 라이트동작 시 내부클럭(ICLK)에 동기되어 데이터(DATA)를 저장할 수 있다. 내부회로(60)는 리드동작 시 내부클럭(ICLK)에 동기되어 저장된 데이터(DATA)를 제1 반도체장치(1)로 출력할 수 있다. 내부회로(60)는 데이터(DATA)를 저장하거나 출력하는 메모리회로로 구현될 수 있다.
이와 같은 제2 반도체장치(2)는 제1 코드신호(CODE<1>) 및 제2 코드신호(CODE<2>)의 조합에 따라 지연량이 조절되고, 조절된 지연량에 따라 외부클럭(ECLK)을 지연하여 내부클럭(ICLK)을 생성할 수 있다. 제2 반도체장치(2)는 내부클럭(ICLK)에 동기되어 데이터(DATA)를 입출력할 수 있다. 제2 반도체장치(2)는 내부클럭(ICLK)이 지연되는 경로에 포함된 노드의 전압레벨에 따라 내부클럭(ICLK)을 구동하는 구동력이 조절될 수 있다.
이와 같은 본 발명의 일 실시예에 따른 반도체시스템은 외부클럭(ECLK)를 지연하기 위한 지연회로(50)에 포함된 노드의 전압레벨을 피드백 받아 내부클럭(ICLK)이 전원전압(VDD) 또는 접지전압(VSS) 레벨로 구동되는 구간을 줄임으로써 전류소모량을 감소할 수 있다.
앞서, 도 1 내지 도 6에서 살펴본 지연회로 및 반도체시스템은 메모리시스템, 그래픽시스템, 컴퓨팅시스템 및 모바일시스템 등을 포함하는 전자시스템에 적용될 수 있다. 예를 들어, 도 7을 참고하면 본 발명의 일 실시예에 따른 전자시스템(1000)은 데이터저장부(1001), 메모리컨트롤러(1002), 버퍼메모리(1003) 및 입출력인터페이스(1004)를 포함할 수 있다.
데이터저장부(1001)는 메모리컨트롤러(1002)로부터의 제어신호에 따라 메모리컨트롤러(1002)로부터 인가되는 데이터를 저장하고 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 한편, 데이터저장부(1001)는 전원이 차단되어도 데이터를 잃지 않고 계속 저장할 수 있는 비휘발성 메모리를 포함할 수 있다. 비휘발성 메모리는 플래쉬 메모리(Nor Flash Memory, NAND Flash Memory), 상변환 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory;RRAM), 스핀 주입자화반전 메모리(Spin Transfer Torque Random Access Memory; STTRAM), 자기메모리(Magnetic Random Access Memory; MRAM)로 구현될 수 있다.
메모리컨트롤러(1002)는 입출력인터페이스(1004)를 통해 외부기기(호스트 장치)로부터 인가되는 명령어를 디코딩하고 디코딩된 결과에 따라 데이터저장부(1001) 및 버퍼메모리(1003)에 대한 데이터 입출력을 제어한다. 메모리컨트롤러(1002)는 도 6에 도시된 제1 반도체장치(1)를 포함할 수 있다. 도 7에서는 메모리컨트롤러(1002)가 하나의 블록으로 표시되었으나, 메모리컨트롤러(1002)는 비휘발성 메모리를 제어하기 위한 컨트롤러와 휘발성 메모리인 버퍼메모리(1003)를 제어하기 위한 컨트롤러가 독립적으로 구성될 수 있다.
버퍼메모리(1003)는 메모리컨트롤러(1002)에서 처리할 데이터 즉 데이터저장부(1001)에 입출력되는 데이터를 임시적으로 저장할 수 있다. 버퍼메모리(1003)는 제어신호에 따라 메모리컨트롤러(1002)에서 인가되는 데이터를 저장할 수 있다. 버퍼메모리(1003)는 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 버퍼메모리(1003)는 DRAM(Dynamic Random Access Memory), Mobile DRAM, SRAM(Static Random Access Memory) 등의 휘발성 메모리를 포함할 수 있다. 버퍼메모리(1003)는 도 6에 도시된 제2 반도체장치(2)를 포함할 수 있다.
입출력인터페이스(1004)는 메모리컨트롤러(1002)와 외부기기(호스트) 사이의 물리적 연결을 제공하여 메모리컨트롤러(1002)가 외부기기로부터 데이터 입출력을 위한 제어신호를 수신하고 외부기기와 데이터를 교환할 수 있도록 해준다. 입출력인터페이스(1004)는 USB, MMC, PCI-E, SAS, SATA, PATA, SCSI, ESDI, 및 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 포함할 수 있다.
전자시스템(1000)은 호스트 장치의 보조 기억장치 또는 외부 저장장치로 사용될 수 있다. 전자시스템(1000)은 고상 디스크(Solid State Disk; SSD), USB 메모리(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 포함할 수 있다.
1. 제1 반도체장치 2. 제2 반도체장치
10. 제1 버퍼 20. 지연량조절회로
30. 전압조절회로 40. 제2 버퍼
50. 지연회로 60. 내부회로
210. 제1 지연량조절회로 220. 제2 지연량조절회로
310. 제1 구동회로 320. 제2 구동회로
330. 제3 구동회로

Claims (22)

  1. 입력신호를 버퍼링하여 제1 지연신호를 생성하는 제1 버퍼;
    상기 제1 지연신호를 지연하여 제2 지연신호를 생성하되, 상기 제2 지연신호에 응답하여 상기 입력신호가 지연되는 경로에 포함된 제1 노드의 전압을 조절하여 상기 제2 지연신호의 전압레벨을 조절하는 전압조절회로; 및
    상기 제2 지연신호를 버퍼링하여 출력신호를 생성하는 제2 버퍼를 포함하는 지연회로.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서, 상기 입력신호는 소정구간 발생하는 펄스를 적어도 하나 이상 포함하는 신호로 설정되거나 주기적으로 토글링되는 신호로 설정될 수 있는 지연회로.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서, 상기 전압조절회로는
    상기 제1 지연신호에 응답하여 상기 제1 노드의 전압레벨에 따라 상기 제1 노드를 전원전압 또는 접지전압으로 구동하는 구동력이 조절되는 제1 구동회로;
    상기 제1 노드의 전압레벨에 따라 상기 제2 지연신호가 출력되는 제2 노드를 상기 전원전압 또는 상기 접지전압으로 구동하는 구동력이 조절되는 제2 구동회로; 및
    상기 제2 노드의 전압레벨에 따라 상기 제1 노드를 상기 전원전압 또는 상기 접지전압으로 구동하는 구동력이 조절되는 제3 구동회로를 포함하는 지연회로.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 3 항에 있어서, 상기 제1 구동회로는 상기 제1 노드의 전압레벨이 설정레벨보다 낮은 전압레벨인 경우 상기 제1 노드를 상기 전원전압으로 구동하는 구동력이 증가하고, 상기 제1 노드의 전압레벨이 설정레벨보다 높은 경우 상기 제1 노드를 상기 접지전압으로 구동하는 구동력이 증가하는 지연회로.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 3 항에 있어서, 상기 제3 구동회로는 상기 제2 노드의 전압레벨이 설정레벨보다 낮은 전압레벨인 경우 상기 제1 노드를 상기 접지전압으로 구동하는 구동력이 증가하고, 상기 제2 노드의 전압레벨이 설정레벨보다 높은 전압레벨인 경우 상기 제1 노드를 상기 전원전압으로 구동하는 구동력이 증가하는 지연회로.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    제1 코드신호 및 제2 코드신호에 응답하여 상기 제1 지연신호의 지연량을 조절하는 지연량조절회로를 더 포함하는 지연회로.
  7. 입력신호를 버퍼링하여 제1 지연신호를 생성하는 제1 버퍼;
    제1 및 제2 코드신호에 응답하여 상기 입력신호가 지연되는 경로에 포함된 제1 노드의 캐패시턴스 값이 조절되고, 조절된 상기 캐패시턴스 값에 따라 상기 제1 지연신호를 지연하여 제2 지연신호를 생성하는 지연량조절회로;
    상기 제2 지연신호를 지연하여 제3 지연신호를 생성하되, 상기 제3 지연신호에 응답하여 상기 입력신호가 지연되는 경로에 포함된 제2 노드의 전압을 조절하여 상기 제3 지연신호의 전압레벨을 조절하는 전압조절회로; 및
    상기 제3 지연신호를 버퍼링하여 출력신호를 생성하는 제2 버퍼를 포함하는 지연회로.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7 항에 있어서, 상기 입력신호는 소정구간 발생하는 펄스를 적어도 하나 이상 포함하는 신호로 설정되거나 주기적으로 토글링되는 신호로 설정될 수 있는 지연회로.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7 항에 있어서, 상기 지연량조절회로는
    상기 제1 노드에 연결되고, 상기 제1 코드신호에 응답하여 상기 제1 노드에 제1 캐패시턴스 값을 공급하는 제1 지연량조절회로; 및
    상기 제1 노드에 연결되고, 상기 제2 코드신호에 응답하여 상기 제1 노드에 제2 캐패시턴스 값을 공급하는 제2 지연량조절회로를 포함하는 지연회로.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7 항에 있어서, 상기 지연량조절회로는 상기 제1 코드신호가 인에이블되는 경우 제1 지연량으로 설정되고, 상기 제2 코드신호가 인에이블되는 경우 제2 지연량으로 설정되며, 상기 제1 및 제2 코드신호가 모두 인에이블되는 경우 제3 지연량으로 설정되는 지연회로.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10 항에 있어서, 상기 제3 지연량은 상기 제2 지연량보다 지연량이 크고, 상기 제2 지연량은 상기 제1 지연량보다 지연량이 큰 지연회로.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7 항에 있어서, 상기 전압조절회로는
    상기 제2 지연신호에 응답하여 상기 제2 노드의 전압레벨에 따라 상기 제2 노드를 전원전압 또는 접지전압으로 구동하는 구동력이 조절되는 제1 구동회로;
    상기 제2 노드의 전압레벨에 따라 상기 제3 지연신호가 출력되는 제3 노드를 상기 전원전압 또는 상기 접지전압으로 구동하는 구동력이 조절되는 제2 구동회로; 및
    상기 제3 노드의 전압레벨에 따라 상기 제2 노드를 상기 전원전압 또는 상기 접지전압으로 구동하는 구동력이 조절되는 제3 구동회로를 포함하는 지연회로.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 12 항에 있어서, 상기 제1 구동회로는 상기 제2 노드의 전압레벨이 설정레벨보다 낮은 전압레벨인 경우 상기 제2 노드를 상기 전원전압으로 구동하는 구동력이 증가하고, 상기 제2 노드의 전압레벨이 설정레벨보다 높은 경우 상기 제2 노드를 상기 접지전압으로 구동하는 구동력이 증가하는 지연회로.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 12 항에 있어서, 상기 제3 구동회로는 상기 제3 노드의 전압레벨이 설정레벨보다 낮은 전압레벨인 경우 상기 제2 노드를 상기 접지전압으로 구동하는 구동력이 증가하고, 상기 제3 노드의 전압레벨이 설정레벨보다 높은 전압레벨인 경우 상기 제2 노드를 상기 전원전압으로 구동하는 구동력이 증가하는 지연회로.
  15. 외부클럭 및 제1 및 제2 코드신호를 수신하고, 데이터를 입출력하며, 상기 제1 및 제2 코드신호의 조합에 따라 지연량이 조절되고, 조절된 상기 지연량에 따라 상기 외부클럭을 지연하여 내부클럭을 생성하며, 상기 내부클럭에 동기되어 상기 데이터를 입출력하는 제1 반도체장치를 포함하되, 상기 내부클럭이 지연되는 경로에 포함된 노드의 전압레벨에 따라 상기 내부클럭을 구동하는 구동력이 조절되는 반도체시스템.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 15 항에 있어서,
    상기 외부클럭 및 상기 제1 및 제2 코드신호를 출력하고, 상기 데이터를 입출력하는 제2 반도체장치를 더 포함하는 반도체시스템.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제 15 항에 있어서, 상기 제1 반도체장치는
    상기 제1 및 제2 코드신호의 조합에 따라 조절된 상기 지연량에 따라 상기 외부클럭을 지연하여 상기 내부클럭을 생성하되, 상기 노드의 전압레벨에 따라 상기 내부클럭을 구동하는 구동력이 조절되는 지연회로; 및
    상기 내부클럭에 동기되어 상기 데이터를 입출력하는 내부회로를 포함하는 반도체시스템.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제 17 항에 있어서, 상기 지연회로는
    상기 외부클럭을 버퍼링하여 제1 지연신호를 생성하는 제1 버퍼;
    상기 제1 및 제2 코드신호에 응답하여 상기 제1 지연신호가 지연되는 경로에 포함된 제1 노드의 캐패시턴스 값이 조절되고, 조절된 상기 캐패시턴스 값에 따라 상기 제1 지연신호를 지연하여 제2 지연신호를 생성하는 지연량조절회로;
    상기 제2 지연신호를 지연하여 제3 지연신호를 생성하되, 상기 제3 지연신호에 응답하여 상기 제2 지연신호가 지연되는 경로에 포함된 제2 노드의 전압을 조절하여 상기 제3 지연신호의 전압레벨을 조절하는 전압조절회로; 및
    상기 제3 지연신호를 버퍼링하여 상기 내부클럭을 생성하는 제2 버퍼를 포함하는 반도체시스템.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제 18 항에 있어서, 상기 지연량조절회로는
    상기 제1 노드에 연결되고, 상기 제1 코드신호에 응답하여 상기 제1 노드에 제1 캐패시턴스 값을 공급하는 제1 지연량조절회로; 및
    상기 제1 노드에 연결되고, 상기 제2 코드신호에 응답하여 상기 제1 노드에 제2 캐패시턴스 값을 공급하는 제2 지연량조절회로를 포함하는 반도체시스템.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제 18 항에 있어서, 상기 전압조절회로는
    상기 제2 지연신호에 응답하여 상기 제2 노드의 전압레벨에 따라 상기 제2 노드를 전원전압 또는 접지전압으로 구동하는 구동력이 조절되는 제1 구동회로;
    상기 제2 노드의 전압레벨에 따라 상기 제3 지연신호가 출력되는 제3 노드를 상기 전원전압 또는 상기 접지전압으로 구동하는 구동력이 조절되는 제2 구동회로; 및
    상기 제3 노드의 전압레벨에 따라 상기 제2 노드를 상기 전원전압 또는 상기 접지전압으로 구동하는 구동력이 조절되는 제3 구동회로를 포함하는 반도체시스템.
  21. ◈청구항 21은(는) 설정등록료 납부시 포기되었습니다.◈
    제 20 항에 있어서, 상기 제1 구동회로는 상기 제2 노드의 전압레벨이 설정레벨보다 낮은 전압레벨인 경우 상기 제2 노드를 상기 전원전압으로 구동하는 구동력이 증가하고, 상기 제2 노드의 전압레벨이 설정레벨보다 높은 경우 상기 제2 노드를 상기 접지전압으로 구동하는 구동력이 증가하는 반도체시스템.
  22. ◈청구항 22은(는) 설정등록료 납부시 포기되었습니다.◈
    제 20 항에 있어서, 상기 제3 구동회로는 상기 제3 노드의 전압레벨이 설정레벨보다 낮은 전압레벨인 경우 상기 제2 노드를 상기 접지전압으로 구동하는 구동력이 증가하고, 상기 제3 노드의 전압레벨이 설정레벨보다 높은 전압레벨인 경우 상기 제2 노드를 상기 전원전압으로 구동하는 구동력이 증가하는 반도체시스템.
KR1020180077230A 2018-07-03 2018-07-03 지연회로 및 이를 이용한 반도체시스템 KR102567922B1 (ko)

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