WO2022099558A1 - 参考电压缓冲电路 - Google Patents

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陈俊熹
汪正锋
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深圳市汇顶科技股份有限公司
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Definitions

  • the at least one output branch is a plurality of output branches
  • the state control branch includes: a seventh MOS transistor, a third Two NAND gates and a third NAND gate, the source of the seventh MOS transistor is grounded, the drain of the seventh MOS transistor is the second end of the state control branch, and the gate of the seventh MOS transistor
  • the pole is connected to the output end of the second NAND gate, the output end of the second NAND gate is the first end of the state control branch, and the first input end of the second NAND gate is connected to the The output terminals of the third NAND gate are connected, the multiple input terminals of the third NAND gate are in one-to-one correspondence with the multiple output branches, and each input terminal of the third NAND gate is the
  • the third end of the state control branch is respectively connected to the third end of the delay control branch of each output branch; in the first time period, the first NAND gate of the second NAND gate The input signal of the two input terminals is opposite
  • the gate of the fifth MOS transistor is used to receive a second signal, so that the fifth MOS transistor is turned on, and the output end of the first operational amplifier is turned off , the third MOS transistor is turned off, so that the output voltage of the at least one output branch is 0, and the state control branch is used to control the drain and the drain of the fourth MOS transistor according to the second signal.
  • the drain of the third MOS transistor is grounded.
  • the first signal is a low-level signal
  • the second signal is a high-level signal
  • each output branch further includes a resistor and a capacitor, and the gate of the third MOS transistor is connected to the first gate of the resistor. One end is connected, the second end of the resistor, the gate of the first MOS transistor, the input end of the first inverter and the first end of the capacitor are connected, and the second end of the capacitor is grounded .
  • each output branch further includes a load resistor, the first end of the load resistor is grounded, and the third end of the load resistor is grounded.
  • the two terminals are connected to the source of the first MOS transistor.
  • the switching device 620 When the switching device 620 is turned on, the first end of the feedback branch 500 is used to output a first voltage to the output device 610 through the switching device 620 , so that the third end of the output device 610 continues according to the first voltage Output reference voltage; when the switching device 620 is disconnected, the feedback branch 500 is disconnected from the first output branch 600 , that is, the output voltage of the output device 610 is 0.
  • the disclosed system, apparatus and method may be implemented in other manners.
  • the apparatus embodiments described above are only illustrative.
  • the division of the units is only a logical function division. In actual implementation, there may be other division methods.
  • multiple units or components may be combined or Can be integrated into another system, or some features can be ignored, or not implemented.
  • the shown or discussed mutual coupling or direct coupling or communication connection may be through some interfaces, indirect coupling or communication connection of devices or units, and may be in electrical, mechanical or other forms.

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Abstract

一种参考电压缓冲电路（1000），其包括：至少一个输出支路（200），每个输出支路（200）包括延迟控制支路（210）、第一MOS管（M1）和第二MOS管（M2）；反馈支路（100）；在第一时间段内，该反馈支路（100）的第一端用于向该延迟控制支路（210）输出第一电压，该延迟控制支路（210）用于基于该第一电压控制该第一MOS管（M1）导通和该第二MOS管（M2）导通，以使该第一MOS管（M1）的源极持续输出参考电压；在该第一时间段之后的第二时间段内，该反馈支路（100）的第一端向该延迟控制支路（210）输出的电压为0，该延迟控制支路（210）用于控制该第一MOS管（M1）断开，以及控制该第二MOS管（M2）在该第一MOS管（M1）断开之前断开，该第一MOS管（M1）的源极输出的电压为0。该参考电压缓冲电路（1000），能够提高参考电压缓冲电路（1000）的可靠性。

Description

参考电压缓冲电路 技术领域
本申请实施例涉及电子器件领域，并且更具体地，涉及参考电压缓冲电路。
背景技术
为获得较高的能效，电容型逐次逼近寄存器(Successive Approximation Register，SAR)架构常用于中高速、中高精度的模数转换器(Analog to Digital Converter，ADC)设计中。然而，在SAR算法中的每一比特产生时，电容型数模转换器(Capacitor Digital to Analog Converter，CDAC)都需要从参考电压中抽取一些与信号相关的电荷量。若ADC的参考电压存在不完全建立，该建立误差将被直接引入ADC输出中并造成输出结果的谐波失真。因此，为减小参考电压的建立误差所引起的谐波失真，常引入参考电压缓冲电路以增强参考电压驱动能力。而如何设计可靠性更高的参考电压缓冲电路已成为目前亟待解决的问题。
发明内容
本申请提供了一种参考电压缓冲电路，能够提高参考电压缓冲电路的可靠性。
第一方面，提供了一种参考电压缓冲电路，该参考电压缓冲电路包括：至少一个输出支路，所述至少一个输出支路中的每个输出支路包括延迟控制支路、第一MOS管和第二MOS管；反馈支路；其中，所述反馈支路的第一端与所述延迟控制支路的第一端连接，所述反馈支路的第二端与电源连接，所述延迟控制支路的第二端与所述第一MOS管的栅极连接，所述延迟控制支路的第三端与所述第二MOS管的栅极连接，所述第二MOS管的源极连接所述电源，所述第二MOS管的漏极与所述第一MOS管的漏极连接。
在第一时间段内，所述反馈支路的第一端用于向所述延迟控制支路输出第一电压，所述延迟控制支路用于基于所述第一电压控制所述第一MOS管导通和所述第二MOS管导通，以使所述第一MOS管的源极持续输出参考电压；在所述第一时间段之后的第二时间段内，所述反馈支路的第一端向所 述延迟控制支路输出的电压为0，所述延迟控制支路用于控制所述第一MOS管断开，以及控制所述第二MOS管在所述第一MOS管断开之前断开，所述第一MOS管的源极输出的电压为0。
因此，本申请实施例的参考电压缓冲电路，在电路下电时，在与反馈支路连接的节点电压降为低电平的情况下，延迟控制支路能够控制第二MOS管先于第一MOS管断开，即第一MOS管的漏极和第二MOS管的漏极之间的节点在电路下电后有放电通道，该节点的电压可以迅速降为0，进而减少第一MOS管过压的风险。
结合第一方面，在第一方面的一种实现方式中，所述延迟控制支路包括第一与非门和延迟器件，所述第一与非门的第一输入端为所述延迟控制支路的第一端，所述第一与非门的第二输入端为所述延迟控制支路的第二端，所述第一与非门的输出端为所述延迟控制支路的第三端，所述延迟器件设置于所述第一与非门的第一端和所述第一与非门的第二端之间。
结合第一方面及其上述实现方式，在第一方面的另一种实现方式中，所述延迟器件包括电阻和电容，所述电阻设置在所述第一与非门的第一端和所述第一与非门的第二端之间，所述电容的第一端和所述第一与非门的第二输入端连接，所述电容的第二端接地。
结合第一方面及其上述实现方式，在第一方面的另一种实现方式中，所述每个输出支路还包括负载电阻，所述负载电阻的第一端接地，所述负载电阻的第二端与所述第一MOS管的源极连接。
结合第一方面及其上述实现方式，在第一方面的另一种实现方式中，所述第一MOS管为N型MOS管，所述第二MOS管为P型MOS管。
结合第一方面及其上述实现方式，在第一方面的另一种实现方式中，所述反馈支路包括第一运算放大器、电流源、第三MOS管、第四MOS管和第五MOS管，其中，所述第三MOS管的栅极与所述第五MOS管的漏极连接、与所述第一运算放大器的输出端连接、且为所述反馈支路的第一端，所述第三MOS管的源极与所述电流源连接、且与所述第一运算放大器的反相输入端连接，所述第三MOS管的漏极和所述第四MOS管的漏极连接，所述第四MOS管的栅极和所述第二MOS管的栅极连接，所述第四MOS管的源极与所述电源连接，所述第五MOS管的源极接地。
在所述第一时间段内，所述第五MOS管的栅极用于接收第一信号，以 使所述第五MOS管断开，所述第一运算放大器用于控制所述第三MOS管的栅极输出所述第一电压；在所述第二时间段内，所述第五MOS管的栅极用于接收第二信号，以使所述第五MOS管导通，所述第一运算放大器的输出端关闭，所述第三MOS管断开。
结合第一方面及其上述实现方式，在第一方面的另一种实现方式中，所述第一信号为低电平信号，所述第二信号为高电平信号。
结合第一方面及其上述实现方式，在第一方面的另一种实现方式中，所述第一运算放大器的同相输入端的输入电压等于所述参考电压。
结合第一方面及其上述实现方式，在第一方面的另一种实现方式中，所述反馈支路还包括限压支路，所述限压支路的第一端与所述第三MOS管的栅极连接，所述限压支路的第二端与所述第三MOS管的源极连接，所述限压支路用于在所述第一时间段内，根据所述第三MOS管的源极电压，限制所述第三MOS管的栅极电压。
结合第一方面及其上述实现方式，在第一方面的另一种实现方式中，所述限压支路包括第二运算放大器和第六MOS管；其中，所述第二运算放大器的反相输入端与所述第二运算放大器的输出端相连、且与第六MOS管的漏极相连，所述第六MOS管的源极为所述限压支路的第一端，所述第六MOS管的栅极为所述限压支路的第二端；在所述第一时间段内，若所述第六MOS管导通，所述第二运算放大器用于限制所述第三MOS管的栅极电压；在所述第二时间段内，所述第二运算放大器的输出端关闭。
结合第一方面及其上述实现方式，在第一方面的另一种实现方式中，所述第二运算放大器的同相输入端的输入电压等于所述参考电压。
结合第一方面及其上述实现方式，在第一方面的另一种实现方式中，所述反馈支路还包括：状态控制支路，所述状态控制支路的第一端、所述第三MOS管的漏极和所述第四MOS管的漏极连接，所述状态控制支路的第二端与所述第四MOS管的栅极连接，所述状态控制支路的第三端、所述延迟控制支路的第三端和所述第二MOS管的栅极连接。
在所述第一时间段内，所述状态控制支路用于根据所述第一信号控制所述第四MOS管导通，以使所述第三MOS管的漏极通过所述第四MOS管与所述电源连接；在所述第二时间段内，所述状态控制支路用于根据所述第二信号控制所述第四MOS管的漏极和所述第三MOS管的漏极接地。
结合第一方面及其上述实现方式，在第一方面的另一种实现方式中，所述至少一个输出支路为一个输出支路，所述状态控制支路包括：第七MOS管、第二与非门和第二反相器，所述第七MOS管的源极接地，所述第七MOS管的漏极为所述状态控制支路的第二端，所述第七MOS管的栅极与所述第二与非门的输出端连接，所述第二与非门的输出端为所述状态控制支路的第一端，所述第二与非门的第一输入端与所述第二反相器的输出端连接，所述第二反相器的输入端为所述状态控制支路的第三端；在所述第一时间段内，所述第二与非门的第二输入端的输入信号与所述第一信号相反，以使所述第二与非门控制所述第七MOS管断开；在所述第二时间段内，所述第二与非门的第二输入端的输入信号与所述第二信号相反，以使所述第二与非门控制控制所述第七MOS管导通。
结合第一方面及其上述实现方式，在第一方面的另一种实现方式中，所述至少一个输出支路为多个输出支路，所述状态控制支路包括：第七MOS管、第二与非门和第三与非门，所述第七MOS管的源极接地，所述第七MOS管的漏极为所述状态控制支路的第二端，所述第七MOS管的栅极与所述第二与非门的输出端连接，所述第二与非门的输出端为所述状态控制支路的第一端，所述第二与非门的第一输入端与所述第三与非门的输出端连接，所述第三与非门的多个输入端与所述多个输出支路一一对应，所述第三与非门的每个输入端为所述状态控制支路的第三端、且分别与所述每个输出支路的所述延迟控制支路的第三端连接；在所述第一时间段内，所述第二与非门的第二输入端的输入信号与所述第一信号相反，以使所述第二与非门控制所述第七MOS管断开；在所述第二时间段内，所述第二与非门的第二输入端的输入信号与所述第二信号相反，以使所述第二与非门控制控制所述第七MOS管导通。
结合第一方面及其上述实现方式，在第一方面的另一种实现方式中，所述至少一个输出支路为多个输出支路，所述多个输出支路中的第一输出支路包括开关器件，其中，所述反馈支路的第一端与所述开关器件的第一端连接，所述开关器件的第二端与所述第一输出支路的延迟控制支路的第一端连接，在所述第一时间段内，所述开关器件导通，所述反馈支路用于通过所述开关器件向所述第一MOS管的栅极输出所述第一电压；在所述开关器件断开时，所述反馈支路与所述第一MOS管的栅极断开连接，以使所述第一MOS管 断开且所述第一MOS管的源极输出的电压为0。
结合第一方面及其上述实现方式，在第一方面的另一种实现方式中，在所述第二时间段内，所述开关器件断开。
结合第一方面及其上述实现方式，在第一方面的另一种实现方式中，所述开关器件包括第八MOS管和第九MOS管，所述第八MOS管的源极为所述开关器件的第一端，所述第八MOS管的漏极与所述第九MOS管的漏极连接，所述第九MOS管的漏极为所述开关器件的第二端，所述第九MOS管的源极接地，所述第八MOS管的栅极与所述第九MOS管的栅极用于接收信号，以使得所述开关器件导通或者断开。
结合第一方面及其上述实现方式，在第一方面的另一种实现方式中，所述第八MOS管为P型MOS管，所述第九MOS管为N型MOS管；或者，所述第八MOS管为N型MOS管，所述第九MOS管为P型MOS管。
结合第一方面及其上述实现方式，在第一方面的另一种实现方式中，向所述第八MOS管的栅极输入的信号与向所述第九MOS管的栅极输入的信号相同。
结合第一方面及其上述实现方式，在第一方面的另一种实现方式中，所述电源电压大于所述参考电压，所述第一电压大于所述参考电压。
结合第一方面及其上述实现方式，在第一方面的另一种实现方式中，所述第一MOS管的源极用于向模数转换器提供所述参考电压。
第二方面，提供了一种参考电压缓冲电路，包括：至少一个输出支路；反馈支路，包括：第一运算放大器、电流源、第三MOS管、第四MOS管、第五MOS管和状态控制支路；其中，所述第三MOS管的栅极与所述第一运算放大器的输出端连接、与第五MOS管的漏极连接、且与所述至少一个输出支路连接，所述第三MOS管的源极与所述电流源连接、且与所述第一运算放大器的反相输入端连接，所述第三MOS管的漏极、所述第四MOS管的漏极和所述状态控制支路的第一端连接，所述第四MOS管的栅极与所述状态控制支路的第二端连接，所述第四MOS管的源极与电源连接，所述第五MOS管的源极接地。
在第一时间内，所述第五MOS管的栅极用于接收第一信号，以使所述第五MOS管断开，所述状态控制支路用于根据所述第一信号控制所述第四MOS管导通，以使所述第三MOS管的漏极通过所述第四MOS管与所述电 源连接，所述第一运算放大器用于控制所述第三MOS管的栅极输出第一电压，以使所述至少一个输出支路持续输出参考电压。
在所述第一时间之后的第二时间内，所述第五MOS管的栅极用于接收第二信号，以使所述第五MOS管导通，所述第一运算放大器的输出端关闭，所述第三MOS管断开，以使所述至少一个输出支路的输出电压为0，所述状态控制支路用于根据所述第二信号控制所述第四MOS管的漏极和所述第三MOS管的漏极接地。
因此，本申请实施例的参考电压缓冲电路，在第三MOS管和第四MOS管之间增加状态控制支路，使得在电路下电时，第三MOS管和第四MOS管断开，同时，该状态控制支路也可以根据该第二信号，控制第四MOS管和第三MOS管的漏极接地，迅速降低漏极电压，进而减少第三MOS过压的风险。
结合第二方面，在第二方面的一种实现方式中，所述第一信号为低电平信号，所述第二信号为高电平信号。
结合第二方面及其上述实现方式，在第二方面的另一种实现方式中，所述至少一个输出支路中的每个输出支路包括：第一MOS管、第二MOS管和第一反相器，所述第一反相器的输入端、所述第三MOS管的栅极与所述第一MOS管的栅极连接，所述第一反相器的输出端、所述状态控制支路的第三端和所述第二MOS管的栅极连接，所述第二MOS管的源极与所述电源连接，所述第二MOS管的漏极与所述第一MOS管的漏极连接。
结合第二方面及其上述实现方式，在第二方面的另一种实现方式中，所述每个输出支路还包括电阻和电容，所述第三MOS管的栅极与所述电阻的第一端相连，所述电阻的第二端、所述第一MOS管的栅极、所述第一反相器的输入端和所述电容的第一端连接，所述电容的第二端接地。
结合第二方面及其上述实现方式，在第二方面的另一种实现方式中，所述每个输出支路还包括负载电阻，所述负载电阻的第一端接地，所述负载电阻的第二端与所述第一MOS管的源极连接。
结合第二方面及其上述实现方式，在第二方面的另一种实现方式中，所述至少一个输出支路为一个输出支路，所述状态控制支路包括：第七MOS管、第二与非门和第二反相器，所述第七MOS管的源极接地，所述第七MOS管的漏极为所述状态控制支路的第一端，所述第二与非门的输出端与 所述第七MOS管的栅极连接、且为所述状态控制支路的第二端，所述第二与非门的第一输入端与所述第二反相器的输出端连接，所述第二反相器的输入端为所述状态控制支路的第三端；在所述第一时间段内，所述第二与非门的第二输入端的输入信号与所述第一信号相反，以使所述第二与非门控制所述第七MOS管断开；在所述第二时间段内，所述第二与非门的第二输入端的输入信号与所述第二信号相反，以使所述第二与非门控制控制所述第七MOS管导通。
结合第二方面及其上述实现方式，在第二方面的另一种实现方式中，所述至少一个输出支路为多个输出支路，所述状态控制支路包括：第七MOS管、第二与非门和第三与非门，所述第七MOS管的源极接地，所述第七MOS管的为所述状态控制支路的第一端，所述第二与非门的输出端与所述第七MOS管的栅极连接、且为所述状态控制支路的第二端，所述第二与非门的第一输入端与所述第三与非门的输出端连接，所述第三与非门的多个输入端与所述多个输出支路一一对应，所述第三与非门的每个输入端为所述状态控制支路的第三端、且分别与所述每个输出支路的所述第二MOS管的栅极、所述第一反相器的输出端连接。在所述第一时间段内，所述第二与非门的第二输入端的输入信号与所述第一信号相反，以使所述第二与非门控制所述第七MOS管断开；在所述第二时间段内，所述第二与非门的第二输入端的输入信号与所述第二信号相反，以使所述第二与非门控制控制所述第七MOS管导通。
结合第二方面及其上述实现方式，在第二方面的另一种实现方式中，所述至少一个输出支路为多个输出支路，所述多个输出支路中的第一输出支路包括开关器件，其中，所述开关器件的第一端与所述第三MOS管的栅极连接，所述开关器件的第二端与所述第一输出支路的所述第一MOS管的栅极连接、且与所述第一输出支路的所述第一反相器的输入端连接，在所述第一时间段内，所述开关器件导通，所述第三MOS管的栅极用于通过所述开关器件向所述第一MOS管的栅极输出所述第一电压；在所述开关器件断开时，所述第三MOS管的栅极与所述第一MOS管的栅极断开连接，以使所述第一MOS管断开且所述第一MOS管的源极输出的电压为0。
结合第二方面及其上述实现方式，在第二方面的另一种实现方式中，在所述第二时间段内，所述开关器件断开。
结合第二方面及其上述实现方式，在第二方面的另一种实现方式中，所述开关器件包括第八MOS管和第九MOS管，所述第八MOS管的源极为所述开关器件的第一端，所述第八MOS管的漏极与所述第九MOS管的漏极连接，所述第九MOS管的漏极为所述开光器件的第二端，所述第九MOS管的源极接地，所述第八MOS管的栅极与所述第九MOS管的栅极用于接收信号，以使得所述开关器件导通或者断开。
结合第二方面及其上述实现方式，在第二方面的另一种实现方式中，所述第八MOS管为P型MOS管，所述第九MOS管为N型MOS管；或者，所述第八MOS管为N型MOS管，所述第九MOS管为P型MOS管。
结合第二方面及其上述实现方式，在第二方面的另一种实现方式中，向所述第八MOS管的栅极输入的信号与向所述第九MOS管的栅极输入的信号相同。
结合第二方面及其上述实现方式，在第二方面的另一种实现方式中，所述反馈支路还包括限压支路，所述限压支路的第一端与所述第三MOS管的栅极连接，所述限压支路的第二端与所述第三MOS管的源极连接，所述限压支路用于在所述第一时间段内，根据所述第三MOS管的源极电压，限制所述第三MOS管的栅极电压。
结合第二方面及其上述实现方式，在第二方面的另一种实现方式中，所述限压支路包括第二运算放大器和第六MOS管；其中，所述第二运算放大器的反相输入端与所述第二运算放大器的输出端相连，且与第六MOS管的漏极相连，所述第六MOS管的源极为所述限压支路的第一端，所述第六MOS管的栅极为所述限压支路的第二端；在所述第一时间段内，若所述第六MOS管导通，所述第二运算放大器用于限制所述第三MOS管的栅极电压；在所述第二时间段内，所述第二运算放大器的输出端关闭。
结合第二方面及其上述实现方式，在第二方面的另一种实现方式中，所述第二运算放大器的同相输入端的输入电压等于所述参考电压。
结合第二方面及其上述实现方式，在第二方面的另一种实现方式中，所述第一运算放大器的同相输入端的输入电压等于所述参考电压。
结合第二方面及其上述实现方式，在第二方面的另一种实现方式中，所述电源电压大于所述参考电压，所述第一电压大于所述参考电压。
结合第二方面及其上述实现方式，在第二方面的另一种实现方式中，所 述至少一个输出端分别用于向至少一个模数转换器提供所述参考电压。
第三方面，提供了一种参考电压缓冲电路，包括：多个输出支路，所述多个输出支路中的第一输出支路包括开关器件和输出器件；反馈支路；其中，所述反馈支路的第一端与所述开关器件的第一端连接，所述开关器件的第二端与所述输出器件的第一端连接，所述输出器件的第二端与电源连接，所述反馈支路的第二端连接所述电源，在所述开关器件导通时，所述反馈支路的第一端用于通过所述开关器件向所述输出器件输出第一电压，以使所述输出器件的第三端根据所述第一电压持续输出参考电压；在所述开关器件断开时，所述反馈支路的第一端与所述输出器件断开，以使所述输出器件的第三端输出的电压为0。
因此，对于参考电压缓冲电路中的每个输出支路而言，均可以设置该开关器件，以控制每个输出支路的导通和断开，例如，可以控制参考电压缓冲电路中一部分支路导通，以为对应的ADC提供参考电压，同时也可以令另一部分支路断开，以减少功耗。
结合第三方面，在第三方面的一种实现方式中，所述开关器件包括第八MOS管和第九MOS管，所述第八MOS管的源极为所述开关器件的第一端，所述第八MOS管的漏极与所述第九MOS管的漏极连接，所述第九MOS管的漏极为所述开关器件的第二端，所述第九MOS管的源极接地，所述第八MOS管的栅极与所述第九MOS管的栅极用于接收信号，以使得所述开关器件导通或者断开。
结合第三方面及其上述实现方式，在第三方面的另一种实现方式中，所述第八MOS管为P型MOS管，所述第九MOS管为N型MOS管；或者，所述第八MOS管为N型MOS管，所述第九MOS管为P型MOS管。
结合第三方面及其上述实现方式，在第三方面的另一种实现方式中，向所述第八MOS管的栅极输入的信号与向所述第九MOS管的栅极输入的信号相同。
结合第三方面及其上述实现方式，在第三方面的另一种实现方式中，所述输出器件包括：第一MOS管、第二MOS管和第一反相器，所述第一反相器的输入端与所述第一MOS管的栅极连接、且为所述输出器件的第一端，所述第一反相器的输出端和所述第二MOS管的栅极连接，所述第二MOS管的源极为所述输出器件的第二端，所述第二MOS管的漏极与所述第一 MOS管的漏极连接，所述第一MOS管的源极为所述输出器件的第三端。
结合第三方面及其上述实现方式，在第三方面的另一种实现方式中，所述输出器件还包括电阻和电容，所述电阻的第一端为所述输出器件的第一端，所述电阻的第二端、所述第一MOS管的栅极、所述第一反相器的输入端和所述电容的第一端连接，所述电容的第二端接地。
结合第三方面及其上述实现方式，在第三方面的另一种实现方式中，所述每个输出支路还包括负载电阻，所述负载电阻的第一端接地，所述负载电阻的第二端与所述第一MOS管的源极连接。
结合第三方面及其上述实现方式，在第三方面的另一种实现方式中，所述反馈支路包括第一运算放大器、电流源、第三MOS管、第四MOS管和第五MOS管，其中，所述第三MOS管的栅极与所述第一运算放大器输出端连接、与所述第五MOS管的漏极连接、且为所述反馈支路的第一端，所述第三MOS管的源极与所述电流源连接、且与所述第一运算放大器的反相输入端连接，所述第三MOS管的漏极和所述第四MOS管的漏极连接，所述第四MOS管的栅极、所述第一反相器的输出端和所述第二MOS管的栅极连接，所述第四MOS管的源极与电源连接，所述第五MOS管的源极接地。
在第一时间段内，所述开关器件导通，所述第五MOS管的栅极用于接收第一信号，以使所述第五MOS管断开，所述第一运算放大器用于控制所述第三MOS管的栅极输出所述第一电压；在所述第一时间段之后的第二时间段内，所述第五MOS管的栅极用于接收第二信号，以使所述第五MOS管导通，所述第一运算放大器输出端关闭，所述第三MOS管断开。
结合第三方面及其上述实现方式，在第三方面的另一种实现方式中，所述第一信号为低电平信号，所述第二信号为高电平信号。
结合第三方面及其上述实现方式，在第三方面的另一种实现方式中，所述电压源还包括限压支路，所述限压支路的第一端与所述第三MOS管的栅极连接，所述限压支路的第二端与所述第三MOS管的源极连接，所述限压支路用于在所述第一时间段内，根据所述第三MOS管的源极电压，限制所述第三MOS管的栅极电压。
结合第三方面及其上述实现方式，在第三方面的另一种实现方式中，所述限压支路包括第二运算放大器和第六MOS管；其中，所述第二运算放大 器的反相输入端与所述第二运算放大器的输出端相连、且与第六MOS管的漏极相连，所述第六MOS管的源极为所述限压支路的第一端，所述第六MOS管的栅极为所述限压支路的第二端；在所述第一时间段内，若所述第六MOS管导通，所述第二运算放大器用于限制所述第三MOS管的栅极电压；在所述第二时间段内，所述第二运算放大器的输出端关闭。
结合第三方面及其上述实现方式，在第三方面的另一种实现方式中，所述第二运算放大器的同相输入端的输入电压等于所述参考电压。
结合第三方面及其上述实现方式，在第三方面的另一种实现方式中，所述第一运算放大器的同相输入端的输入电压等于所述参考电压。
结合第三方面及其上述实现方式，在第三方面的另一种实现方式中，所述电源电压大于所述参考电压，所述第一电压大于所述参考电压。
结合第三方面及其上述实现方式，在第三方面的另一种实现方式中，所述输出器件的第三端用于向模数转换器提供所述参考电压。
附图说明
图1是常规参考电压缓冲电路的示意图。
图2是基于图1改进的参考电压缓冲电路的示意图。
图3-图12是本申请实施例的参考电压缓冲电路的示意图。
具体实施方式
下面将结合附图，对本申请实施例中的技术方案进行描述。
图1示出了常规参考电压缓冲器(Reference Voltage Buffer，RVB)的电路图。如图1所示，该电路包括左侧的运算放大器OP，该运算放大器的输出端连接两个MOS管的栅极，其中，该运算放大器OP和左侧MOS管形成反馈支路，能够钳制右侧MOS管的源极的输出电压VREF，该输出电压即可作为ADC的参考电压；例如，图1中的这两个MOS管均为N型MOS管。如图1所示，该电路中还包括电流源10，用于为该电路提供电流，例如，该电流源可以如图1所示，包括两个金属-氧化物-半导体(Metal-Oxide-Semiconductor，MOS)管，例如，包括两个N型MOS管，但本申请实施例并不限于此。可选地，如图1所示，该电路中还可以包括负载电阻，该负载电阻与输出功率管MOS形成的输出支路，能够维持输出的 参考电压，输出端电压VREF等于负载电阻与经过负载电阻的电流的乘积，该负载电阻的阻值大小由ADC对参考电压输出阻抗的要求决定，例如，输出阻抗与负载电阻的阻值成正相关。
在如图1所示的电路中，输出电压VREF需略低于电源电压VDD以使输出功率MOS管(即图1中右侧MOS管)处于饱和区，即满足(VDD-VREF)>Vdsat，其中，Vdsat表示右侧MOS管的过驱动电压。例如，为获得1.2V ADC参考电压，如图1所示的常规RVB设计可以选择将电源电压设为大于1.2V的2.5V，同时MOS管的器件类型需采用厚栅器件，例如需要5V器件，即选择耐压值为5V的MOS管，以满足可靠性要求。相比于1.2V器件，5V器件速度慢，导通阻抗大，能效低，采用5V器件作为功率MOS会大大增加RVB电路设计的面积和功耗。
图2示出了一种基于图1改进的RVB设计电路，其中，图2与图1类似，可以包括电流源10和负载电阻，为了简洁，在此不再赘述。为提高RVB电路的能效，并减小功率MOS面积，该设计可以采用1.2V的N型MOS管作为输出功率管，即图2中的MOS管M1，同时，图2中MOS管M3也采用1.2V的N型MOS管，而其余电路组成均采用5V的MOS管(图2中已加粗表示)，同时加入了辅助电路以解决2.5V电压域下的1.2V的MOS管的可靠性问题。
具体地，对于图2所示的RVB电路，其工作状态可分为两个阶段，一个初始预充电阶段，一个是输出建立阶段。首先，对于初始预充电阶段，电路下电(power down，pd)，两个运算放大器OP1和OP2的输出端关闭，即输出电压均为0，且该RVB电路输入pd信号控制MOS管5(为了便于描述，下文将MOS管均表示为“M”，例如，MOS管5表示为“M5”，依次类推)导通，例如，图2所示的输入的pd信号可以为高电平信号，即使得M5的栅极输入高电平，可以控制N型M5导通，以使得M3的栅极的电压Vi_pre被拉到接地电压gnd，即Vi_pre＝0，则M3和M1的栅极电压为0，而经过反相器inv1之后，P型的M4和M2栅极电压为高电平，则M1-M4均断开，此时，该电路的输出电压VREF为0。即由运算放大器OP1、M3和M4组成的反馈支路输出的电压为0，而由M1、M2和反相器inv1组成的输出支路的输出电压也为0。
之后，电路的pd信号释放，例如，M5的栅极输入低电平信号，则M5 断开，运算放大器OP1和OP2输出端打开，由于P型M6栅端电压vfb为0，即M6导通，同时运算放大器OP2通过反馈输出Vlim，例如，图2中仍然以获得1.2V的输出电压VREF为例，那么该运算放大器OP2的同相输入端的输入电压可以设置为1.2V，则其输出电压Vlim为1.2V；另外，由于M6导通，运算放大器OP1和OP2输出短接，则运算放大器OP1的输出电压等于运算放大器OP2的输出电压，即图2中Vop也等于1.2V，即可以控制M3的栅极电压为1.2V，那么通过运算放大器OP2和OP1，M3和M1栅端节点电压Vi_pre和Vi被缓慢拉高，并通过OP2反馈将该电压限制在1.2V附近，以避免1.2V的M3和M1器件过压。
对于输出建立阶段，Vi由Vi_pre信号经过由电阻R 1和电容C 1组成的电阻-电容RC滤波电路产生，通过该RC滤波电路可滤除大部分前端电路噪声，并使M4和M2缓慢开启，以避免开启速度太快造成较大的瞬态电流和电压毛刺。在M1栅极电压Vi缓慢充电到接近1.2V过程中，倒比设计的反相器inv1(翻转阈值Vth设置在1.2V附近，且略低于1.2V)输出电压Vi_rdyb由之前的高电平缓慢放电到gnd，即M4和M2逐渐进入导通状态，那么M3的漏极电压和M1的漏极电压均被拉到电源电压，例如，这里以电源电压为2.5V为例，同时M3的源极电压vfb和输出电压VREF均变为(Vi_pre-Vgs3)，则M6断开，其中，Vgs3为M3的栅极和源极的电压差，即M3的栅极电压减去源极电压为Vgs3，并且图2中的M3的Vgs3和M1的栅极源极电压差Vgs1相等，例如可以通过将M3和M1的电流和尺寸等比例设置，以使得二者的栅极源极电压差Vgs3和Vgs1相等。在M6断开后，电压Vop不再受运算放大器OP2的限制，那么由运算放大器OP1、M3和M4组成的反馈支路继续对Vi_pre充电，直至电压Vi_pre达到1.2V+Vgs3，则对应的可以将电压Vfb及输出电压VREF钳制在1.2V附近，也就是说，该RVB电路可以向ADC持续输出1.2V参考电压VREF。
其中，图2所示的反相器inv1可以采用倒比设计的反相器，以降低反相器的翻转速度。具体地，反相器中的PMOS和NMOS的宽长比越大，MOS驱动能力越强，反相器的翻转速度越快；相反的，宽长比越小，MOS驱动能力越弱，翻转速度越慢。常规电路通常将宽长比设为大于1，以获得较快的电路速度。但是在本申请实施例中，为了降低反相器的翻转速度，以使M2、M4缓慢导通，所以将反相器设计成非常规的倒比反相器，即图2中的 反相器inv1中的PMOS和NMOS的宽长比小于1，以降低反相器的翻转速度。
应理解，图2所示的电路的上述两个阶段循环交替进行，例如，在初始预充电阶段之后为输出建立阶段，而输出建立阶段之后可以为再次的初始预充电阶段，依次类推，交替进行。
通过上述两个阶段的操作，使该电路在建立过程中，1.2V的M3和M1的|Vgd|最大值为max{Vth,VDD-Vth}，其中，Vgd表示栅极和漏极之间的电压差；|Vgs|输出最大值为Vth，其中VDD＝2.5V，Vth(即反相器inv1翻转阈值)设计在1.2V附近，且小于1.2V。并且M3和M1的漏极在接至VDD(2.5V)前，其漏源沟道已处于开启状态，从而解决1.2V输出功率管过压风险。
但是，在图2中，根据上文的描述，电压Vi_rdyb拉高是出现在pd信号释放之后，故当该电路在使能后再下电时，即在上述输出建立阶段之后再下电时，M3和M1分别比M4和M2先断开，M3的漏极和M4的漏极之间的节点vd3以及M1的漏极和M2的漏极之间的节点vd1在电路下电后没有放电通道，会长时间处于2.5V附近，即1.2V的M3和M1的Vgd会长时间处于2.5V附近，那么就可能导致器件栅极击穿。另外，在图2的设计中，采用反相器inv1的输出电压Vi_rdyb来控制M4和M2的开启，当采用多路输出支路复用同一反馈支路设计时，无法单独关闭某一输出支路，增加了RVB设计的功耗。因此，本申请实施例提供的参考电压缓冲电路可以解决上述问题。
可选地，作为本申请的第一个实施例，图3示出了本申请实施例的一种参考电压缓冲电路1000的示意图。如图3所示，该参考电压缓冲电路1000可以用于为ADC提供参考电压，其中，该参考电压缓冲电路1000可以包括：反馈支路100和至少一个输出支路200，其中，该参考电压缓冲电路1000可以包括一个或者多个输出支路200，每个输出支路200用于为对应的ADC提供参考电压，而下面将结合图3以其中的任意一个输出支路200为例进行描述。
如图3所示，本申请实施例中的每个输出支路200可以包括延迟控制支路210、第一MOS管M1和第二MOS管M2。具体地，输出支路200各个部分与反馈支路100之间的连接方式如图3所示，其中，该反馈支路100的第一端与该延迟控制支路210的第一端连接，反馈支路100的第二端与电源 连接，该电源电压为VDD；该延迟控制支路210的第二端与与M1的栅极连接，该延迟控制支路210的第三端与M2的栅极连接，该M2的源极连接电源，该M2的漏极与该M1的漏极连接。可选地，本申请实施例中以M1选择N型MOS管，而M2选择P型MOS管为例进行描述。
按照上述连接方式，对于如图3所示的参考电压缓冲电路1000，在第一时间段内，该反馈支路100的第一端用于向该每个输出支路200的延迟控制支路210输出第一电压，即与反馈支路100第一端连接的节点电压Vi_pre为第一电压，该延迟控制支路210用于基于该第一电压控制M1和M2均导通，则M1的栅极电压也为该第一电压，M1的源极能够持续输出参考电压VREF；其中，该第一电压可以为根据所需的参考电压VREF确定的，同时，该第一电压也决定了参考电压VREF的大小。例如，根据与该参考电压缓冲电路1000连接的ADC所需的参考电压VREF的大小，合理选择和设置该第一电压，以使得该M1的源极能够输出ADC所需的参考电压VREF，其中，该第一电压减去Vgs1等于参考电压VREF，Vgs1为M1的栅极和源极的电压差。
在该第一时间段之后的第二时间段内，该反馈支路100的第一端向该每个输出支路200的延迟控制支路210输出的电压为0，即与反馈支路100第一端连接的节点电压Vi_pre为0，则延迟控制支路210可以控制M1断开，该第一MOS管的源极输出的电压为0；另外，该延迟控制支路210还用于控制该第二MOS管在该第一MOS管断开之前断开。
可选地，该参考电压缓冲电路1000还可以包括其他器件，例如，每个输出支路200还可以包括负载电阻220，该负载电阻220可以与图2中的负载电阻相对应，二者功能一致，为了简洁，在此不再赘述。
因此，本申请实施例的参考电压缓冲电路1000，相比于图2所示的参考电压缓冲电路中的输出支路，将图2中的反相器inv1替换为延迟控制支路210，使得在电路下电时，在与反馈支路连接的节点电压Vi_pre降为低电平的情况下，延迟控制支路210能够控制M2先于M1断开，即M1的漏极和M2的漏极之间的节点vd1在电路下电后有放电通道，比如由M1和负载电阻220组成的放电通道，则vd1可以迅速降为0，进而减少M1过压的风险。例如，仍然以参考电压VREF为1.2V为例，参照图2，为了减小MOS管面积，维持高速和高可靠性的参考电压缓冲电路1000，M1仍然选择1.2V器 件，M2选择5V器件，电源电压VDD选择2.5V，那么延迟控制支路210可以令M2先断开，而M1的源极电压缓慢降为0，并且可以通过源极接地的方式放电，缓慢降低M1的漏极的电压，进而减少M1过压的风险。
可选地，图4示出了图3的参考电压缓冲电路1000的另一示意图。如图4所示，本申请实施例中的该延迟控制支路210可以包括第一与非门N1和延迟器件，该第一与非门N1的第一输入端为该延迟控制支路210的第一端，即与反馈支路100连接，该第一与非门N1的第二输入端为该延迟控制支路210的第二端，即与M1的栅极连接，该第一与非门N1的输出端为该延迟控制支路210的第三端，即与M2的栅极连接，而延迟器件设置于该第一与非门N1的第一端和该第一与非门N2的第二端之间，该延迟器件使得M1在M2断开之后端开。
可选地，与图2类似，如图4所示，对应图3中的每个输出支路200中的延迟控制支路210包括的延迟器件可以包括RC滤波电路，具体地，如图4所示，RC滤波电路的具体连接方式可以如图4所示，该RC滤波电路包括电阻R1和电容C1，该反馈支路100的第一端与该电阻R1的第一端相连，该电阻R1的第二端、M1的栅极、该第一与非门N1的第二输入端和该电容C1的第一端连接，该电容C1的第二端接地。这样，由于RC滤波电路的作用，电压Vi会在电压Vi_pre降为低电平之后缓慢降为低电平，但是由于第一与非门N1的作用，M2可以在电压Vi_pre降为低电平时断开，即M2先于M1断开，以避免M1过压。
下面将结合附图4，描述本申请实施例中的反馈支路100。如图4所示，该反馈支路100可以包括第一运算放大器OP1、电流源110、第三MOS管M3、第四MOS管M4和第五MOS管M5。具体连接方式可以如图4所示，例如，该M3的栅极与M5的漏极连接、与该第一运算放大器OP1的输出端连接、且为该反馈支路100的第一端，该M3的源极与该电流源110连接、且与第一运算放大器OP1的反相输入端连接，该电流源110用于为该参考电压缓冲电路1000提供电流，该M3的漏极和该M4的漏极连接，该M4的栅极、该第一与非门N1的输出端和该M2的栅极连接，该M4的源极与电源VDD连接，M5的源极接地。
具体地，在第一时间段内，该M5的栅极用于接收第一信号，即图4中的pd信号为第一信号，以使该M5断开，该第一运算放大器OP1用于控制 该M3的栅极输出该第一电压，以使该M3的栅极向该每个输出支路200输出该第一电压。例如，该M5可以为N型MOS管，接收的第一信号可以为低电平信号，以使得该M5断开。而第一运算放大器OP1的同相输入端可以设置有输入电压V1，以使得该第一运算放大器OP1能够控制该M3的栅极输出第一电压。例如，参照图2所示的实施例，若希望获得M1的源极的输出电压VREF为1.2V，则该输入电压V1可以选择1.2V，但本申请实施例并不限于此。
在第一时间段之后的第二时间段内，M5的栅极用于接收第二信号，即图4中的pd信号为第二信号，以使得该M5导通，即M3的栅极接地，进而使得M3关闭，同时第一运算放大器OP的输出端关闭，那么该反馈支路100向该每个输出支路200输出的电压为0。例如，该M5可以为N型MOS管，该第二信号可以为高电平信号，以使得该M5断开。
可选地，如图4所示，该反馈支路100还可以包括限压支路120，该限压支路120的第一端与该M3的栅极连接，该限压支路120的第二端与该M3的源极连接，该限压支路120可以用于在该第一时间段内，根据该M3的源极电压，输出电压Vop，以限制该M3的栅极电压，防止M3的栅极电压过大。
应理解，本申请实施例中的第一运算放大器OP1、M3、M4、M5以及限压支路120和电流源110可以参考如图1或者图2所示的电路。具体地，图5示出了本申请实施例的参考电压缓冲电路1000的另一示意图。如图5所示，本申请实施例中的电流源110可以包括M11和M12，该电流源可以对应图2所示的电流源10，为了简洁，在此不再赘述。
另外，如图5所示，本申请实施例中的限压支路120可以参考图2，可以包括第二运算放大器OP2和第六MOS管M6，具体地连接方式可以如图5所示。其中，该第二运算放大器OP2的反相输入端与该第二运算放大器OP2的输出端相连，且与M6的漏极相连，该M6的源极与该第一运算放大器OP1的输出端、该M3的栅极相连，该M6的栅极与该M3的源极、该第一运算放大器OP1的反相输入端相连。
应理解，该图5所示的限压支路120包括的第二运算放大器OP2和M6可以为如图2所示的第二运算放大器OP2和M6，为了简洁，在此不再赘述。例如，该第二运算放大器OP2的同相输入端的输入电压V2可以设置为等于 参考电压VREF，例如，都等于1.2V，以使得第二运算放大器OP2在M6导通时，向M3的栅极输出电压Vop，以限制M3的栅极电压等于参考电压VREF。
应理解，对比图5和图2可知，二者的不同之处在于图5将图2中的反相器inv1替换为第一与非门N1，以便于利用该第一与非门N1控制M2的优先于M1断开，因此，上述关于图2的其他器件的工作状态的描述适用于图5，为了简洁，在此不再赘述。
应理解，本申请实施例中的第一时间段可以位于上述输出建立阶段中，或者位于输出建立阶段之后该参考电压缓冲电路能够持续输出参考电压阶段中，也就是说，该第一时间段可以为输出建立阶段后，该参考电压缓冲电路能够持续输出参考电压阶段，且电路再次下电之前的任意一个时间段；而第二时间段为在输出建立阶段之后，电路再次下电的阶段。
对比图2和图5，当采用如图2所示的反相器inv1时，在第二时间段内，M1和M2几乎同时断开，二者之间的节点vd1没有放电通道，导致M1的栅极和漏极之间的电压差Vgd1长时间处于电源电压VDD下，例如，M1断开，M1栅极电压为0，而漏极电压为2.5V，那么耐压值为1.2V的M1的Vgd1长时间处于2.5V的电压下，也就存在器件过压风险。但是对于如图5所示的采用第一与非门N1的电路，在反馈支路100输出电压为0，即M3栅极连接的节点电压Vi_pre被快速拉到地的情况下，第一与非门N1的输出翻转(从0翻转至VDD)速度由Vi_pre决定，即第一与非门N1的输出Vi_rdyb可以快速由0翻转为VDD，则M2迅速关闭；但是由于Vi是Vi_pre经过RC滤波得到，前者Vi相对后者Vi_pre存在延迟，即当M2关断后，Vi缓慢放电至0，M1在M2关断后缓慢关断。利用该延时差，可构建vd1节点放电通道(包括M1和负载电阻)，使该节点vd1电压放电至安全电压后M1再关断，从而修复电路下电或输出支路关闭时，输出功率管M1的器件过压风险。
上文中的参考电压缓冲电路1000可以解决图2中M1可能存在的过压问题，下文将针对图2中M3可能存在的过压问题进行描述。
可选地，作为本申请的第二个实施例，图6示出了本申请实施例的参考电压缓冲电路2000的示意图。如图6所示，该参考电压缓冲电路2000包括反馈电路300和至少一个输出支路400，其中，该参考电压缓冲电路2000 可以包括一个或者多个输出支路400，而下面将结合图6以其中的任意一个输出支路400为例进行描述。
如图6所示，反馈支路300包括：第一运算放大器OP1、电流源310、第三MOS管M3、第四MOS管M4、第五MOS管M5和状态控制支路320。具体地，输出支路400与反馈支路300之间的连接方式如图6所示，其中，该M3的栅极与该第一运算放大器OP1的输出端连接、与M5的漏极连接、且与该至少一个输出支路400连接，该M3的源极与该电流源310连接、且与该第一运算放大器OP1的反相输入端连接，该M3的漏极、该M4的漏极和该状态控制支路320的第一端连接，该M4的栅极与该状态控制支路320的第二端连接，该M4的源极与电源连接，该电源的电压为VDD，该至少一个输出支路400与该电源连接，M5的源极接地。可选地，本申请实施例中以M3和M5选择N型MOS管，而M4选择P型MOS管为例进行描述。
按照上述连接方式，对于如图6所示的参考电压缓冲电路2000，在第一时间内，该M5的栅极用于接收第一信号，即图6中pd信号为第一信号，以使该M5断开，例如，该M5可以为N型MOS管，该第一信号可以为低电平信号，以使得该M5断开；该状态控制支路320用于根据该第一信号控制该M4导通，以使该M3的漏极通过该M4与该电源连接，该第一运算放大器OP1用于控制该M3的栅极输出第一电压，以使该至少一个输出支路400持续输出参考电压。而第一运算放大器OP1的同相输入端可以设置为输入电压V1，以使得该第一运算放大器OP1能够控制该M3的栅极输出第一电压。例如，参照图2所示的实施例，若希望获得M1的源极的输出电压VREF为1.2V，则该输入电压V1可以选择1.2V，但本申请实施例并不限于此。
在该第一时间之后的第二时间内，M5的栅极用于接收第二信号，即图6中pd信号为第二信号，以使得该M5导通，即M3的栅极接地，进而使得M3关闭，例如，该M5可以为N型MOS管，该第二信号可以为高电平信号，以使得该M5导通；另外，该第一运算放大器OP1的输出端关闭，该M3断开，以使该至少一个输出支路400的输出电压为0，该状态控制支路320用于根据该第二信号控制该M4的漏极和该M3的漏极接地。
因此，本申请实施例的参考电压缓冲电路2000，相比于图2所示的参考电压缓冲电路中的输出支路，在图2中的M3和M4之间增加状态控制支路 320，使得在电路下电时，运算放大器OP1根据第二信号关闭输出，且M5导通接地，使得M3栅极的输出电压为0，M3断开，同时，状态控制支路320也可以根据该第二信号，控制M4断开并使M3的漏极和M4的漏极之间的节点vd3接地，这样可以在实现M3和M4几乎同时断开的情况下，还可以令M3的漏极和M4的漏极均接地，以使得二者之间的节点vd3在电路下电后，vd3可以更为快速的降为0，进而减少M3过压的风险。
应理解，本申请实施例的该第一信号和第二信号为不同的信号，例如，对于如图6所示的电路，以该第一信号为低电平信号，该第二信号为高电平信号为例；相反的，对于其他电路设计，该第一信号也可以为高电平信号，该第二信号为低电平信号，本申请实施例并不限于此。
下面将结合附图，详细描述图6中的参考电压缓冲电路2000中包括的各个支路的。图7示出了图6所示的参考电压缓冲电路2000的另一示意图。如图7所示，与图2类似，图7中的每个输出支路400可以包括第一MOS管M1、第二MOS管M2、第一反相器inv1、负载电阻410和RC滤波电路中的部分或者全部，他们的功能与图2中的一致，为了简洁，在此不再赘述。例如，如图7所示，该第一反相器的输入端与该M1的栅极连接，该第一反相器inv1的输出端、该状态控制支路320的第三端和该M2的栅极连接，该M2的源极与该电源连接，该M2的漏极与该M1的漏极连接。
再例如，如图7所示，该每个输出支路400还包括电阻R1和电容C1，该M3的栅极与该电阻R1的第一端相连，该电阻R1的第二端、该M1的栅极、该第一反相器inv1的输入端和该电容C1的第一端连接，该电容C1的第二端接地。
可选地，本申请实施例中的状态控制支路320可以通过多种方式实现，本申请实施例并不限于此。例如，如图7所示，若至少一个输出支路400为一个输出支路，该状态控制支路320可以包括：第七MOS管M7、第二与非门N2和第二反相器inv2。具体地，如图7所示，该M7的源极接地，该M7的漏极、该M3的漏极和M4的漏极连接，该M7的栅极与该第二与非门N2的输出端连接，该第二与非门N2的第一输入端与该第二反相器inv2的输出端连接，该第二反相器inv2的输入端、该第一反相器inv1的输出端和该M2的栅极连接。
在该第一时间段内，该第二与非门N2的第二输入端的输入信号与该第 一信号相反，即该第二与非门N2的第二输入端的pdb信号为第一信号相反的信号，以使该第二与非门N2控制该M7断开，例如，如图7所示，该第一信号可以为低电平，该第二与非门N2的第二输入端的pdb信号则为高电平，而第二反相器inv2的输出端也会随着M3栅极的电压的升高而输出高电平，此时该第二与非门N2输出低电平，则N型MOS管的M7断开。
在该第二时间段内，该第二与非门N2的第二输入端的输入信号与该第二信号相反，即该第二与非门N2的第二输入端的pdb信号为第二信号相反的信号，以使该第二与非门N2控制该M7导通，例如，如图7所示，该第二信号可以为高电平，M5接收第二信号后导通，进而使M3栅极接到地，从而控制M3断开，而同时该第二与非门N2的第二输入端的pdb信号则为低电平，第二与非门N2的输出端输出为高电平以使M7导通，且M4关断，则M3和M4的漏极接地，即可实现M3与M4之间的节点vd3电压降为0，进而防止M3过压。
可选地，如果本申请实施例中的至少一个输出支路400为多个输出支路，那么可以将图7所示的第二反相器inv2替换为第三与非门N3，该第三与非门N3的输出端对应原第二反相器inv2的输出端，仍然与第二与非门N2的第一输入端相连，而第三与非门N3的输入端则与多个输出支路400一一对应，其中，对于该第三与非门N3的任意一个输入端而言，该输入端与对应的一个输出支路中包括的第一反相器inv1的输出端和M2的栅极连接。这样，该第三与非门N3的作用与第二反相器inv2类似，为了简洁，在此不再赘述。
下面将结合附图，描述本申请实施例中的反馈支路300其他部分。图8示出了本申请实施例的参考电压缓冲电路2000的另一示意图。如图8所示，与图4和图5类似，本申请实施例中的电流源320可以对应于图4和5中的电流源120，为了简洁，在此不再赘述。其中，如图8所示，M5处的pd信号与第二与非门N2中的第二输入端的输入信号pdb信号相反。
另外，对比图8和图2可知，二者的不同之处在于图8在图2中的反相器inv1的输出端与M2的栅极之间增加了状态控制支路320，因此，上述关于图2的其他工作状态的描述适用于图8，为了简洁，在此不再赘述。
应理解，本申请实施例中的参考电压缓冲电路2000中涉及的第一时间段和第二时间段与参考电压缓冲电路1000的一致，即参考电压缓冲电路2000中涉及的第一时间段也可以位于上述输出建立阶段之后且再次下电之 前，而第二时间段为在输出建立阶段之后，电路再次下电的阶段。
对比图2和图8，当采用如图2所示的电路时，M3与M4断开后，二者之间的节点vd3没有放电通道，导致M3的栅极和漏极的电压差Vgd3长时间处于电源电压VDD下，例如1.2V的M3的Vgd3长时间处于2.5V的电压下，那么存在器件过压风险。而图8的电路在反馈支路中增加了状态控制支路320，例如该状态控制支路320可以包括M7和两输入的第二与非门N2，以提供节点vd3在该RVB电路下电时的放电通道。当整个RVB电路下电时，M5接收的pd信号使得M5导通，例如，该pd信号可以为高电平信号，进而将M3的栅极节点电压Vi_pre拉至gnd，同时第二与非门N2的一个输入端接收pdb信号，pdb信号与pd信号相反，即第二与非门N2的一个输入端接收低电平信号，这使得第二与非门N2输出Vctrl为高电平信号，M7将M3的漏端节点电压vd3拉至gnd，则反馈支路关闭，避免M3过压的风险。
应理解，上述两个实施例可以单独使用，或者也可以将二者结合使用。例如，图9示出了本申请实施例的参考电压缓冲电路2000的另一示意图，该参考电压缓冲电路2000为图5和图8的结合，适用于图5和图8的相关描述，为了简洁，在此不再赘述。
上述两个实施例主要以参考电压缓冲电路包括一个输出支路为例进行描述，下面将针对参考电压缓冲电路包括多个输出支路的情况进行描述。
可选地，作为本申请的第三个实施例，图10示出了本申请实施例的参考电压缓冲电路3000的示意图。如图10所示，该参考电压缓冲电路3000包括反馈电路500和多个输出支路600，其中，图10以参考电压缓冲电路3000包括5个输出支路600为例，对应具有5个输出电压，可以分别表示为VREF<0>至VREF<4>，即图9中的VREF<4:0>包括VREF<0>至VREF<4>。
如图10所示，为了便于说明，下面以多个输出支路中的任意一个输出支路为例进行描述，即以第一输出支路600为例，例如，该第一输出支路可以为图10中的第一个支路，该第一输出支路600包括输出器件610和开关器件620，其中，该反馈支路500的第一端与该开关器件620的第一端连接，该开关器件620的第二端与该输出器件610的第一端连接，该输出器件610的第二端与电源连接，该反馈支路500的第二端也与电源连接，该电源电压为VDD。
在该开关器件620导通时，该反馈支路500的第一端用于通过该开关器 件620向输出器件610输出第一电压，以使该输出器件610的第三端根据该第一电压持续输出参考电压；在该开关器件620时断开，该反馈支路500与该第一输出支路600断开连接，即输出器件610的输出的电压为0。
因此，对于参考电压缓冲电路3000中的每个输出支路而言，均可以设置该开关器件620，以控制每个输出支路的导通和断开，例如，可以控制参考电压缓冲电路3000中一部分支路导通，另一部分支路断开，而导通的支路可以为对应的ADC提供参考电压，以减少功耗。
可选地，该开关器件620可以通过多种电路实现，本申请实施例并不限于此。例如，如图10所示，该开关器件620可以包括第八MOS管M8和第九MOS管M9。如图10所示，该M8的源极与该反馈支路500的第一端连接，该M8的漏极与该M9的漏极连接，该M9的漏极连接输出器件610的第一端，该M9的源极接地，该M8的栅极与该M9的栅极用于接收信号，以使得该开关器件620导通或者断开。例如，可以通过设置M8和M9的导通和断开状态始终不同，来实现开关器件620的不同状态。当M8导通，M9断开时，该开关器件620为导通状态；相反的，当M8断开，M9导通时，该开关器件620为断开状态。
可选地，该M8和M9可以设置为不同或者相同的类型。例如，以设置为不同类型为例，如图10所示，该M8可以为P型MOS管，该M9为N型MOS管；或者，不同于图9，该M8为N型MOS管，该M9为P型MOS管。这样，则可以通过相同的输入信号控制该M8和M9。即向该M8的栅极输入的信号enb<0>与向该M9的栅极输入的信号enb<0>相同，则M8和M9的导通和断开状态始终不同。
应理解，结合上文描述，本申请实施例中的反馈支路500可以为上文中参考电压缓冲电路1000中的反馈支路100，或者也可以为上文中参考电压缓冲电路2000中的反馈支路300；而输出支路600中除了开关器件620以外，其余部分可以为上文中参考电压缓冲电路1000中的输出支路200，或者也可以为上文中参考电压缓冲电路2000中的输出支路400，为了简洁，在此不再赘述。
例如，图11示出了本申请实施例中的参考电压缓冲电路3000的另一示意图。如图11所示，各个部件的连接方式如图11所示，并且，该参考电压缓冲电路3000为上文中参考电压缓冲电路1000中的反馈支路100结合参考 电压缓冲电路2000中的输出支路400的示意图，并适用相关描述，例如，负载电阻610对应负载电阻410，为了简洁，在此不再一一赘述。其中，M4的栅极与每个输出支路600的M2的栅极之间可以通过与门A1连接，即与门A1的输入端与每个M2的栅极连接，而与门A1的输出端连接M4的栅极，已对应实现控制M2和M4的目的。
应理解，上述三个实施例可以分别使用，或者，也可以相互结合使用，例如，可以将上述参考电压缓冲电路1000-3000中所示的三个实施例相互结合使用。具体地，图12示出了本申请实施例中的参考电压缓冲电路3000的另一示意图。如图12所示，各个部件的连接方式如图12所示，并且，该参考电压缓冲电路3000可以为上文中图5所示的参考电压缓冲电路1000、图8所示的参考电压缓冲电路2000以及图10所示的参考电压缓冲电路3000的结合，各个部分分别适用于相关描述，为了简洁，在此不再赘述。
因此，对于如图12所示的参考电压缓冲电路3000，增加反馈支路放电通道设计，以修复如图2所示的电路在下电时M3器件过压风险；采用多路输出支路复用同一反馈支路设计，通过M8和M9增加了可分别关闭不同输出支路的功能以减少非必要功耗。并且通过利用RC滤波电路的延时差，通过与非门N1修复关闭某一特定支路输出时可能存在的M1器件过压风险。
应理解，在本申请的实施例中，相同的附图标记表示相同的部件，并且为了简洁，在不同实施例中，省略对相同部件的详细说明。
本领域普通技术人员可以意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、或者计算机软件和电子硬件的结合来实现。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本申请的范围。
所属领域的技术人员可以清楚地了解到，为描述的方便和简洁，上述描述的系统、装置和单元的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。
在本申请所提供的几个实施例中，应该理解到，所揭露的系统、装置和方法，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个 系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。
所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。
另外，在本申请各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。
所述功能如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本申请的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行本申请各个实施例所述方法的全部或部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器(ROM，Read-Only Memory)、随机存取存储器(RAM，Random Access Memory)、磁碟或者光盘等各种可以存储程序代码的介质。
以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。

Claims (21)

  1. 一种参考电压缓冲电路，其特征在于，包括：
    至少一个输出支路，所述至少一个输出支路中的每个输出支路包括延迟控制支路、第一MOS管和第二MOS管；
    反馈支路；
    其中，所述反馈支路的第一端与所述延迟控制支路的第一端连接，所述反馈支路的第二端与电源连接，所述延迟控制支路的第二端与所述第一MOS管的栅极连接，所述延迟控制支路的第三端与所述第二MOS管的栅极连接，所述第二MOS管的源极连接所述电源，所述第二MOS管的漏极与所述第一MOS管的漏极连接，
    在第一时间段内，所述反馈支路的第一端用于向所述延迟控制支路输出第一电压，所述延迟控制支路用于基于所述第一电压控制所述第一MOS管导通和所述第二MOS管导通，以使所述第一MOS管的源极持续输出参考电压；
    在所述第一时间段之后的第二时间段内，所述反馈支路的第一端向所述延迟控制支路输出的电压为0，所述延迟控制支路用于控制所述第一MOS管断开，以及控制所述第二MOS管在所述第一MOS管断开之前断开，所述第一MOS管的源极输出的电压为0。
  2. 根据权利要求1所述的参考电压缓冲电路，其特征在于，所述延迟控制支路包括第一与非门和延迟器件，
    所述第一与非门的第一输入端为所述延迟控制支路的第一端，所述第一与非门的第二输入端为所述延迟控制支路的第二端，所述第一与非门的输出端为所述延迟控制支路的第三端，所述延迟器件设置于所述第一与非门的第一端和所述第一与非门的第二端之间。
  3. 根据权利要求2所述的参考电压缓冲电路，其特征在于，所述延迟器件包括电阻和电容，所述电阻设置在所述第一与非门的第一端和所述第一与非门的第二端之间，所述电容的第一端和所述第一与非门的第二输入端连接，所述电容的第二端接地。
  4. 根据权利要求2或3所述的参考电压缓冲电路，其特征在于，所述每个输出支路还包括负载电阻，
    所述负载电阻的第一端接地，所述负载电阻的第二端与所述第一MOS 管的源极连接。
  5. 根据权利要求1至4中任一项所述的参考电压缓冲电路，其特征在于，所述第一MOS管为N型MOS管，所述第二MOS管为P型MOS管。
  6. 根据权利要求1至5中任一项所述的参考电压缓冲电路，其特征在于，所述反馈支路包括第一运算放大器、电流源、第三MOS管、第四MOS管和第五MOS管，
    其中，所述第三MOS管的栅极与所述第五MOS管的漏极连接、与所述第一运算放大器的输出端连接、且为所述反馈支路的第一端，所述第三MOS管的源极与所述电流源连接、且与所述第一运算放大器的反相输入端连接，所述第三MOS管的漏极和所述第四MOS管的漏极连接，所述第四MOS管的栅极和所述第二MOS管的栅极连接，所述第四MOS管的源极与所述电源连接，所述第五MOS管的源极接地，
    在所述第一时间段内，所述第五MOS管的栅极用于接收第一信号，以使所述第五MOS管断开，所述第一运算放大器用于控制所述第三MOS管的栅极输出所述第一电压；
    在所述第二时间段内，所述第五MOS管的栅极用于接收第二信号，以使所述第五MOS管导通，所述第一运算放大器的输出端关闭，所述第三MOS管断开。
  7. 根据权利要求6所述的参考电压缓冲电路，其特征在于，所述第一信号为低电平信号，所述第二信号为高电平信号。
  8. 根据权利要求6或7所述的参考电压缓冲电路，其特征在于，所述第一运算放大器的同相输入端的输入电压等于所述参考电压。
  9. 根据权利要求6至8中任一项所述的参考电压缓冲电路，其特征在于，所述反馈支路还包括限压支路，所述限压支路的第一端与所述第三MOS管的栅极连接，所述限压支路的第二端与所述第三MOS管的源极连接，
    所述限压支路用于在所述第一时间段内，根据所述第三MOS管的源极电压，限制所述第三MOS管的栅极电压。
  10. 根据权利要求9所述的参考电压缓冲电路，其特征在于，所述限压支路包括第二运算放大器和第六MOS管；
    其中，所述第二运算放大器的反相输入端与所述第二运算放大器的输出端相连、且与第六MOS管的漏极相连，所述第六MOS管的源极为所述限 压支路的第一端，所述第六MOS管的栅极为所述限压支路的第二端；
    在所述第一时间段内，若所述第六MOS管导通，所述第二运算放大器用于限制所述第三MOS管的栅极电压；
    在所述第二时间段内，所述第二运算放大器的输出端关闭。
  11. 根据权利要求10所述的参考电压缓冲电路，其特征在于，所述第二运算放大器的同相输入端的输入电压等于所述参考电压。
  12. 根据权利要求6至11中任一项所述的参考电压缓冲电路，其特征在于，所述反馈支路还包括：状态控制支路，
    所述状态控制支路的第一端、所述第三MOS管的漏极和所述第四MOS管的漏极连接，所述状态控制支路的第二端与所述第四MOS管的栅极连接，所述状态控制支路的第三端、所述延迟控制支路的第三端和所述第二MOS管的栅极连接，
    在所述第一时间段内，所述状态控制支路用于根据所述第一信号控制所述第四MOS管导通，以使所述第三MOS管的漏极通过所述第四MOS管与所述电源连接；
    在所述第二时间段内，所述状态控制支路用于根据所述第二信号控制所述第四MOS管的漏极和所述第三MOS管的漏极接地。
  13. 根据权利要求12所述的参考电压缓冲电路，其特征在于，所述至少一个输出支路为一个输出支路，所述状态控制支路包括：第七MOS管、第二与非门和第二反相器，
    所述第七MOS管的源极接地，所述第七MOS管的漏极为所述状态控制支路的第二端，所述第七MOS管的栅极与所述第二与非门的输出端连接，所述第二与非门的输出端为所述状态控制支路的第一端，所述第二与非门的第一输入端与所述第二反相器的输出端连接，所述第二反相器的输入端为所述状态控制支路的第三端；
    在所述第一时间段内，所述第二与非门的第二输入端的输入信号与所述第一信号相反，以使所述第二与非门控制所述第七MOS管断开；
    在所述第二时间段内，所述第二与非门的第二输入端的输入信号与所述第二信号相反，以使所述第二与非门控制控制所述第七MOS管导通。
  14. 根据权利要求12所述的参考电压缓冲电路，其特征在于，所述至少一个输出支路为多个输出支路，所述状态控制支路包括：第七MOS管、 第二与非门和第三与非门，
    所述第七MOS管的源极接地，所述第七MOS管的漏极为所述状态控制支路的第二端，所述第七MOS管的栅极与所述第二与非门的输出端连接，所述第二与非门的输出端为所述状态控制支路的第一端，所述第二与非门的第一输入端与所述第三与非门的输出端连接，所述第三与非门的多个输入端与所述多个输出支路一一对应，所述第三与非门的每个输入端为所述状态控制支路的第三端、且分别与所述每个输出支路的所述延迟控制支路的第三端连接；
    在所述第一时间段内，所述第二与非门的第二输入端的输入信号与所述第一信号相反，以使所述第二与非门控制所述第七MOS管断开；
    在所述第二时间段内，所述第二与非门的第二输入端的输入信号与所述第二信号相反，以使所述第二与非门控制控制所述第七MOS管导通。
  15. 根据权利要求1至14中任一项所述的参考电压缓冲电路，其特征在于，所述至少一个输出支路为多个输出支路，所述多个输出支路中的第一输出支路包括开关器件，
    其中，所述反馈支路的第一端与所述开关器件的第一端连接，所述开关器件的第二端与所述第一输出支路的延迟控制支路的第一端连接，
    在所述第一时间段内，所述开关器件导通，所述反馈支路用于通过所述开关器件向所述第一MOS管的栅极输出所述第一电压；
    在所述开关器件断开时，所述反馈支路与所述第一MOS管的栅极断开连接，以使所述第一MOS管断开且所述第一MOS管的源极输出的电压为0。
  16. 根据权利要求15所述的参考电压缓冲电路，其特征在于，在所述第二时间段内，所述开关器件断开。
  17. 根据权利要求15或16所述的参考电压缓冲电路，其特征在于，所述开关器件包括第八MOS管和第九MOS管，
    所述第八MOS管的源极为所述开关器件的第一端，所述第八MOS管的漏极与所述第九MOS管的漏极连接，所述第九MOS管的漏极为所述开关器件的第二端，所述第九MOS管的源极接地，所述第八MOS管的栅极与所述第九MOS管的栅极用于接收信号，以使得所述开关器件导通或者断开。
  18. 根据权利要求17所述的参考电压缓冲电路，其特征在于，所述第 八MOS管为P型MOS管，所述第九MOS管为N型MOS管；或者，
    所述第八MOS管为N型MOS管，所述第九MOS管为P型MOS管。
  19. 根据权利要求18所述的参考电压缓冲电路，其特征在于，向所述第八MOS管的栅极输入的信号与向所述第九MOS管的栅极输入的信号相同。
  20. 根据权利要求1至19中任一项所述的参考电压缓冲电路，其特征在于，所述电源电压大于所述参考电压，所述第一电压大于所述参考电压。
  21. 根据权利要求1至20中任一项所述的参考电压缓冲电路，其特征在于，所述第一MOS管的源极用于向模数转换器提供所述参考电压。
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