CN108322215A - 缓冲电路及模数转换器 - Google Patents

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Abstract

一种缓冲电路及模数转换器。所述缓冲电路包括：主级电路及与所述主级电路耦接的从级电路，以及电压调整电路，其中：所述电压调整电路，与所述主级电路及所述从级电路耦接，适于在所述缓冲电路的输出电流非0时，调整所述主级电路的控制电压，使得所述主级电路的输出电压与从级电路的输出电压相同。应用上述方案，可以较低的电路面积和功耗降低缓冲电路中输出电流对缓冲后参考电压的影响。

Description

缓冲电路及模数转换器
技术领域
本发明涉及电子电路技术领域，具体涉及一种缓冲电路及模数转换器。
背景技术
模数转换器(ADC)，用于将模拟信号转换成数字信号，在电路中应用非常广泛。
在ADC中，通常设置有缓冲电路。该缓冲电路用于对输入的参考电压进行缓冲，提高参考电压的驱动能力，也就是增大ADC的输出电流。缓冲电路输出的参考电压的精度直接影响ADC的量化范围，缓冲电路的响应速度直接影响ADC内部电路的建立精度，进而影响ADC的性能。
现有ADC中，缓冲电路通常具有主-从结构。该主-从结构的缓冲电路虽然可以提高ADC内部电路的建立精度，但其缓冲后的参考电压容易受输出电流的影响。
针对该问题，目前通常做法是：通过增加从级电路中场效应管的尺寸，来尽可能地提高从级电路中场效应管的跨导，从而降低输出电流对缓冲后参考电压的影响。
然而，上述做法不仅效率很低，而且会导致缓冲电路的面积和功耗大幅增加。
发明内容
本发明解决的技术问题是如何以较低的电路面积和功耗降低缓冲电路中输出电流对缓冲后参考电压的影响。
为解决上述技术问题，本发明实施例提供一种缓冲电路，包括：主级电路及与所述主级电路耦接的从级电路，以及电压调整电路，其中：所述电压调整电路，与所述主级电路及所述从级电路耦接，适于在所述缓冲电路的输出电流非0时，调整所述主级电路的控制电压，使得所述主级电路的输出电压与从级电路的输出电压相同。
可选地，所述主级电路包括：第一运算放大器、与所述第一运算放大器耦接的第一MOS管，以及与所述第一MOS管串联的第一负载，其中：所述第一运算放大器，第一输入端与参考电压输入端耦接，第二输入端与所述第一MOS管的源极耦接，适于为所述第一MOS管提供栅极电压作为所述主级电路的控制电压，以及为所述第一MOS管提供源极电压作为所述主级电路的输出电压；所述第一MOS管的漏极与第一电压输入端连接，源极通过所述第一负载与第二电压输入端连接。
可选地，所述从级电路包括：第二MOS管及与所述第二MOS管串联的第二负载，其中：所述第二MOS管的栅极与所述第一MOS管的栅极连接，漏极与所述第一电压输入端连接，源极通过所述第二负载与所述第二电压输入端连接，所述第二MOS管的源极电压作为所述从级电路的输出电压；所述第二MOS管的尺寸为所述第一MOS管的M倍，所述第一负载的阻值为所述第二负载的M倍，M为正整数。
可选地，所述电压调整电路适于在所述缓冲电路的输出电流非0时，检测所述第一MOS管的源极与第二MOS管的源极之间的电压差，并根据所述电压差调整所述第一MOS管的栅极电压，使得所述第一MOS管的源极电压与第二MOS管的源极电压相同。
可选地，所述电压调整电路包括：电压差检测电路，与所述第一MOS管的源极以及第二MOS管的源极耦接，适于检测所述第一MOS管的源极与第二MOS管的源极之间的电压差，并基于所述电压差产生相应的控制信号；电流调整电路，与所述第一负载并联，适于基于所述控制信号，增大自身的电流，以调整所述第一MOS管的栅极电压。
可选地，所述电压差检测电路为误差放大器。
可选地，所述电流调整电路为第三MOS管，所述第三MOS管的栅极与所述电压差检测电路耦接，源极和漏极与所述第一负载的两端连接。
可选地，所述第三MOS管为NMOS管。
可选地，所述第一MOS管及第二MOS管均为NMOS管或者均为PMOS管。
可选地，所述主级电路还包括：电容，与所述第一MOS管的栅极耦接，且与所述第一负载并联。
本发明实施例还提供了一种模数转换器，所述模数转换器包括上述任一种的缓冲电路。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
采用上述方案，由于缓冲电路中设置有电压调整电路，所述电压调整电路可以所述电压调整电路可以在缓冲电路的输出电流非0时，通过调整所述主级电路的控制电压，使得所述主级电路的输出电压与从级电路的输出电压相同。相对于采用增大第二MOS管尺寸的方法来降低缓冲电路中输出电流对缓冲后参考电压的影响，所需电路面积和功耗更小。
附图说明
图1是现有技术中一种缓冲电路的电路结构示意图；
图2是本发明实施例中一种缓冲电路的电路结构示意图；
图3是本发明实施例中一种误差放大器的电路结构示意图；
图4是采用现有技术方案与采用本发明实施例中方案抑制输出电流对输出电压影响的效果对比示意图。
具体实施方式
参照图1，现有的ADC中，缓冲电路通常具有主-从结构。其中，主级电路11可以包括：运算放大器111、NMOS管M1以及电阻R1，从级电路12可以包括：NMOS管M2及与所述NMOS管M2串联的电阻R2。
运算放大器111的第一输入端与参考电压输入端耦接，第二输入端与所述NMOS管M1的源极耦接，适于为所述NMOS管M1提供栅极电压VG作为所述主级电路11的控制电压，以及为所述NMOS管M1提供源极电压VS作为所述主级电路11的输出电压。
所述NMOS管M1的漏极与第一电压输入端VIN1连接，源极通过所述电阻R1与第二电压输入端VIN2连接。
所述NMOS管M2的栅极与所述第一MOS管M2的栅极连接，漏极与所述第一电压输入端VIN1连接，源极通过所述电阻R2与所述第二电压输入端VIN2连接，所述NMOS管M2的源极电压作为所述从级电路12的输出电压，也就是所述缓冲电路的输出电压VREF_OUT。
以所述参考电压输入端输入的参考电压为VREF为例，主级电路11中，在反馈环路的作用下，所述NMOS管M1的源极电压VS＝VRFF，并产生NMOS管M1的栅极电压VG。
通常情况下，为了增加从级电路的驱动能力，所述NMOS管M2的尺寸为所述NMOS管M1的M倍，所述电阻R1的阻值为所述电阻R2的M倍，M为正整数。
当缓冲电路的输出电路IL为0时，流过NMOS管M2的电流IM2＝M*IM1，其中，IM1为流过NMOS管M1的电流。由于NMOS管M2的尺寸为NMOS管M1的M倍，即size(M2)＝M*size(M1)，因此可以得出VGS(M1)＝VGS(M2)，从而使得ADC的输出电压VREF_OUT＝VS＝VRFF＝VG-VGS(M1)＝VG-VGS(M2)。
当缓冲电路的输出电路IL非0时，由于IM2＝M*IM1，因此VREF_OUT＝VS-△VRFF，而△VRFF＝IL/gm(M2)，其中，gm(M2)为NMOS管M2的跨导。
为了减小输出电流IL对缓冲后的参考电压也就是缓冲电路的输出电压VREF_OUT的影响，也就是使得△VRFF尽量小，在输出电流IL固定的情况下，可以通过增加NMOS管M2的尺寸的方式，来尽量提高NMOS管M2的跨导gm(M2)，但是这种做法会使得缓冲电路的电路面积和功耗大幅增加。
针对上述问题，本发明实施例提供了一种缓冲电路，所述缓冲电路中设置有电压调整电路，所述电压调整电路可以在缓冲电路的输出电流非0时，通过调整所述主级电路的控制电压，使得所述主级电路的输出电压与从级电路的输出电压相同。相对于采用增大第二MOS管尺寸的方法来降低缓冲电路中输出电流对缓冲后参考电压的影响，所需电路面积和功耗更小。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细地说明。
参照图2，本发明实施例提供一种缓冲电路，所述缓冲电路可以包括：主级电路21及与所述主级电路21耦接的从级电路22，以及电压调整电路23。其中：
所述电压调整电路23，与所述主级电路21及所述从级电路22耦接，适于在所述缓冲电路的输出电流IL非0时，调整所述主级电路21的控制电压，使得所述主级电路21的输出电压与从级电路22的输出电压相同。
在具体实施中，所述主级电路21及所述从级电路22可以包括多种电路结构，具体不作限制，只要在所述缓冲电路的输出电流为0时，可以使得所述主级电路21的输出电压与从级电路22的输出电压相同即可。
在本发明的一实施例中，所述主级电路21可以包括：运算放大器211、与所述运算放大器211耦接的第一MOS管M3，以及与所述第一MOS管M3串联的第一负载212，其中：
所述运算放大器211的第一输入端与参考电压输入端耦接，第二输入端与所述第一MOS管M3的源极耦接，适于为所述第一MOS管M3提供栅极电压VG作为所述主级电路的控制电压，以及为所述第一MOS管M3提供源极电压VA作为所述主级电路的输出电压；
所述第一MOS管M3的漏极与第一电压输入端VIN1连接，源极通过所述第一负载212与第二电压输入端VIN2连接。
在本发明的一实施例中，所述从级电路22可以包括：第二MOS管M4及与所述第二MOS管M4串联的第二负载222，其中：
所述第二MOS管M4的栅极与所述第一MOS管M3的栅极连接，漏极与所述第一电压输入端VIN1连接，源极通过所述第二负载222与所述第二电压输入端VIN2连接，所述第二MOS管M4的源极电压作为所述从级电路22的输出电压，也就是所述缓冲电路的输出电压VREF_OUT。
所述第二MOS管M4的尺寸为所述第一MOS管M3的M倍，所述第一负载212的阻值为所述第二负载222的M倍，M为正整数。
在具体实施中，所述第一MOS管M3及第二MOS管M4可以均为NMOS管，也可以均为PMOS管。所述第一负载212以及第二负载222可以均为电阻，也可以均为电感。本发明的实施例中，以所述第一MOS管M3及第二MOS管M4均为NMOS管，所述第一负载212以及第二负载222均为电阻为例进行说明。
以所述参考电压输入端输入的参考电压为VREF为例，主级电路21中，在反馈环路的作用下，所述NMOS管M1的源极电压VA＝VRFF，并产生NMOS管M1的栅极电压VG。
当缓冲电路的输出电路IL为0时，流过第二MOS管M4的电流IM4＝M*IM3，其中，IM3为流过第一MOS管M3的电流。由于第二MOS管M4的尺寸为第一MOS管M3的M倍，即size(M4)＝M*size(M3)，因此可以得出VGS(M3)＝VGS(M4)，从而使得缓冲电路的输出电压VREF_OUT＝VA＝VRFF＝VG-VGS(M3)＝VG-VGS(M4)。
当所述缓冲电路的输出电流IL非0时，所述电压调整电路23适于在检测所述第一MOS管M3的源极与第二MOS管M4的源极之间的电压差，即VA与VREF_OUT之间的电压差，并根据所述电压差调整所述第一MOS管M3的栅极电压VA，使得所述第一MOS管M3的源极电压VA与第二MOS管M4的源极电压VREF_OUT相同。
在具体实施中，所述电压调整电路23可以存在多种电路结构，具体不作限制，只要所述电压调整电路23可以在缓冲电路的输出电流IL非0时，通过调整所述第一MOS管M3的源极与第二MOS管M4的源极之间的电压差，使得所述第一MOS管M3的源极电压VA与第二MOS管M4的源极电压VREF_OUT相同即可。
在本发明的一实施例中，所述电压调整电路23可以包括：电压差检测电路231以及电流调整电路232。其中：
所述电压差检测电路231，与所述第一MOS管M3的源极以及第二MOS管M4的源极耦接，适于检测所述第一MOS管M3的源极与第二MOS管的源极M4之间的电压差，并基于所述电压差产生相应的控制信号Vc；
所述电流调整电路232，与所述第一负载212并联，适于基于所述控制信号Vc，增大自身的电流Is，以调整所述第一MOS管M3的栅极电压VG。
在所述第一MOS管M3的源极与第二MOS管M4的源极之间存在电压差时，也就是VA与VREF_OUT不相同时，产生控制信号Vc，进而基于控制信号Vc，增大自身的电流Is，最终使得电流Is＝IL/M。
由于IM4＝IR2+IL，IM3＝IR1+Is，IR2＝M*IR1，因此，在Is＝IL/M时，可以使得IM4＝M*IM3。又由于size(M4)＝M*size(M3)，因此，可以使得所述第一MOS管M3的源极电压VA＝VREF_OUT。
在本发明的一实施例中，所述电压差检测电路231可以为误差放大器。第一电压输入端VIN1以及第二电压输入端VIN2为所述误差放大器231提供工作电压。
在本发明的一实施例中，参照图3，所述误差放大器231可以包括：PMOS管M6，PMOS管M7，PMOS管M8，PMOS管M9，NMOS管M10以及NMOS管M11。PMOS管M6及PMOS管M7的漏极与第一电压输入端VIN1连接，PMOS管M6、NMOS管M10以及NMOS管M11的源极与第二电压输入端VIN2连接。PMOS管M7的漏极与PMOS管M8及PMOS管M9的源极连接。PMOS管M8与NMOS管M10串联，PMOS管M9与NMOS管M11串联。PMOS管M6的栅极与漏极相连，NMOS管M10的栅极与漏极相连。PMOS管M8的栅极与第一MOS管的源极连接以接入电压VA，PMOS管M9的栅极与第二MOS管的源极连接以接入电压VREF_OUT。对VA与VREF_OUT之间的差值进行放大，产生控制信号Vc。
继续参照图2，在本发明的一实施例中，所述电流调整电路232可以为第三MOS管M5，所述第三MOS管M5的栅极与所述电压差检测电路231耦接，源极和漏极与所述第一负载212的两端连接。
需要说明的是，所述第三MOS管M5可以为NMOS管，也可以为PMOS管，具体不作限制。本发明的实施例中，以所述第三MOS管M5可以为NMOS管为例进行说明。
所述误差放大器231可以对VA与VREF_OUT之间的电压差进行放大后，输出至第三MOS管M5的栅极，使得第三MOS管M5导通，产生电流Is，从而可以调整所述第一MOS管M3的栅极电压VG。当VA与VREF_OUT之间不存在电压差时，所述误差放大器231处于虚短路状态，第三MOS管M5处于断开状态，故不会产生电流Is，维持VA与VREF_OUT相同。
在具体实施中，所述误差放大器231可以存在多种电路结构，具体不作限制，只要所述误差放大器231可以基于VA与VREF_OUT之间的电压差，产生控制信号Vc即可。
在本发明的一实施例中，为了保持第一MOS管M3栅极电压稳定，所述主级电路21还可以包括：电容Cd。电容Cd的一端与所述第一MOS管的栅极耦接，另一端与第二电压输入端VIN2耦接。电容Cd与所述第一负载212并联。
图4为采用现有技术的方案与采用本发明实施例中方案抑制缓冲电路的输出电流对输出电压的影响的效果对比示意图。其中，图4(a)为缓冲电路的输出电流IL在1～10ms内随时间变化的示意图，图4(b)为输出电流IL变化时，缓冲电路的输出电压VREF_OUT在1～10ms内随时间变化的示意图。在图4(b)中，曲线1为采用本发明实施例中的方案得到的缓冲电路输出电压的变化曲线，曲线2为采用现有技术的方案得到的缓冲电路输出电压的变化曲线。
从图4中可以看出，通过增大第二MOS管M4的尺寸来抑制缓冲电路的输出电流IL对输出电压VREF_OUT影响，在输出电流IL变化由1mA变化至10mA时，输出电压VREF_OUT由900mV变化至约870mV。通过上述电压调整电路23来抑制缓冲电路的输出电流IL对输出电压VREF_OUT影响，在输出电流IL变化由1mA变化至10mA时，输出电压VREF_OUT由900mV变化至约898mV。由此可见，采用上述电压调整电路23来抑制缓冲电路的输出电流IL对输出电压VREF_OUT影响，可以获得更好的抑制效果。
由上述内容可知，本发明实施例中的缓冲电路，通过所述电压调整电路来抑制缓冲电路输出电流对输出电压的影响，不仅可以减小电路面积和功耗，还可以获得更好的抑制效果。
本发明的实施例还提供了一种模数转换器，所述模数转换器可以包括上述的缓冲电路。采用上述缓冲电路对输入的参考电压VREF进行缓冲，可以在提高参考电压VREF的驱动能力的同时，减小模数转换器的电路面积和功耗。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (11)

1.一种缓冲电路，其特征在于，包括：主级电路及与所述主级电路耦接的从级电路，以及电压调整电路，其中：
所述电压调整电路，与所述主级电路及所述从级电路耦接，适于在所述缓冲电路的输出电流非0时，调整所述主级电路的控制电压，使得所述主级电路的输出电压与从级电路的输出电压相同。
2.如权利要求1所述的缓冲电路，其特征在于，所述主级电路包括：第一运算放大器、与所述第一运算放大器耦接的第一MOS管，以及与所述第一MOS管串联的第一负载，其中：
所述第一运算放大器，第一输入端与参考电压输入端耦接，第二输入端与所述第一MOS管的源极耦接，适于为所述第一MOS管提供栅极电压作为所述主级电路的控制电压，以及为所述第一MOS管提供源极电压作为所述主级电路的输出电压；
所述第一MOS管的漏极与第一电压输入端连接，源极通过所述第一负载与第二电压输入端连接。
3.如权利要求2所述的缓冲电路，其特征在于，所述从级电路包括：第二MOS管及与所述第二MOS管串联的第二负载，其中：
所述第二MOS管的栅极与所述第一MOS管的栅极连接，漏极与所述第一电压输入端连接，源极通过所述第二负载与所述第二电压输入端连接，所述第二MOS管的源极电压作为所述从级电路的输出电压；
所述第二MOS管的尺寸为所述第一MOS管的M倍，所述第一负载的阻值为所述第二负载的M倍，M为正整数。
4.如权利要求3所述的缓冲电路，其特征在于，所述电压调整电路适于在所述缓冲电路的输出电流非0时，检测所述第一MOS管的源极与第二MOS管的源极之间的电压差，并根据所述电压差调整所述第一MOS管的栅极电压，使得所述第一MOS管的源极电压与第二MOS管的源极电压相同。
5.如权利要求4所述的缓冲电路，其特征在于，所述电压调整电路包括：
电压差检测电路，与所述第一MOS管的源极以及第二MOS管的源极耦接，适于检测所述第一MOS管的源极与第二MOS管的源极之间的电压差，并基于所述电压差产生相应的控制信号；
电流调整电路，与所述第一负载并联，适于基于所述控制信号，增大自身的电流，以调整所述第一MOS管的栅极电压。
6.如权利要求5所述的缓冲电路，其特征在于，所述电压差检测电路为误差放大器。
7.如权利要求5所述的缓冲电路，其特征在于，所述电流调整电路为第三MOS管，所述第三MOS管的栅极与所述电压差检测电路耦接，源极和漏极与所述第一负载的两端连接。
8.如权利要求7所述的缓冲电路，其特征在于，所述第三MOS管为NMOS管。
9.如权利要求3所述的缓冲电路，其特征在于，所述第一MOS管及第二MOS管均为NMOS管或者均为PMOS管。
10.如权利要求3所述的缓冲电路，其特征在于，所述主级电路还包括：电容，与所述第一MOS管的栅极耦接，且与所述第一负载并联。
11.一种模数转换器，其特征在于，包括权利要求1～10任一项所述的缓冲电路。
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