CN101615049A

CN101615049A - 参考缓冲电路

Info

Publication number: CN101615049A
Application number: CN200910147988A
Authority: CN
Inventors: 卓宜贤; 林育信
Original assignee: MediaTek Inc
Current assignee: MediaTek Inc
Priority date: 2008-06-24
Filing date: 2009-06-12
Publication date: 2009-12-30
Anticipated expiration: 2029-06-12
Also published as: US7956597B2; CN101615049B; CN101615048B; TW201001120A; TWI379184B; CN101615048A; US20090315531A1

Abstract

一种参考缓冲电路，可在输出节点提供参考电压，包括：闭环分支，闭环分支包括：放大器，具有正输入端、负输入端和输出端，正输入端接收输入电压；第一MOS晶体管，其栅极耦接放大器输出端、源极耦接放大器负输入端；以及第二MOS晶体管，耦接第一MOS晶体管源极；以及开环分支，开环分支包括：第三MOS晶体管，其栅极耦接放大器输出端、源极耦接输出节点；第四MOS晶体管，其漏极耦接第三MOS晶体管源极；以及第一跟踪电路，使第四MOS晶体管栅极电压跟踪第三MOS晶体管漏极电压。本发明揭露的参考缓冲电路可于低电压下正常操作，对输出参考电压没有限制，可使参考电压间的摆动相对较大，可快速稳定参考电压且有较小的电力消耗。

Description

参考缓冲电路

技术领域

本发明有关于参考缓冲电路(reference buffer circuit)，更具体地，有关于可为模数转换器(analog-to-digital converter，ADC)或调整器(regulator)等提供至少一种参考电压的参考缓冲电路。

背景技术

在高速和高分辨率的模数转换器中需要参考缓冲电路。参考缓冲电路通常包括参考缓冲器，为ADC提供至少一种参考电压。有两种参考缓冲电路可用于ADC：闭环(closed-loop)参考缓冲电路和开环(open-loop)参考缓冲电路。

图1显示了已知的闭环参考缓冲电路1的示意图。放大器10具有负反馈(negative feedback)环。放大器10在其正输入端IN+接收输入电压Vref_in，并在其输出端OUT输出参考电压Vref。参考缓冲电路1的输出阻抗(output impedance)等于R_OUT/(1+A)，其中R_OUT为放大器10的输出阻抗，A为放大器10的增益(gain)。当参考缓冲电路1操作在高频时，则需要参考缓冲电路1的输出阻抗足够低以快速稳定参考电压Vref。然而，较宽的带宽导致参考缓冲电路1的电力消耗和噪声增加。因此，为高分辨率ADC设计内部闭环参考缓冲电路非常困难。

图2显示了已知单端(single-ended)开环参考缓冲电路的示意图。单端开环参考缓冲电路2包括放大器20、N型金属氧化物半导体(N-type Metal OxideSemiconductor，NMOS)晶体管21和22、负载单元23和24。NMOS晶体管22的操作与NMOS晶体管21类似。放大器20和NMOS晶体管21组成负反馈环，NMOS晶体管22位于开环电路中。在稳定状态，参考电压Vref跟踪参考电压Vrefx。并且，开环参考缓冲电路2的输出阻抗等于1/gm，其中gm为NMOS晶体管22的跨导(transconductance)，放大器20的带宽较窄，开环参考缓冲电路2的电力消耗比图1所示的闭环参考缓冲电路的电力消耗低。

图3显示了已知差分(differential)开环参考缓冲电路3的示意图。差分开环参考缓冲电路3包括放大器30和31、NMOS晶体管32和33、PMOS晶体管34和35、电阻36和37。放大器30和31的正输入端分别接收输入电压Vrefp_in和Vrefn_in。放大器30和NMOS晶体管32形成一个负反馈环，放大器31和PMOS晶体管34形成另一个负反馈环。NMOS晶体管33位于一个开环电路中，PMOS晶体管35位于另一个开环电路中。在稳定状态，参考电压Vrefp和Vrefn分别跟踪参考电压Vrefpx和Vrefnx。

图2中，操作于饱和区的NMOS晶体管21和22中每一个的栅极和源极间均有一个电压差，并且放大器20输出端的电压比参考电压Vrefx大，其差值为该电压差，所以开环参考缓冲电路2的需求供应电压较大。若开环参考缓冲电路2由于设计需求操作在低供应电压下，参考电压Vref的最大值则被抑制的变小。类似的，图3中，NMOS晶体管32和33中每个的栅极和源极间均有一电压差，且PMOS晶体管34和35中每个的栅极和源极间也均有一电压差，当开环参考缓冲电路3操作在低供应电压下时，参考电压Vrefp的最大值和参考电压Vrefn的最小值受限，致使参考电压Vrefp和Vrefn间的摆动(swing)难以满足设计需求。

随着半导体加工的发展，半导体的操作电压下降。因此，需要一种可操作在低供应电压下、可提供具有较大摆动的参考电压、并且具有低电力消耗和高操作速度的参考缓冲电路。

发明内容

为了使得现有的参考缓冲电路可操作在低供应电压下、可提供具有较大摆动的参考电压、并且具有低电力消耗和高的操作速度，本发明提供一种参考缓冲电路。

根据本发明实施例，提供一种参考缓冲电路，用于在输出节点提供参考电压，包括：闭环分支，包括：放大器，具有正输入端、负输入端和输出端，所述正输入端接收输入电压；第一MOS晶体管，具有栅极、源极和漏极，所述第一MOS晶体管的栅极耦接于所述放大器的输出端，所述第一MOS晶体管的源极耦接所述放大器的负输入端；以及第二MOS晶体管，耦接于所述第一MOS晶体管的源极；以及开环分支，包括：第三MOS晶体管，具有栅极、源极和漏极，所述第三MOS晶体管的栅极耦接于所述放大器的输出端，所述第三MOS晶体管的源极耦接所述输出节点；第四MOS晶体管，具有栅极、源极和漏极，所述第四MOS晶体管的漏极耦接于所述第三MOS晶体管的源极；以及第一跟踪电路，用于使所述第四MOS晶体管的栅极电压跟踪所述第三MOS晶体管的漏极电压。

根据本发明实施例，另提供一种参考缓冲电路，用于在输出节点提供参考电压，包括：闭环分支，包括：放大器，具有正输入端、负输入端和输出端，所述正输入端接收输入电压；源极跟随晶体管，具有栅极、源极和漏极，所述源极跟随晶体管的栅极耦接所述放大器的输出端，所述源极跟随晶体管的源极耦接所述放大器的负输入端；以及第一电流晶体管，耦接于所述源极跟随晶体管的源极；以及开环分支，包括：驱动晶体管，具有栅极、源极和漏极，所述驱动晶体管的栅极耦接于所述放大器的输出端，所述驱动晶体管的源极耦接所述输出节点；第二电流晶体管，具有栅极、源极和漏极，所述第二电流晶体管的漏极耦接于所述驱动晶体管的源极；第一电流源，耦接于所述第二电流晶体管的栅极；以及第一跟踪晶体管，具有栅极、源极和漏极，所述第一跟踪晶体管的栅极用于接收偏置电压、所述第一跟踪晶体管的源极耦接于所述驱动晶体管的漏极、所述第一跟踪晶体管的漏极耦接于所述第二电流晶体管的栅极。

根据本发明实施例，另提供一种参考缓冲电路，用于在第一输出节点提供第一参考电压，在第二输出节点提供第二参考电压，所述参考缓冲电路包括：闭环分支，包括：第一放大器，具有正输入端、负输入端和输出端，所述正输入端用于接收第一输入电压；第二放大器，具有正输入端、负输入端和输出端，所述正输入端用于接收第二输入电压；第一MOS晶体管，具有栅极、源极和漏极，所述第一MOS晶体管的栅极耦接于所述第一放大器的输出端，所述第一MOS晶体管的源极耦接所述第一放大器的负输入端；第二MOS晶体管，具有栅极、源极和漏极，所述第二MOS晶体管的栅极耦接于所述第二放大器的输出端、所述第二MOS晶体管的源极耦接所述第二放大器的负输入端、所述第二MOS晶体管的漏极耦接于所述第一MOS晶体管的漏极；以及第三MOS晶体管，耦接于所述第二MOS晶体管的源极；以及开环分支，包括：第四MOS晶体管，具有栅极、源极和漏极，所述第四MOS晶体管的栅极耦接于所述第一放大器的输出端，所述第四MOS晶体管的源极耦接所述第一输出节点；第五MOS晶体管，具有栅极、源极和漏极，所述第五MOS晶体管的栅极耦接于所述第二放大器的输出端、所述第五MOS晶体管的源极耦接所述第二输出节点、所述第五MOS晶体管的漏极耦接于所述第四MOS晶体管的漏极；第六MOS晶体管，具有栅极、源极和漏极，所述第六MOS晶体管的漏极耦接于所述第五MOS晶体管的源极；以及第一跟踪电路，用于使所述第六MOS晶体管的栅极电压跟踪所述第五MOS晶体管的漏极电压。

根据本发明实施例，另提供一种参考缓冲电路，用于在第一输出节点提供第一参考电压，在第二输出节点提供第二参考电压，包括：闭环分支，包括：第一放大器，具有正输入端、负输入端和输出端，所述正输入端接收第一输入电压；第二放大器，具有正输入端、负输入端和输出端，所述正输入端接收第二输入电压；第一源极跟随晶体管，具有栅极、源极和漏极，所述第一源极跟随晶体管的栅极耦接所述第一放大器的输出端，所述第一源极跟随晶体管的源极耦接所述第一放大器的负输入端；第二源极跟随晶体管，具有栅极、源极和漏极，所述第二源极跟随晶体管的栅极耦接所述第二放大器的输出端、所述第二源极跟随晶体管的源极耦接所述第二放大器的负输入端、所述第二源极跟随晶体管的漏极耦接所述第一源极跟随晶体管的漏极；以及第一电流晶体管，耦接于所述第二源极跟随晶体管的源极；以及开环分支，包括：第一驱动晶体管，具有栅极、源极和漏极，所述第一驱动晶体管的栅极耦接于所述第一放大器的输出端，所述第一驱动晶体管的源极耦接所述第一输出节点；第二驱动晶体管，具有栅极、源极和漏极，所述第二驱动晶体管的栅极耦接于所述第二放大器的输出端、所述第二驱动晶体管的源极耦接所述第二输出节点、所述第二驱动晶体管的漏极耦接所述第一驱动晶体管的漏极；第二电流晶体管，耦接于所述第二驱动晶体管的源极；第一电流源，耦接于所述第二电流晶体管的栅极；以及第一跟踪晶体管，具有栅极、源极和漏极，所述第一跟踪晶体管的栅极用于接收偏置电压、所述第一跟踪晶体管的源极耦接于所述第二驱动晶体管的漏极、所述第一跟踪晶体管的漏极耦接于所述第二电流晶体管的栅极。

本发明揭露的参考缓冲电路可于低供应电压下正常操作，而对输出参考电压没有限制，可使参考电压间的摆动相对较大。并且可快速稳定参考电压且具有较小的电力消耗。

以下为根据多个图式对本发明较佳实施例进行详细描述，本领域技术人员阅读后应可明确了解本发明的目的。

附图说明

图1显示了已知的闭环参考缓冲电路的示意图。

图2显示了已知的单端开环参考缓冲电路的示意图。

图3显示了已知差分开环参考缓冲电路的示意图。

图4为单端参考缓冲电路的一个典型实施例。

图5为单端参考缓冲电路的另一个典型实施例。

图6显示了差分参考缓冲电路的一个典型实施例。

图7显示了差分参考缓冲电路的另一个典型实施例。

图8为单端参考缓冲电路的另一个典型实施例。

图9显示了单端参考缓冲电路的另一个典型实施例。

图10显示了差分参考缓冲电路的另一个典型实施例。

图11显示了差分参考缓冲电路的另一个典型实施例。

具体实施方式

为了让本发明的目的、特征、及优点能更明显易懂，下文特举较佳实施例做详细说明。实施例是为说明本发明之用，并非用以限制本发明。本发明的保护范围以所附申请专利权利要求为准。

在说明书及之前的权利要求当中使用了某些词汇来指称特定的元件。所属领域中普通技术人员应可理解，硬件制造商可能会用不同的名词来称呼同一个元件。本说明书及之前的申请专利权利要求并不以名称的差异来作为区分元件的方式，而是以元件在功能上的差异来作为区分的准则。在通篇说明书及之前的权利要求当中所提及的“包含”为开放式的用语，故应解释成“包含但不限定于”。以外，“耦接”一词在此为包含任何直接及间接的电性连接手段。因此，若文中描述第一装置耦接于第二装置，则代表该第一装置可直接电性连接于该第二装置，或透过其它装置或连接手段间接地电性连接至该第二装置。

图4为单端参考缓冲电路的一个典型实施例，单端参考缓冲电路4在输出节点Nout产生参考电压Vrefp，包含放大器40、PMOS源极跟随(source-follower)晶体管41、PMOS驱动晶体管43、PMOS电流晶体管42和44、负载单元45和46。也就是说，单端参考缓冲电路4中，闭环分支B40包括放大器40、PMOS晶体管41和42、负载单元45，开环分支B41包括PMOS晶体管43和44、负载单元46。

闭环分支B40中，放大器40的正输入端IN+接收输入电压Vrefp_in。PMOS晶体管41的栅极耦接放大器40的输出端OUT，其源极耦接放大器40的负输入端IN-。PMOS晶体管42的栅极耦接PMOS晶体管41的漏极，PMOS晶体管42的源极耦接供应电压源VDD，PMOS晶体管42的漏极耦接于PMOS晶体管041的源极。负载单元45耦接于PMOS晶体管41的漏极和低电压源(例如接地信号GND)间。

开环分支B41中，PMOS晶体管43的栅极耦接放大器40的输出端OUT，其源极耦接输出节点Nout。PMOS晶体管44的栅极耦接PMOS晶体管43的漏极，PMOS晶体管44的源极耦接供应电压源VDD，PMOS晶体管44的漏极耦接输出节点Nout。负载单元46耦接于PMOS晶体管43的漏极和接地信号GND间。

在操作时，闭环分支B40中产生电流I40和参考电压Vrefpx，开环分支B41产生电流I41和参考电压Vrefp。电流I41通常为电流I40的N倍，以保证参考缓冲电路4的驱动能力，其中N＞1。因此，PMOS晶体管43的大小是PMOS晶体管41的N倍，PMOS晶体管44的大小是PMOS晶体管42的N倍。负载单元45的阻抗是负载单元46阻抗的N倍。在本实施例中，每个晶体管的大小可为各自的宽-长比率(width-length ratio，W/L)。并且，负载单元45和46可由晶体管或电阻器实现。例如，若负载单元45和46由电阻器实现，则负载单元45的电阻值为负载单元46电阻值的N倍。若负载单元45和46由晶体管实现，则负载单元46的大小为负载单元45大小的N倍。根据上述电路架构，参考电压Vrefp跟踪参考电压Vrefpx，PMOS电流晶体管42和44作为电流源。

在图4所示的实施例中，参考电压Vrefp的最大值约等于(vdd-|vds|)，其中vdd为供应电压源VDD提供的电压值，vds为PMOS晶体管44的漏极和源极间的电压差。参考电压Vrefp不受PMOS晶体管41或43的栅极和源极间的电压差的限制，其中PMOS晶体管41或43操作在饱和区且耦接于放大器40的输出端OUT，因此，甚至在供应电压源VDD提供非常低的供应电压下，参考缓冲电路4可正常操作。并且，参考缓冲电路4的输出阻抗实质上等于l/gm，以快速稳定参考电压Vrefp，对放大器40的带宽不再有高的要求，因此，可显著降低参考缓冲电路4的电力消耗。

图5为单端参考缓冲电路的另一个典型实施例。单端参考缓冲电路5在输出节点Nout产生参考电压Vrefn，包含放大器50、NMOS源极跟随晶体管51、NMOS驱动晶体管53、NMOS电流晶体管52和54、负载单元55和56。也就是说，单端参考缓冲电路5中，闭环分支B50包括放大器50、NMOS晶体管51和52、负载单元55，开环分支B51包括NMOS晶体管53和54、负载单元56。NMOS晶体管53的源极于节点Nout处耦接NMOS晶体管54的漏极。在操作时，闭环分支B50中产生电流I50和参考电压Vrefnx，开环分支B51中产生电流I51和参考电压Vrefn。电流I51为电流I50的N倍，以保证参考缓冲电路5的驱动能力。因此，NMOS晶体管53的大小是NMOS晶体管51的N倍，NMOS晶体管54的大小是NMOS晶体管52的N倍。负载单元55的阻抗是负载单元56阻抗的N倍。在本实施例中，每个晶体管的大小可为各自的宽-长比率。并且，负载单元55和56可由晶体管或电阻器实现。例如，若负载单元55和56由电阻器实现，则负载单元55的电阻值为负载单元56电阻值的N倍。若负载单元55和56由晶体管实现，则负载单元56的大小为负载单元55大小的N倍。根据上述电路架构，参考电压Vrefn跟踪参考电压Vrefnx，NMOS电流晶体管52和54作为电流槽(current sink)。

在图5所示的实施例中，参考电压Vrefn的最小值约等于|vds|，其中vds为NMOS晶体管54的漏极和源极间的电压差。参考电压Vrefn不受NMOS晶体管51或53的栅极和源极间的电压差的限制，其中NMOS晶体管51或53操作在饱和区且耦接于放大器50的输出端OUT，因此，甚至在供应电压源VDD提供非常低的供应电压下，参考缓冲电路5可正常操作。并且，参考缓冲电路5的输出阻抗实质上等于l/gm，以使快速稳定参考电压Vrefn，对放大器50的带宽不再有很高的要求，因此，可显著降低参考缓冲电路5的电力消耗。

图6显示了差分参考缓冲电路的一个典型实施例。差分参考缓冲电路6分别在输出节点Noutp和Noutn产生参考电压Vrefp和Vrefn，包含放大器60和61、PMOS源极跟随晶体管62、PMOS驱动晶体管63、NMOS源极跟随晶体管64、NMOS驱动晶体管66、NMOS电流晶体管65和67、电流源68和69。差分参考缓冲电路6中，闭环分支B60包括放大器60和61、PMOS晶体管62、NMOS晶体管64和65、电流源68，开环分支B61包括PMOS晶体管63、NMOS晶体管66和67、电流源69。

闭环分支B60中，放大器60的正输入端IN+接收输入电压Vrefp_in，放大器61的正输入端IN+接收输入电压Vrefn_in。PMOS晶体管62的栅极耦接放大器60的输出端OUT，其源极耦接放大器60的负输入端IN-。NMOS晶体管64的栅极耦接放大器61的输出端OUT，其源极耦接放大器61的负输入端IN-，其漏极耦接PMOS晶体管62的漏极。NMOS晶体管65的栅极耦接NMOS晶体管64的漏极，NMOS晶体管65的源极耦接低电压源，例如接地信号GND，NMOS晶体管65的漏极耦接NMOS晶体管64的源极。电流源68耦接于PMOS晶体管62的源极和供应电压源VDD间。

开环分支B61中，PMOS晶体管63的栅极耦接放大器60的输出端OUT，其源极耦接输出节点Noutp。NMOS晶体管66的栅极耦接放大器61的输出端OUT，其源极耦接输出节点Noutn，其漏极耦接PMOS晶体管63的漏极。NMOS晶体管67的栅极耦接NMOS晶体管66的漏极，NMOS晶体管67的源极耦接接地信号GND，NMOS晶体管67的漏极耦接输出节点Noutn。电流源69耦接于PMOS晶体管63的源极和供应电压源VDD间。

在操作时，闭环分支B60产生电流I60以及参考电压Vrefpx和Vrefnx，开环分支B61产生电流I61以及参考电压Vrefp和Vrefn。电流I61为电流I60的N倍，以保证参考缓冲电路6的驱动能力。因此，每个晶体管63、66和67的大小是其相应的晶体管62、64和65的N倍。在本实施例中，每个晶体管的大小可为各自的宽-长比率。并且，电流源68和69可由晶体管实现。例如，若电流源68和69由晶体管实现，则电流源69的大小为电流源68大小的N倍。根据上述电路架构，参考电压Vrefp跟踪参考电压Vrefpx，参考电压Vrefn跟踪参考电压Vrefnx。并且NMOS电流晶体管65和67作为电流槽。

在图6所示的实施例中，参考电压Vrefp和Vrefn不受每个晶体管62、63、64和66的栅极和源极间的电压差的限制，其中这些晶体管操作在饱和区且晶体管62和63耦接于放大器60的输出端OUT，晶体管64和66耦接于放大器61的输出端OUT，因此，甚至在供应电压源VDD提供非常低的供应电压下，参考缓冲电路6可正常操作，并且参考电压Vrefp和Vrefn之间的摆动可变的相对较大。举例来说，若电流源68和69分别由MOS晶体管实现，参考电压Vrefp的最大值约等于(vdd-|vds|)，参考电压Vrefn的最小值约等于|vds|，且因此参考电压Vrefp和Vrefn间的摆动约等于(vdd-2|vds|)，其中vdd为供应电压源VDD提供的电压值，vds为晶体管67和电流源69中的MOS晶体管的漏极和源极间的电压差。并且，参考缓冲电路6的输出阻抗实质上等于l/gm，以快速稳定参考电压Vrefp和Vrefn，对放大器60和61的带宽不再有很高的要求，因此，可显著降低参考缓冲电路6的电力消耗。

图7显示了差分参考缓冲电路的另一个典型实施例。差分参考缓冲电路7分别在输出节点Noutp和Noutn产生参考电压Vrefp和Vrefn，包含放大器70和71、PMOS源极跟随晶体管72、PMOS电流晶体管73和75、PMOS驱动晶体管74、NMOS源极跟随晶体管76、NMOS驱动晶体管77、电流源78和79。也就是说，差分参考缓冲电路7中，闭环分支B70包括放大器70和71、PMOS晶体管72和73、NMOS晶体管76、电流源78，而开环分支B71包括PMOS晶体管74和75、NMOS晶体管77、电流源79。PMOS晶体管74的源极在输出节点Noutp处耦接PMOS晶体管75的漏极，NMOS晶体管77的源极在输出节点Noutn处耦接电流源79。

参考图7，闭环分支B70产生电流I70以及参考电压Vrefpx和Vrefnx，开环分支B71产生电流I71以及参考电压Vrefp和Vrefn。电流I71为电流I70的N倍，以保证参考缓冲电路7的驱动能力。因此，每个晶体管74、75和77的大小是其相应的晶体管72、73和76的N倍。在本实施例中，每个晶体管的大小可为各自的宽-长比率。并且，电流源78和79可由晶体管实现。例如，若电流源78和79由晶体管实现，则电流源79的大小为电流源78大小的N倍。根据上述电路架构，参考电压Vrefp跟踪参考电压Vrefpx，参考电压Vrefn跟踪参考电压Vrefnx。并且NMOS电流晶体管73和75相当于电流源。

在图7所示的实施例中，参考电压Vrefp和Vrefn不受每个晶体管72、74、76和77的栅极和源极间的电压差的限制，其中这些晶体管操作在饱和区且晶体管72和74耦接于放大器70的输出端OUT，晶体管76和77耦接于放大器71的输出端OUT，因此，甚至在供应电压源VDD提供非常低的供应电压下，参考缓冲电路7可正常操作，且参考电压Vrefp和Vrefn间的摆动可变的相对较大。此外，参考缓冲电路7的输出阻抗实质上等于l/gm，以快速稳定参考电压Vrefp和Vrefn，对放大器70和71的带宽不再有很高的要求，因此，可显著降低参考缓冲电路7的电力消耗。

根据上述实施例，所揭露的参考缓冲电路可于低供应电压下正常运行，而对输出参考电压没有限制，以使参考电压间的摆动可相对较大。此外，由于参考缓冲电路中设有开环分支，参考缓冲电路可快速稳定参考电压Vrefp和Vrefn且具有较小的电力消耗。

在某些条件下，例如在图4中的参考缓冲电路，参考缓冲电路4之后的跟随装置自输出节点Nout需要大电流。因此，提供参考缓冲电路的另一个典型实施例，可具有较大的电流驱动能力。图8为单端参考缓冲电路的另一个典型实施例。在图8所示单端参考缓冲电路8的典型实施例中，多数元件和元件连接与图4所示的参考缓冲电路4类似，而PMOS晶体管44栅极与PMOS晶体管43漏极间的连接和PMOS晶体管42的栅极与PMOS晶体管41的漏极间的连接经过了修改。参考图8，跟踪电路T81耦接于PMOS晶体管44的栅极和PMOS晶体管43的漏极间。跟踪电路T81包括跟踪NMOS晶体管T811和电流源T812。电流源T812耦接于电压源VDD和PMOS晶体管44的栅极间。NMOS晶体管T811的栅极接收偏置电压(bias voltage)VG2(例如操作于饱和区)，NMOS晶体管T811的源极耦接PMOS晶体管43的漏极，NMOS晶体管T811的漏极耦接PMOS晶体管44的栅极。当跟随装置从节点Nout需要大电流时，PMOS晶体管43的源极和漏极的电压(例如Vrefp)首先降低。由于NMOS晶体管T811的闸-源极间电压差的增加，流经NMOS晶体管T811的电流增加，因此NMOS晶体管T811的漏极电压降低。换言之，可认为通过NMOS晶体管T811来跟踪PMOS晶体管43降低的漏极电压，藉此PMOS晶体管44的栅极电压得以降低。接着，由于PMOS晶体管44的源-栅极间电压差增加(增加量为其栅极电压的降低量)，流经PMOS晶体管44的电流增加。结果，跟随装置需求的大电流可由PMOS晶体管44提供的电流快速补偿，以相应于上述输出节点Nout的电压降。当跟随装置停止需求如此大电流时，PMOS晶体管43的漏极电压首先增加，通过NMOS晶体管T811跟踪PMOS晶体管43增加的漏极电压，PMOS晶体管44的栅极电压增加，因此，流经PMOS晶体管44的电流降低。

类似的，参考图8，跟踪电路T80耦接于PMOS晶体管42的栅极和PMOS晶体管41的漏极间。跟踪电路T80包括跟踪NMOS晶体管T801和电流源T802。电流源T802耦接于电压源VDD和PMOS晶体管42的栅极间。NMOS晶体管T801的栅极接收偏置电压VG1(例如操作于饱和区)，NMOS晶体管T801的源极耦接PMOS晶体管41的漏极，NMOS晶体管T801的漏极耦接PMOS晶体管42的栅极。根据上述描述，PMOS晶体管42的栅极电压通过NMOS晶体管T801跟踪PMOS晶体管41的漏极电压，以调整流经PMOS晶体管42的电流。因此，PMOS晶体管41和43可实质上操作在饱和区。跟随装置自输出节点Nout需求大电流时，参考电压Vrefp也可精确跟踪参考电压Vrefpx。在本实施例中，偏置电压VG1和VG2固定，例如为供应电压VDD。在其它实施例中，偏置电压VG1和VG2可设置为不同。

图9显示了单端参考缓冲电路的另一个典型实施例，其具有较大电流驱动能力。在图9所示的单端参考缓冲电路9中，多数元件和元件连接与图5所示的参考缓冲电路5类似，NMOS晶体管54的栅极与NMOS晶体管53的漏极间的连接和NMOS晶体管52的栅极与NMOS晶体管51的漏极间的连接经过了修改。参考图9，跟踪电路T90耦接于NMOS晶体管52的栅极和NMOS晶体管51的漏极间，跟踪电路T91耦接于NMOS晶体管54的栅极和NMOS晶体管53的漏极间。跟踪电路T90包括跟踪PMOS晶体管T901和电流源T902。跟踪电路T91包括跟踪PMOS晶体管T911和电流源T912。根据上述描述，NMOS晶体管52的栅极电压通过PMOS晶体管T901跟踪NMOS晶体管51的漏极电压，NMOS晶体管54的栅极电压通过PMOS晶体管T911跟踪NMOS晶体管53的漏极电压。因此，节点Nout处有电流变化时，晶体管51和53可操作在饱和区。跟随装置自输出节点Nout需求大电流时，参考电压Vrefn也可精确跟踪参考电压Vrefnx。在本实施例中，偏置电压VG1和VG2固定，例如为接地信号GND。在其它实施例中，偏置电压VG1和VG2可设置为不同。

在图8和图9所示的实施例中，晶体管41和51称为第一晶体管，晶体管42和52称为第二晶体管，晶体管43和53称为第三晶体管，晶体管44和54称为第四晶体管，跟踪电路T81和跟踪电路T91称为第一跟踪电路，晶体管T811和T911称为第五晶体管，跟踪电路T80和跟踪电路T90称为第二跟踪电路，此时晶体管T801和T901也可称为第五晶体管，负载单元45和55称为第一负载单元，负载单元46和56称为第二负载单元。同时，晶体管42和52也可称为第一电流晶体管，晶体管44和54也可称为第二电流晶体管，电流源T812和T912称为第一电流源，晶体管T811和T911称为第一跟踪晶体管。

图10显示了差分参考缓冲电路的另一个典型实施例，其具有较大电流驱动能力。在图10所示的参考缓冲电路100中，多数元件和元件连接与图6所示的参考缓冲电路6类似，NMOS晶体管67的栅极与NMOS晶体管66的漏极间的连接和NMOS晶体管65的栅极与NMOS晶体管64的漏极间的连接经过了修改。参考图10，跟踪电路T100耦接于NMOS晶体管65的栅极和NMOS晶体管64的漏极间，跟踪电路T101耦接于NMOS晶体管67的栅极和NMOS晶体管66的漏极间。跟踪电路T100包括跟踪PMOS晶体管T1001和电流源T1002，跟踪电路T101包括跟踪PMOS晶体管T1011和电流源T1012。根据上述描述，NMOS晶体管65的栅极电压通过PMOS晶体管T1001跟踪NMOS晶体管64的漏极电压，NMOS晶体管67的栅极电压通过PMOS晶体管T1011跟踪NMOS晶体管66的漏极电压。因此，输出节点Noutn处有电流变化时，晶体管64和66可操作在饱和区。跟随装置需求大电流时，参考电压Vrefn可精确跟踪参考电压Vrefnx。在本实施例中，偏置电压VG1和VG2固定，例如为接地信号GND。在其它实施例中，偏置电压VG1和VG2可设置为不同。

图11显示了差分参考缓冲电路的另一个典型实施例，其具有较大的电流驱动能力。在图11所示的参考缓冲电路110中，多数元件和元件连接与图7所示的参考缓冲电路7类似，PMOS晶体管75的栅极与PMOS晶体管74的漏极间的连接和PMOS晶体管73的栅极与PMOS晶体管72的漏极间的连接经过了修改。参考图11，跟踪电路T110耦接于PMOS晶体管73的栅极和PMOS晶体管75的漏极间，跟踪电路T111耦接于PMOS晶体管75的栅极和PMOS晶体管74的漏极间。跟踪电路T110包括跟踪NMOS晶体管T1101和电流源T1102，跟踪电路T111包括跟踪NMOS晶体管T1111和电流源T1112。根据上述描述，PMOS晶体管73的栅极电压通过NMOS晶体管T1101跟踪PMOS晶体管72的漏极电压，PMOS晶体管75的栅极电压通过NMOS晶体管T1111跟踪PMOS晶体管74的漏极电压。因此，输出节点Noutp处有电流变化时，晶体管72和74可操作在饱和区。跟随装置从输出节点Noutp处需求大电流时，参考电压Vrefp可精确跟踪参考电压Vrefpx。在本实施例中，偏置电压VG1和VG2固定，例如为供应电压VDD。在其它实施例中，偏置电压VG1和VG2可设置为不同。

在图10和图11所示的实施例中，放大器60和71称为第一放大器，放大器61和70称为第二放大器，晶体管62和76称为第一晶体管，晶体管64和72称为第二晶体管，晶体管65和73称为第三晶体管，晶体管63和77称为第四晶体管，晶体管66和74称为第五晶体管，晶体管67和75称为第六晶体管，跟踪电路T101和跟踪电路T111称为第一跟踪电路，晶体管T1011和T1112称为第七晶体管，电流源68和78称为第一电流源，电流源69和79称为第二电流源，跟踪电路T1002和跟踪电路T1102称为第二跟踪电路，此时晶体管T1001和T1101也可称为第七晶体管。同时，晶体管62和76也可称为第一源极跟随晶体管，晶体管64和72也可称为第二源极跟随晶体管，晶体管65和73也可称为第一电流晶体管，晶体管63和77也可称为第一驱动晶体管，晶体管66和74也可称为第二驱动晶体管，晶体管67和75也可称为第二电流晶体管，电流源T1012和T1112称为第一电流源，晶体管T1011和T1111称为第一跟踪晶体管。

本发明虽以较佳实施例描述，然而并不限于此。各种变形、修改和所述实施例各种特征的组合均属于本发明所主张范围，本发明权利范围应以申请专利权利要求为准。

Claims

1.一种参考缓冲电路，用于在输出节点提供参考电压，包括：

闭环分支，包括：放大器，具有正输入端、负输入端和输出端，所述正输入端接收输入电压；第一MOS晶体管，具有栅极、源极和漏极，所述第一MOS晶体管的栅极耦接于所述放大器的输出端，所述第一MOS晶体管的源极耦接所述放大器的负输入端；以及第二MOS晶体管，耦接于所述第一MOS晶体管的源极；以及

开环分支，包括：第三MOS晶体管，具有栅极、源极和漏极，所述第三MOS晶体管的栅极耦接于所述放大器的输出端，所述第三MOS晶体管的源极耦接所述输出节点；第四MOS晶体管，具有栅极、源极和漏极，所述第四MOS晶体管的漏极耦接于所述第三MOS晶体管的源极；以及第一跟踪电路，用于使所述第四MOS晶体管的栅极电压跟踪所述第三MOS晶体管的漏极电压。

2.根据权利要求1所述的参考缓冲电路，其特征在于，所述第一跟踪电路包括：

电流源，耦接于电压源和所述第四MOS晶体管的栅极之间；以及

第五MOS晶体管，具有栅极、源极和漏极，所述第五MOS晶体管的栅极用于接收偏置电压、所述第五MOS晶体管的源极耦接于所述第三MOS晶体管的漏极、所述第五MOS晶体管的漏极耦接于所述第四MOS晶体管的栅极。

3.根据权利要求2所述的参考缓冲电路，其特征在于，所述第一MOS晶体管、所述第二MOS晶体管、所述第三MOS晶体管和所述第四MOS晶体管为PMOS晶体管，所述第五MOS晶体管为NMOS晶体管，所述电压源用于提供供应电压。

4.根据权利要求2所述的参考缓冲电路，其特征在于，所述第一MOS晶体管、所述第二MOS晶体管、所述第三MOS晶体管和所述第四MOS晶体管为NMOS晶体管，所述第五MOS晶体管为PMOS晶体管，所述电压源用于提供接地信号。

5.根据权利要求1所述的参考缓冲电路，其特征在于，进一步包括：

第一负载单元，耦接于所述第一MOS晶体管的漏极和电压源之间；以及

第二负载单元，耦接于所述第三MOS晶体管的漏极和所述电压源之间。

6.根据权利要求5所述的参考缓冲电路，其特征在于，所述第一负载单元和所述第二负载单元由晶体管或电阻器实现。

7.根据权利要求1所述的参考缓冲电路，其特征在于，所述闭环分支进一步包括：

第二跟踪电路，用于使所述第二MOS晶体管的栅极电压跟踪所述第一MOS晶体管的漏极电压。

8.根据权利要求7所述的参考缓冲电路，其特征在于，所述第二跟踪电路包括：

电流源，耦接于电压源和所述第二MOS晶体管的栅极之间；以及

第五MOS晶体管，具有栅极、源极和漏极，所述第五MOS晶体管的栅极用于接收偏置电压、所述第五MOS晶体管的源极耦接于所述第一MOS晶体管的漏极、所述第五MOS晶体管的漏极耦接于所述第二MOS晶体管的栅极。

9.根据权利要求8所述的参考缓冲电路，其特征在于，所述第一MOS晶体管和所述第二MOS晶体管为PMOS晶体管时，所述第五MOS晶体管为NMOS晶体管；所述第一MOS晶体管和所述第二MOS晶体管为NMOS晶体管时，所述第五MOS晶体管为PMOS晶体管。

10.根据权利要求1所述的参考缓冲电路，其特征在于，流经所述开环分支的电流量为流经所述闭环分支的电流量的N倍，其中N＞1。

11.一种参考缓冲电路，用于在输出节点提供参考电压，包括：

闭环分支，包括：放大器，具有正输入端、负输入端和输出端，所述正输入端接收输入电压；源极跟随晶体管，具有栅极、源极和漏极，所述源极跟随晶体管的栅极耦接所述放大器的输出端，所述源极跟随晶体管的源极耦接所述放大器的负输入端；以及第一电流晶体管，耦接于所述源极跟随晶体管的源极；以及

开环分支，包括：驱动晶体管，具有栅极、源极和漏极，所述驱动晶体管的栅极耦接于所述放大器的输出端，所述驱动晶体管的源极耦接所述输出节点；第二电流晶体管，具有栅极、源极和漏极，所述第二电流晶体管的漏极耦接于所述驱动晶体管的源极；第一电流源，耦接于所述第二电流晶体管的栅极；以及第一跟踪晶体管，具有栅极、源极和漏极，所述第一跟踪晶体管的栅极用于接收偏置电压、所述第一跟踪晶体管的源极耦接于所述驱动晶体管的漏极、所述第一跟踪晶体管的漏极耦接于所述第二电流晶体管的栅极。

12.根据权利要求11所述的参考缓冲电路，其特征在于，所述源极跟随晶体管和所述驱动晶体管为PMOS晶体管时，所述第一电流晶体管和所述第二电流晶体管作为电流源，并且所述源极跟随晶体管和所述驱动晶体管为NMOS晶体管时，所述第一电流晶体管和所述第二电流晶体管作为电流槽。

13.根据权利要求11所述的参考缓冲电路，其特征在于，流经所述开环分支的电流量为流经所述闭环分支的电流量的N倍，其中N＞1。

14.一种参考缓冲电路，用于在第一输出节点提供第一参考电压，在第二输出节点提供第二参考电压，所述参考缓冲电路包括：

闭环分支，包括：第一放大器，具有正输入端、负输入端和输出端，所述正输入端用于接收第一输入电压；第二放大器，具有正输入端、负输入端和输出端，所述正输入端用于接收第二输入电压；第一MOS晶体管，具有栅极、源极和漏极，所述第一MOS晶体管的栅极耦接于所述第一放大器的输出端，所述第一MOS晶体管的源极耦接所述第一放大器的负输入端；第二MOS晶体管，具有栅极、源极和漏极，所述第二MOS晶体管的栅极耦接于所述第二放大器的输出端、所述第二MOS晶体管的源极耦接所述第二放大器的负输入端、所述第二MOS晶体管的漏极耦接于所述第一MOS晶体管的漏极；以及第三MOS晶体管，耦接于所述第二MOS晶体管的源极；以及

开环分支，包括：第四MOS晶体管，具有栅极、源极和漏极，所述第四MOS晶体管的栅极耦接于所述第一放大器的输出端，所述第四MOS晶体管的源极耦接所述第一输出节点；第五MOS晶体管，具有栅极、源极和漏极，所述第五MOS晶体管的栅极耦接于所述第二放大器的输出端、所述第五MOS晶体管的源极耦接所述第二输出节点、所述第五MOS晶体管的漏极耦接于所述第四MOS晶体管的漏极；第六MOS晶体管，具有栅极、源极和漏极，所述第六MOS晶体管的漏极耦接于所述第五MOS晶体管的源极；以及第一跟踪电路，用于使所述第六MOS晶体管的栅极电压跟踪所述第五MOS晶体管的漏极电压。

15.根据权利要求14所述的参考缓冲电路，其特征在于，所述第一跟踪电路包括：

电流源，耦接于电压源和所述第六MOS晶体管的栅极之间；以及

第七MOS晶体管，具有栅极、源极和漏极，所述第七MOS晶体管的栅极用于接收偏置电压、所述第七MOS晶体管的源极耦接于所述第五MOS晶体管的漏极、所述第七MOS晶体管的漏极耦接于所述第六MOS晶体管的栅极。

16.根据权利要求15所述的参考缓冲电路，其特征在于，所述第一MOS晶体管、所述第四MOS晶体管为PMOS晶体管，所述第二MOS晶体管、所述第三MOS晶体管、所述第五MOS晶体管、所述第六MOS晶体管为NMOS晶体管，所述电压源用于提供接地信号。

17.根据权利要求15所述的参考缓冲电路，其特征在于，所述第一MOS晶体管、所述第四MOS晶体管为NMOS晶体管，所述第二MOS晶体管、所述第三MOS晶体管、所述第五MOS晶体管、所述第六MOS晶体管为PMOS晶体管，所述电压源用于提供供应电压。

18.根据权利要求14所述的参考缓冲电路，其特征在于，进一步包括：

第一电流源，耦接于电压源和所述第一MOS晶体管的源极之间；以及

第二电流源，耦接于所述电压源和所述第四MOS晶体管的源极之间。

19.根据权利要求18所述的参考缓冲电路，其特征在于，所述第一电流源和所述第二电流源由晶体管实现。

20.根据权利要求14所述的参考缓冲电路，其特征在于，所述闭环分支进一步包括：

第二跟踪电路，用于使所述第三MOS晶体管的栅极电压跟踪所述第二MOS晶体管的漏极电压。

21.根据权利要求20所述的参考缓冲电路，其特征在于，第二跟踪电路包括：

电流源，耦接于电压源和所述第三MOS晶体管的栅极之间；以及

第七MOS晶体管，具有栅极、源极和漏极，所述第七MOS晶体管的栅极用于接收偏置电压、所述第七MOS晶体管的源极耦接于所述第二MOS晶体管的漏极、所述第七MOS晶体管的漏极耦接于所述第三MOS晶体管的栅极。

22.根据权利要求21所述的参考缓冲电路，其特征在于，若所述第二MOS晶体管、所述第三MOS晶体管为PMOS晶体管，所述第七MOS晶体管为NMOS晶体管；若所述第二MOS晶体管、所述第三MOS晶体管为NMOS晶体管，所述第七MOS晶体管为PMOS晶体管。

23.根据权利要求14所述的参考缓冲电路，其特征在于，流经所述开环分支的电流量为流经所述闭环分支的电流量的N倍，其中N＞1。

24.一种参考缓冲电路，用于在第一输出节点提供第一参考电压，在第二输出节点提供第二参考电压，包括：

闭环分支，包括：第一放大器，具有正输入端、负输入端和输出端，所述正输入端接收第一输入电压；第二放大器，具有正输入端、负输入端和输出端，所述正输入端接收第二输入电压；第一源极跟随晶体管，具有栅极、源极和漏极，所述第一源极跟随晶体管的栅极耦接所述第一放大器的输出端，所述第一源极跟随晶体管的源极耦接所述第一放大器的负输入端；第二源极跟随晶体管，具有栅极、源极和漏极，所述第二源极跟随晶体管的栅极耦接所述第二放大器的输出端、所述第二源极跟随晶体管的源极耦接所述第二放大器的负输入端、所述第二源极跟随晶体管的漏极耦接所述第一源极跟随晶体管的漏极；以及第一电流晶体管，耦接于所述第二源极跟随晶体管的源极；以及

开环分支，包括：第一驱动晶体管，具有栅极、源极和漏极，所述第一驱动晶体管的栅极耦接于所述第一放大器的输出端，所述第一驱动晶体管的源极耦接所述第一输出节点；第二驱动晶体管，具有栅极、源极和漏极，所述第二驱动晶体管的栅极耦接于所述第二放大器的输出端、所述第二驱动晶体管的源极耦接所述第二输出节点、所述第二驱动晶体管的漏极耦接所述第一驱动晶体管的漏极；第二电流晶体管，耦接于所述第二驱动晶体管的源极；第一电流源，耦接于所述第二电流晶体管的栅极；以及第一跟踪晶体管，具有栅极、源极和漏极，所述第一跟踪晶体管的栅极用于接收偏置电压、所述第一跟踪晶体管的源极耦接于所述第二驱动晶体管的漏极、所述第一跟踪晶体管的漏极耦接于所述第二电流晶体管的栅极。

25.根据权利要求24所述的参考缓冲电路，其特征在于，所述第一源极跟随晶体管和所述第一驱动晶体管为PMOS晶体管时，所述第二源极跟随晶体管和所述第二驱动晶体管为NMOS晶体管，所述第一电流晶体管和所述第二电流晶体管作为电流槽；所述第一源极跟随晶体管和所述第一驱动晶体管为NMOS晶体管时，所述第二源极跟随晶体管和所述第二驱动晶体管为PMOS晶体管，所述第一电流晶体管和所述第二电流晶体管作为电流源。

26.根据权利要求24所述的参考缓冲电路，其特征在于，流经所述开环分支的电流量为流经所述闭环分支的电流量的N倍，其中N＞1。