CN103365328B - 电压缓冲器 - Google Patents

Abstract

本发明提供一种电压缓冲器，其包括第一、第二、第三晶体管以及电压检测器。第一晶体管的第一端耦接第一参考电压。第二晶体管的第一端耦接第一晶体管的第二端，第二晶体管的控制端耦接一输入电压，第二晶体管的第二端耦接输出电压。第三晶体管的第一端耦接第二晶体管的第二端，第三晶体管的第二端耦接第二参考电压。电压检测器通过检测第一晶体管的第二端上的电压来产生检测结果，并输出检测结果至第二晶体管的基底端。

Description

电压缓冲器

技术领域

本发明是有关于一种电压缓冲器，且特别是有关于一种通过改变晶体管临界电压(threshold voltage)来抑制非理想效应的电压缓冲器。

背景技术

电压缓冲器通常用来传送电压信号，并增强其驱动能力，同时也避免负载影响到电路的输出。图1绘示为现有一种功率放大器的电路图。请参照图1，电压缓冲器100包括第一晶体管110、第二晶体管120、第三晶体管130、电流源I_REF、输入电压V_IN以及输出电压V_OUT。其中，第一晶体管110耦接于系统工作电压VCC与第二晶体管120之间。电流源I_REF耦接于系统工作电压VCC与第三晶体管130之间。并且，第二晶体管120与第三晶体管130的控制端互相连接。

电压缓冲器100是利用第一晶体管110作为源级随耦器(sourcefollower)，并且以第二晶体管120、第三晶体管130作为电流镜(currentmirror)。从晶体管电流公式可得知偏压电流I_B＝I₁₁₀＝K(V_IN-V_OUT-V_TH，110)²，其中，V_TH为第一晶体管110的临界电压，K为常数。也就是说，当偏压电流I_B维持不变时，输出电压V_OUT与输入电压V_IN具有线性比例关系。

然而，随着制程的演进，偏压电流I_B易受漏源电压(drain-to-sourcevoltage)的影响而有所变动。为了减轻因电流变动所产生的非理想效应，多种通过控制偏压电流来提高线性度的电路设计相继提出。然而，其设计多为直接控制偏压电路，可能会导致高频电路不稳定，因而需增加其他补偿电路来稳定电路，增加了电路设计的复杂度与成本。

发明内容

有鉴于此，本发明提供一种电压缓冲器，通过改变晶体管临界电压来抑制非理想效应的产生，以提升输出电压与输入电压之间的线性度。

本发明提供一种电压缓冲器，其包括第一晶体管、第二晶体管、第三晶体管以及电压检测器。其中，第一晶体管具有第一端、控制端与第二端。第一晶体管的第一端耦接第一参考电压，第一晶体管的控制端耦接第一偏压。第二晶体管具有第一端、控制端、第二端与基底端(bulk terminal)。第二晶体管的第一端耦接第一晶体管的第二端，第二晶体管的控制端耦接一输入电压，第二晶体管的第二端耦接一输出电压。第三晶体管具有第一端、控制端与第二端。第三晶体管的第一端耦接第二晶体管的第二端，第三晶体管的控制端耦接一第二偏压，第三晶体管的第二端耦接第二参考电压。电压检测器耦接在第一晶体管的第二端与第二晶体管的基底端之间，接收并依据检测第一晶体管的第二端上的电压来产生检测结果，并输出检测结果至第二晶体管的基底端。

在本发明的一实施例中，上述的电压检测器包括分压模块、电流产生器以及电压产生器。其中，分压模块依据第一晶体管的第二端上的电压进行分压处理，以产生一第一电压。电流产生器接收并依据第一电压来产生一电流。电压产生器依据此电流来产生检测结果。

在本发明的一实施例中，上述的分压模块包括第四晶体管以及第五晶体管。其中，第四晶体管具有第一端、控制端与第二端。第四晶体管的第一端耦接第一晶体管的第二端，第四晶体管的控制端耦接第三偏压。第五晶体管具有第一端、控制端与第二端。第五晶体管的第一端耦接第四晶体管的第二端，第五晶体管的控制端耦接第二偏压，第五晶体管的第二端耦接第二参考电压。

在本发明的一实施例中，上述的电流产生器包括第六晶体管，其具有第一端、控制端与第二端。第六晶体管的控制端耦接第五晶体管的第一端，第六晶体管的第二端耦接第二参考电压。

在本发明的一实施例中，上述的电压产生器包括第七晶体管，其具有第一端、控制端与第二端。第七晶体管的第一端耦接第一参考电压，第七晶体管的控制端耦接第二晶体管的基底端，第七晶体管的第二端耦接第六晶体管的第一端，并且第七晶体管的第二端耦接第七晶体管的控制端。

在本发明的一实施例中，上述的第一参考电压为系统工作电压，且第二参考电压为接地电压。

在本发明的一实施例中，上述的第一晶体管、第四晶体管与第七晶体管为P型晶体管。

在本发明的一实施例中，上述的第二晶体管、第三晶体管、第五晶体管以及第六晶体管为N型晶体管。

在本发明的一实施例中，上述的第一参考电压为接地电压，且第二参考电压为系统工作电压。

在本发明的一实施例中，上述的第一晶体管、第四晶体管以及第七晶体管为N型晶体管。

在本发明的一实施例中，上述的第二晶体管、第三晶体管、第五晶体管以及第六晶体管为P型晶体管。

基于上述，本发明所提供的电压缓冲器通过提供反馈电压至晶体管的基底端，来改变晶体管等效临界电压，藉以有效抑制非理想效应的产生，提升输出电压与输入电压之间的线性度。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。

附图说明

图1绘示为现有一种功率放大器的电路图；

图2是依照本发明一实施例所绘示的电压缓冲器的电路方块图；

图3是依照本发明另一实施例所绘示的电压缓冲器的电路方块图；

图4是依照本发明又一实施例所绘示的电压缓冲器的电路图；

图5是依照本发明再一实施例所绘示的电压缓冲器的电路图。

附图标记说明：

100、200、300、400、500：电压缓冲器；

110、120、130、M1～M7：晶体管；

210、510：电压检测器；

212：分压模块；

214：电流产生器；

216：电压产生器；

GND：接地电压；

I_REF：电流源；

I1：电流；

I2、I_B：偏压电流；

VCC：系统工作电压；

VB1、VB2、VB3：偏压；

V_IN、VIN：输入电压；

V_OUT、VOUT：输出电压。

具体实施方式

图2是依照本发明一实施例所绘示的电压缓冲器的电路方块图。请参照图2，电压缓冲器200包括第一晶体管M1、第二晶体管M2、第三晶体管M3以及电压检测器210。在本实施例中，第一晶体管M1为P型晶体管(PMOS transistor)，第二晶体管M2及第三晶体管M3为N型晶体管(NMOS transistor)。第一晶体管M1、第二晶体管M2与第三晶体管M3串联耦接于系统工作电压VCC与接地电压GND之间。

详细地说，第一晶体管M1具有第一端(即，源极)、控制端(即，栅极)与第二端(即，漏极)。第一晶体管M1的源极耦接系统工作电压VCC(即，第一参考电压)，第一晶体管M1的栅极耦接第一偏压VB1。第二晶体管M2具有第一端(即，源极)、控制端(即，栅极)、第二端(即，漏极)与基底端(即，基极)。第二晶体管M2的漏极耦接第一晶体管M1的漏极，第二晶体管M2的栅极耦接输入电压VIN，第二晶体管M2的源极耦接输出电压VOUT。第三晶体管M3具有第一端(即，源极)、控制端(即，栅极)与第二端(即，漏极)。第三晶体管M3的漏极耦接第二晶体管M2的源极，第三晶体管M3的栅极耦接第二偏压VB2，第三晶体管M3的源极耦接接地电压GND(即，第二参考电压)。

电压检测器210耦接在第一晶体管M1的漏极与第二晶体管M2的基极之间。电压检测器210是用以接收并检测第一晶体管M1的漏极上的电压来产生反馈电压，并将此反馈电压输出至第二晶体管M2的基极。电压检测器210是用以调整第二晶体管M2的基极的电位，当输入电压VIN上升时，电压检测器210产生反馈电压使第二晶体管M2的基极的电位随之上升；当输入电压VIN下降时，电压检测器210产生反馈电压使第二晶体管M2的基极的电位随之下降。据此，通过改变第二晶体管M2的等效临界电压，可有效抑制非理想效应的产生，意即提升输出电压VOUT与输入电压VIN之间的线性度。

图3是依照本发明另一实施例所绘示的电压缓冲器的电路方块图。须说明的是，图3是图2的电压缓冲器200的其中一种实施方式。

电压缓冲器300除了包括第一晶体管M1、第二晶体管M2、第三晶体管M3之外，电压检测器210还包括分压模块212、电流产生器214以及电压产生器216。在本实施例中，第一晶体管M1为P型晶体管，第二晶体管M2及第三晶体管M3为N型晶体管，其耦接关系与前述实施例相同，故在此不赘述。

其中，分压模块212先接收第一晶体管M1的漏极端上的电压，并且依据此电压进行分压处理，以产生第一电压V1(未绘示)至电流产生器214。电流产生器214接收并依据第一电压V1来产生电流I1(未绘示)。电压产生器216再依据电流I1的驱动来产生反馈电压，并将此反馈电压输出至第二晶体管M2的基极。

图4是依照本发明又一实施例所绘示的电压缓冲器的电路图。须说明的是，图4是图2的电压缓冲器200的一种详细实施方式。

电压缓冲器400包括第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5、第六晶体管M6以及第七晶体管M7。在本实施例中，第一晶体管M1、第四晶体管M4与第七晶体管M7为P型晶体管。并且，第二晶体管M2、第三晶体管M3、第五晶体管M5以及第六晶体管M6为N型晶体管。以下针对第四晶体管M4至第七晶体管M7做详细说明。

第四晶体管M4具有第一端(即，源极)、控制端(即，栅极)与第二端(即，漏极)。第四晶体管M4的源极耦接第一晶体管M1的漏极，第四晶体管M4的栅极耦接第三偏压VB3。第五晶体管M5具有第一端(即，源极)、控制端(即，栅极)与第二端(即，漏极)。第五晶体管M5的漏极耦接第四晶体管M4的漏极，第五晶体管M5的栅极耦接第二偏压VB2，第五晶体管M5的源极耦接接地电压GND。在本实施例中，第四晶体管M4与第五晶体管M5为图3实施例的分压模块212的一种实现方式。

第六晶体管M6具有第一端(即，源极)、控制端(即，栅极)与第二端(即，漏极)。第六晶体管M6的栅极耦接第五晶体管M5的漏极，第六晶体管M6的源极耦接接地电压GND。在本实施例中，第六晶体管M6为图3实施例的电流产生器214的一种实现方式。第七晶体管M7具有第一端(即，源极)、控制端(即，栅极)与第二端(即，漏极)。第七晶体管M7的源极耦接系统工作电压VCC，第七晶体管M7的栅极耦接第二晶体管M2的基极，第七晶体管M7的漏极耦接第六晶体管M6的漏极。此外，第七晶体管M7的漏极还包括耦接第七晶体管M7的栅极。在本实施例中，第七晶体管M7为图3实施例的电压产生器216的一种实现方式。

当电压缓冲器400的第二晶体管M2接收输入电压VIN时，第四晶体管M4的源极用以接收并检测第一晶体管M1的漏极上的电压，透过第四晶体管M4与第五晶体管M5的运作即可产生一分压。并通过第五晶体管M5的漏极与第六晶体管M6的栅极的耦接关系而可将此分压提供给第六晶体管M6。第六晶体管M6接收此分压后进而驱动系统工作电压VCC产生流经第七晶体管M7与第六晶体管M6的电流I1。电流I1流经第七晶体管M7后产生反馈电压并输出至第二晶体管M2的基极。

在整体流程上，当输入电压VIN上升时，第七晶体管M7的栅极输出至第二晶体管M2的基极的反馈电压随之上升；当输入电压VIN下降时，第七晶体管M7的栅极输出至第二晶体管M2的基极的反馈电压随之下降。以使流经第二晶体管M2的偏压电流I2保持稳定。其中，计算偏压电流I2的公式如下：

I2＝K(VIN-VOUT-VTH)²    (1)

其中，K为常数，VTH为第二晶体管M2的临界电压。

将公式(1)对输入电压VIN进行偏微分运算可推得公式(2)如下：

$\frac{\∂}{\∂\mathrm{VIN}}\left[\sqrt{\frac{I2}{K}}\right]+\frac{\∂}{\∂\mathrm{VIN}}\left[\mathrm{VTH}\right]=1-\frac{\∂}{\∂\mathrm{VIN}}\left[\mathrm{VOUT}\right]=t---\left(2\right)$

其中，t为一常数(constant)。由公式(2)中可发现若公式(2)中等号左边两项皆可维持为常数，则便可推得输出电压VOUT与输入电压VIN为一次方线性关系，因此整体电路呈高线性度表现。然而，实际上第二晶体管M2的偏压电流I2与输出电压VOUT及输入电压VIN呈正相关。因此，现有电路设计是利用公式(3)所示来补偿因偏压电流I2变化产生的非理想效应。

$\frac{\∂}{\∂\mathrm{VIN}}\left[\sqrt{\frac{I2}{K}}\right]+\frac{\∂}{\∂\mathrm{VIN}}[-\mathrm{\ΔI}]=1-\frac{\∂}{\∂\mathrm{VIN}}\left[\mathrm{VOUT}\right]=t---\left(3\right)$

公式(3)是将公式(2)中的设为0，并且引入一电流变化量ΔI来补偿偏压电流I2的变化量。

然而，如先前技术所述，通过补偿偏压电流的变化量所设计的偏压电路，通常会有高频电路不稳定的问题。因此本发明提出一种以公式(4)来设计晶体管临界电压变化的电压缓冲器，藉以得到相同的线性度表现。

$\frac{\∂}{\∂\mathrm{VIN}}\left[\sqrt{\frac{I2}{K}}\right]+\frac{\∂}{\∂\mathrm{VIN}}[-\mathrm{\ΔVTH}]=1-\frac{\∂}{\∂\mathrm{VIN}}\left[\mathrm{VOUT}\right]=t---\left(4\right)$

本发明是利用临界电压变化量ΔVTH的关系来设计电压缓冲器，不仅可达到如公式(3)相同的线性度表现，且可避免高频不稳定的电路特性。

值得一提的是，图4所示的电压缓冲器400中的P型晶体管可利用N型晶体管来实现，而电压缓冲器400中的N型晶体管可利用P型晶体管来实现。实现方式如图5所示，图5是依照本发明再一实施例所绘示的电压缓冲器的电路图。

请参照图5，电压缓冲器500包括第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5、第六晶体管M6以及第七晶体管M7。在本实施例中，第一晶体管M1、第四晶体管M4以及第七晶体管M7为N型晶体管；第二晶体管M2、第三晶体管M3、第五晶体管M5以及第六晶体管M6为P型晶体管。换句话说，图5所示的电压缓冲器500为图4所示的电压缓冲器400的互补实施例。

其中，第一晶体管M1、第二晶体管M2与第三晶体管M3串联耦接于接地电压GND(即，第一参考电压)与系统工作电压VCC(即，第二参考电压)之间。

在本实施例中，第四晶体管M4、第五晶体管M5、第六晶体管M6以及第七晶体管M7是作为电压缓冲器500中的电压检测器510。电压检测器510耦接在第一晶体管M1的漏极与第二晶体管M2的基极之间。电压检测器510是用以接收并检测第一晶体管M1的漏极上的电压来产生反馈电压，并将此反馈电压输出至第二晶体管M2的基极。至于本实施例的整体流程及其他细节是与前述实施例相同或类似，故在此不赘述。

综上所述，本发明通过提供反馈电压至晶体管的基底端，来改变晶体管等效临界电压，藉以有效抑制非理想效应的产生，提升输出电压与输入电压之间的线性度。并且，本发明的设计可避免产生高频电路不稳定的问题。

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (11)

1.一种电压缓冲器，其特征在于，包括：

一第一晶体管，具有第一端、控制端与第二端，其中该第一晶体管的第一端耦接一第一参考电压，该第一晶体管的控制端耦接一第一偏压；

一第二晶体管，具有第一端、控制端、第二端与基底端，该第二晶体管的第一端耦接该第一晶体管的第二端，该第二晶体管的控制端耦接一输入电压，该第二晶体管的第二端耦接一输出电压；

一第三晶体管，具有第一端、控制端与第二端，该第三晶体管的第一端耦接该第二晶体管的第二端，该第三晶体管的控制端耦接一第二偏压，该第三晶体管的第二端耦接一第二参考电压；以及

一电压检测器，耦接在该第一晶体管的第二端与该第二晶体管的基底端之间，接收并依据检测该第一晶体管的第二端上的电压来产生一检测结果，并输出该检测结果至该第二晶体管的基底端。

2.根据权利要求1所述的电压缓冲器，其中该电压检测器包括：

一分压模块，依据该第一晶体管的第二端上的电压进行分压处理，以产生一第一电压；

一电流产生器，接收并依据该第一电压来产生一电流；以及

一电压产生器，依据该电流来产生该检测结果。

3.根据权利要求2所述的电压缓冲器，其中该分压模块包括：

一第四晶体管，具有第一端、控制端与第二端，该第四晶体管的第一端耦接该第一晶体管的第二端，该第四晶体管的控制端耦接一第三偏压；以及

一第五晶体管，具有第一端、控制端与第二端，该第五晶体管的第一端耦接该第四晶体管的第二端，该第五晶体管的控制端耦接该第二偏压，该第五晶体管的第二端耦接该第二参考电压。

4.根据权利要求3所述的电压缓冲器，其中该电流产生器包括：

一第六晶体管，具有第一端、控制端与第二端，该第六晶体管的控制端耦接该第五晶体管的第一端，该第六晶体管的第二端耦接该第二参考电压。

5.根据权利要求4所述的电压缓冲器，其中该电压产生器包括：

一第七晶体管，具有第一端、控制端与第二端，该第七晶体管的第一端耦接该第一参考电压，该第七晶体管的控制端耦接该第二晶体管的基底端，该第七晶体管的第二端耦接该第六晶体管的第一端，并且该第七晶体管的第二端耦接该第七晶体管的控制端。

6.根据权利要求5所述的电压缓冲器，其中该第一参考电压为系统工作电压，且该第二参考电压为接地电压。

7.根据权利要求6所述的电压缓冲器，其中该第一晶体管、该第四晶体管与该第七晶体管为P型晶体管。

8.根据权利要求6所述的电压缓冲器，其中该第二晶体管、该第三晶体管、该第五晶体管以及该第六晶体管为N型晶体管。

9.根据权利要求5所述的电压缓冲器，其中该第一参考电压为接地电压，且该第二参考电压为系统工作电压。

10.根据权利要求9所述的电压缓冲器，其中该第一晶体管、该第四晶体管以及该第七晶体管为N型晶体管。

11.根据权利要求9所述的电压缓冲器，其中该第二晶体管、该第三晶体管、该第五晶体管以及该第六晶体管为P型晶体管。