KR101155852B1 - 전력 검출기 - Google Patents

Abstract

본 발명의 실시예에 따른 전력 검출기는, 교류 신호가 입력되는 차동 입력단, 일정한 전압을 생성하여 출력하는 일정 전압 생성부를 포함하는 차동 입력부, 상기 차동 입력단을 통해 입력된 교류 신호를 전파 정류하여 출력하는 차동 출력단을 포함하고, 상기 차동 출력단 중 반전 출력 단자는 상기 일정 전압 생성부의 출력단과 연결되는 차동 출력부를 포함할 수 있다.

Description

전력 검출기{POWER DETECTOR}

본 발명은 전력 검출기에 관한 것이다.

CMOS 공정을 통해 구현된 RF 전력 검출기의 구성요소로서 주로 MOSFET이 사용된다. RF 대역에서의 전력 검출기는 검출신호의 주파수가 높을 경우 충분히 넓은 대역폭(bandwidth)을 확보해야 하기 때문에 수신신호강도측정기(Received Signal Strength Indication, RSSI)와 같은 복잡한 구조를 적용하기 어려우며, 가능하더라도 전력소모가 증가하는 문제점이 있다.

도 1a 및 도 1b는 종래의 전력 검출기에서 사용되는 MOSFET의 속성을 설명하기 위해 나타낸 도면이다. 보다 구체적으로, 도 1a는 NMOS의 엑티브(active) 영역의 전압-전류 특성을 이용하는 종래의 NMOS RF 전력 검출기(10a)를 나타낸 도면이며, 도 1b는 NMOS의 선형(linear) 영역의 전압-전류 특성을 이용하는 종래의 NMOS RF 전력 검출기(10b)를 나타낸 도면이다(참고문헌: [1] Yijun Zhou et al ., “A Low-Power Ultra - Wideband CMOS True RMS Power Detector ,” in IEEE Tranactions on Microwave Theory and Techniques , Vol . 56, No . 5, May . 2008, pp .1052-1058, [2] Kenneth A. Townsend , et al ., “A Wideband Power Detection System Optimized for the UWB Spectrum ,” in IEEE JSSC ,, Vol . 44, No . 2, Feb . 2009, pp.371-381).

도 1a 및 도 1b에 도시된 전력 검출기(10a, 10b)의 출력전류(iout)는 모두 하기의 수식과 같이 표현할 수 있다.

도 1a 및 도 1b에서 도시된 R||C 부하는, R_L, C_L이 병렬 연결되어 있으므로,

으로 나타낼 수 있다. 여기서, w는 각주파수이다. 전력 검출기의 출력전압(Vout)은 i_outZ_L이므로,

와 같이 표현될 수 있다. 여기서, 1/(1+jwR_LC_L)은 cut-off 주파수가 1/R_LC_L인 저역통과 필터이며, 1/R_LC_L가 Vin의 주파수 보다 충분히 낮을 경우, 일종의 적분기의 역할을 할 수 있다. 여기서, rms값은

으로 정의될 수 있다. 이에 따라, 전력 검출기 출력은 R||C 부하에 의해서 rms값을 나타내게 된다.

k는 MOSFET의 공정상수로서 공정특성 및 온도의 함수특성을 가지고 있으므로 편차가 큰 단점이 있다. 따라서, 종래의 전력 검출기는 MOSFET의 공정 및 온도 변화가 커서 정확한 전력 검출이 필요한 응용 제품에 적용하기 어려운 단점이 있다.

본 발명의 목적은 상술한 종래 기술의 문제점을 모두 해결하는 것이다.

본 발명의 목적은, 공정 및 온도 편차가 적고, 전력소모를 최소화하며, 전력 검출에 있어서 정확도가 향상된 저전력 고주파 전력 검출기를 제공하는 것이다.

본 발명의 다른 목적은, 입력 신호의 크기와는 상관없이 언제나 선형성이 유지되는 전력 검출기를 제공하는 것이다.

본 발명의 일 실시예에 따르면, 교류 신호가 입력되는 차동 입력단, 일정한 전압을 생성하여 출력하는 일정 전압 생성부를 포함하는 차동 입력부, 상기 차동 입력단을 통해 입력된 교류 신호를 전파 정류하여 출력하는 차동 출력단을 포함하고, 상기 차동 출력단 중 반전 출력 단자는 상기 일정 전압 생성부의 출력단과 연결되는 차동 출력부를 포함하는 전력 검출기가 제공된다.

상기 차동 입력단 중 비반전 입력 단자에는 제1 커패시터가 연결되고, 상기 차동 입력단 중 반전 입력 단자에는 제2 커패시터가 연결될 수 있다.

상기 일정 전압 생성부는, 전류 소스, 소스가 상기 전류 소스 및 상기 반전 출력 단자와 연결되며, 게이트와 드레인이 함께 그라운드에 연결되는 제1 MOS 트랜지스터를 포함할 수 있다.

상기 일정 전압 생성부는, 상기 전류 소스와 그라운드 사이에 연결되는 제1 커패시터, 입력단이 상기 제1 MOS 트랜지스터의 소스와 연결되고, 출력단이 상기 반전 출력 단자에 연결되는 제1 증폭기를 포함할 수 있다.

상기 차동 출력부는, 소스가 상기 차동 입력단 중 비반전 입력 단자와 연결되고, 게이트가 상기 차동 입력단 중 반전 입력 단자와 연결되며, 드레인이 상기 차동 출력단 중 비반전 출력 단자와 연결된 제2 MOS 트랜지스터, 소스가 상기 반전 입력 단자 및 상기 제2 MOS 트랜지스터의 게이트와 연결되고, 게이트가 상기 비반전 입력 단자에 연결되며, 드레인이 상기 비반전 출력 단자와 연결된 제3 MOS 트랜지스터를 포함하고, 상기 제2 MOS 트랜지스터와 상기 제3 MOS 트랜지스터는 상기 교류 신호의 극성에 따라 상보적으로 온/오프할 수 있다.

상기 차동 출력부는, 상기 제2 MOS 트랜지스터의 게이트와 상기 제3 MOS 트랜지스터의 소스 사이에 연결되는 제4 커패시터, 상기 제2 MOS 트랜지스터의 소스와 상기 제3 MOS 트랜지스터의 게이트 사이에 연결되는 제5 커패시터, 상기 제2 MOS 트랜지스터의 드레인 및 상기 제3 MOS 트랜지스터의 드레인과 그라운드 사이에 연결되는 제6 커패시터, 입력단이 상기 제2 MOS 트랜지스터의 드레인 및 상기 제3 MOS 트랜지스터의 드레인과 연결되고, 출력단이 상기 비반전 출력 단자와 연결되는 제2 증폭기, 상기 반전 출력 단자와 상기 제2 MOS 트랜지스터의 소스 및 제3 MOS 트랜지스터의 소스를 각각 잇는 제1 및 제2 저항, 상기 제2 MOS 트랜지스터의 게이트 및 상기 제3 MOS 트랜지스터의 게이트와 그라운드를 각각 잇는 제3 및 제4 저항을 포함할 수 있다.

한편, 본 발명의 다른 실시예에 따르면, 교류 신호가 입력되는 차동 입력단, 일정한 전압을 생성하여 출력하는 일정 전압 생성부를 포함하는 차동 입력부, 상기 차동 입력단을 통해 입력된 교류 신호를 전파 정류하여 출력하는 차동 출력단, 상기 차동 출력단 중 비반전 출력 단자와 연결되며 상기 비반전 출력 단자의 전압 크기가 임계 전압 이하일 때 유지되지 않는 선형성을 보상해주는 신호를 생성하여 상기 차동 출력단 중 반전 출력 단자에 공급하는 반전 출력 신호 생성부를 포함하는 차동 출력부를 포함하는, 전력 검출기가 제공된다.

상기 반전 출력 신호 생성부는, 상기 비반전 출력 단자의 전압 크기가 임계 전압보다 큰 경우에는, 상기 일정 전압 생성부의 출력 전압과 동일한 전압을 출력하고, 상기 비반전 출력 단자의 전압 크기가 임계 전압 이하인 경우에는, 상기 일정 전압 생성부의 출력 전압에서, 상기 비반전 출력 단자의 실제 전압과 이상적인 전압 간의 차이만큼을 감소시켜 출력할 수 있다.

상기 반전 출력 신호 생성부는, 전류 소스, 상기 전류 소스로부터의 전류가 분기되어 흐르는 주 전류 경로 및 보조 전류 경로를 포함하고, 상기 비반전 출력 단자의 전압 크기가 임계 전압보다 큰 경우에는, 상기 주 전류 경로에만 전류가 흐르고, 상기 비반전 출력 단자의 전압 크기가 임계 전압 이하인 경우에는, 상기 주 전류 경로 및 상기 보조 전류 경로에 모두 전류가 흐르되, 상기 비반전 출력 단자의 전압 크기가 작아질수록 상기 주 전류 경로에 흐르는 전류가 작아진다.

상기 반전 출력 신호 생성부는, 소스가 상기 전류 소스와 연결되고, 게이트와 드레인이 연결되어 있는 제4 MOS 트랜지스터, 소스가 상기 제4 MOS 트랜지스터의 드레인과 연결되고, 게이트와 드레인이 함께 그라운드와 연결되는 제5 MOS 트랜지스터, 소스가 상기 전류 소스와 연결되고, 게이트가 상기 비반전 출력 단자와 연결되며, 드레인이 그라운드와 연결되는 제6 MOS 트랜지스터를 더 포함하고, 상기 제4 및 제5 MOS 트랜지스터는 상기 주 전류 경로를 형성하며, 상기 제6 MOS 트랜지스터는 상기 보조 전류 경로를 형성한다.

상기 반전 출력 신호 생성부는, 상기 전류 소스와 상기 제6 MOS 트랜지스터 사이에 연결되는 제5 저항, 상기 제4 MOS 트랜지스터의 드레인과 그라운드 사이에 연결되는 제7 커패시터를 더 포함할 수 있다.

상기 일정 전압 생성부의 출력 전압(V_TH), 상기 제4 및 제6 MOS 트랜지스터의 문턱 전압(V_{TH , M4}, V_{TH , M6}), 상기 임계 전압(V_A)은,

V_TH=V_{TH ,5},

의 관계를 만족시킬 수 있다.

본 발명에 따른 전력 검출기는 외부 변수에 영향을 받지 않고 검출신호를 출력할 수 있으며, 이에 따라 공정 편차 및 온도 편차가 감소될 수 있다.

또한, 본 발명에 따르면, 입력 신호의 크기 등에 영향을 받지 않고 출력 신호에 언제나 선형성이 유지되는 전력 검출기가 얻어질 수 있다.

도 1a 및 도 1b는 종래 전력 검출기의 구성을 나타내는 회로도이다.
도 2는 본 발명의 제1 실시예에 따른 전력 검출기의 구성을 나타내는 회로도이다.
도 3은 본 발명의 제1 실시예에 따른 전력 검출기에 포함되는 트랜지스터의 동작을 나타내는 도면이다.
도 4a 및 도 4b는 본 발명의 제1 실시예에 따른 전력 검출기에 있어서 차동 입력 신호의 크기와 차동 출력 신호의 관계를 나타내는 그래프이다.
도 5a 및 도 5b는 본 발명의 제1 실시예에 따른 전력 검출기에 있어서 차동 입력 신호의 크기와 차동 출력 신호 간의 관계를 구체적으로 나타내는 그래프이다.
도 5c는 본 발명의 제1 실시예에 따른 전력 검출기에 있어서 입력 신호의 크기에 따른 차동 출력 신호의 에러 값을 나타내는 그래프이다.
도 6은 본 발명의 제2 실시예에 따른 전력 검출기의 구성을 나타내는 회로도이다.
도 7은 본 발명의 제2 실시예에 따른 전력 검출기의 반전 출력 신호 생성부의 동작을 설명하기 위한 그래프이다.
도 8a 및 도 8b는 본 발명의 제2 실시예에 따른 전력 검출기에서 차동 입력 신호의 크기와 차동 출력 신호 간의 관계를 나타내는 그래프이다.
도 9는 본 발명의 제2 실시예에 따른 전력 검출기의 구성을 상세히 나타내는 회로도이다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 따른 전력 검출기에 대하여 상세히 설명하기로 한다.

[제1 실시예]

도 2는 본 발명의 제1 실시예에 따른 전력 검출기(100)의 구성을 나타내는 회로도이다.

도 2를 참조하면, 본 발명의 제1 실시예에 따른 전력 검출기(100)는 차동 입력부(110) 및 차동 출력부(120)를 포함한다.

<차동 입력부(110)>

본 발명의 제1 실시예에 따른 차동 입력부(110)는 비반전 입력 단자(V_{IN +})와 반전 입력 단자(V_{IN -}), 제1 및 제2 커패시터(C₁, C₂), 일정 전압 생성부(111)를 포함한다.

비반전 입력 단자(V_{IN +})는 제1 커패시터(C₁)를 사이에 두고 제1 노드(N₁)에 연결된다. 또한, 반전 입력 단자(V_{IN -})는 제2 커패시터(C₂)를 사이에 두고 제2 노드(N₂)에 연결된다.

일정 전압 생성부(111)는 후에 설명할 차동 출력부(120)의 반전 출력 단자(V_{OUT -})에 일정한 전압을 형성해준다.

일정 전압 생성부(111)는 전류 소스(I_B), 제1 MOS 트랜지스터(M₁), 제3 커패시터(C₃), 제1 증폭기(A₁)를 포함한다.

전류 소스(I_B)는 제1 MOS 트랜지스터(M₁)의 소스에 전류를 공급한다.

제1 MOS 트랜지스터(M₁)의 소스는 제3 노드(N₃)에 연결되며, 게이트는 드레인과 함께 그라운드에 연결된다.

제3 커패시터(C₃)는 제3 노드(N₃)와 그라운드 사이에 연결되어, 제3 노드(N₁)의 전압을 일정하게 유지해준다.

제1 증폭기(A₁)의 입력단은 제3 노드(N3)와 연결되고, 출력단은 차동 출력부(120)의 반전 출력 단자(V_{OUT -})와 연결된다. 제1 증폭기(A₁)는 1배의 증폭비를 가지는 완충 증폭기로서의 역할을 할 수 있다.

본 발명의 일 실시예에 따르면, 전류 소스(I_B)에 의해 공급되는 전류가 제3 커패시터(C₃)를 충전시킴에 따라 제3 노드(N3)의 전압이 MOS 트랜지스터(M1)의 문턱 전압(V_TH)으로 일정하게 유지된다. 이에 따라, 차동 출력부(120)의 반전 출력 단자(V_{OUT -})의 전압은 V_TH로 일정하게 유지될 수 있다.

<차동 출력부(120)>

본 발명의 제1 실시예에 따른 차동 출력부(120)는 반전 출력 단자(V_{OUT -})와 비반전 출력 단자(V_{OUT +}), 제2 및 제3 MOS 트랜지스터(M₂, M₃), 제4 내지 제6 커패시터(C₄, C₅, C₆), 제2 증폭기(A₂), 제1 내지 제4 저항(R₁, R₂, R₃, R₄)을 포함한다.

반전 출력 단자(V_{OUT -})는 전술한 바와 같이 제1 증폭기(A₁)의 출력단과 연결되며, 그 전압은 본 전력 검출기(100)에 포함되는 MOS 트랜지스터의 문턱 전압(V_TH)으로 일정하게 유지된다. 반전 출력 단자(V_{OUT -})는 또한 각각 제1 저항(R₁) 및 제2 저항(R₂)을 사이에 두고 제1 노드(N₁) 및 제2 노드(N₂)에 연결된다.

제2 MOS 트랜지스터(M₂)의 게이트는 제4 커패시터(C₄)를 사이에 두고 제2 노드(N₂)와 연결됨과 동시에, 제3 저항(R₃)을 사이에 두고 그라운드와 연결된다. 제2 MOS 트랜지스터(M₂)의 소스는 제1 노드(N₁)와 연결되고, 드레인은 제4 노드(N₄)에 연결된다.

제3 MOS 트랜지스터(M₃)의 게이트는 제5 커패시터(C₅)를 사이에 두고 제1 노드(N₁)와 연결됨과 동시에, 제4 저항(R₄)을 사이에 두고 그라운드와 연결된다. 제3 MOS 트랜지스터(M₃)의 소스는 제2 노드(N₂)와 연결되고, 드레인은 제4 노드(N₄)에 연결된다.

제2 증폭기(A₂)의 입력단은 제4 노드(N₄)에 연결됨과 동시에, 제6 커패시터(C₆)를 사이에 두고 그라운드와 연결된다. 또한, 제2 증폭기(A₂)의 출력단은 비반전 출력 단자(V_{OUT +})에 연결된다. 제2 증폭기(A₂)는 1배의 증폭비를 가지는 완충 증폭기로서 기능할 수 있다.

본 발명의 전력 검출기(100)에 포함되는 제1 내지 제3 MOS 트랜지스터(M₁, M₂, M₃)는 PMOS 트랜지스터로 구현될 수 있다.

트랜지스터의 동작

도 3은 본 발명의 제1 실시예에 따른 전력 검출기(100)에 있어서, 제2 및 제3 MOS 트랜지스터(M₂, M₃)의 동작 타이밍도를 입력 신호 및 출력 신호의 파형과 함께 나타낸 것이다.

입력 신호로서는 크기가 │V_P│이고, 소정의 주기를 갖는 교류신호인 V_in=V_psinθ(t)로 표현되는 신호를 사용하는 것으로 가정하였다.

입력 신호가 인가되면, 제2 MOS 트랜지스터(M₂)와 제3 트랜지스터(M₃)는 온/오프 스위치로 동작한다. 구체적으로, 입력 신호(V_in=V_psinθ(t))가 양의 크기를 가지는 경우에는 비반전 입력 단자(V_{IN +})의 전압에 의해 제2 MOS 트랜지스터(M₂)가 온(ON) 상태가 되고, 이 때, 제3 MOS 트랜지스터(M₃)는 오프(OFF) 상태가 된다. 반대로, 입력 신호(V_in=V_psinθ(t))가 음의 크기를 가지는 경우에는 반전 입력 단자(V_{IN -})의 전압에 의해 제3 MOS 트랜지스터(M₃)가 온(ON) 상태가 되고, 이 때, 제2 MOS 트랜지스터(M₂)는 오프(OFF) 상태가 된다. 즉, 제2 트랜지스터(M2)와 제3 트랜지스터(M3)의 게이트와 드레인은 상보적으로 연결되어 있어서 한 쪽이 온(ON)되면 다른 쪽은 오프(OFF)되는 동작이 이루어지게 된다.

입력 신호(V_in=V_psinθ(t))가 양의 크기를 가질 때에는 제2 MOS 트랜지스터(M₂)가 온(ON)되고, 입력 신호(V_in=V_psinθ(t))가 음의 크기를 가질 때에는 제3 MOS 트랜지스터(M₃)가 온(ON)되는 동작에 따라 제2 MOS 트랜지스터(M₂)와 제3 MOS 트랜지스터(M₃)의 드레인에 연결되어 있는 제4 노드(N₄)에는 양의 신호만 전달되게 된다. 제4 노드(N₄)의 신호는 제2 증폭기(A₂)를 통해 비반전 출력 단자(V_{OUT +})로 전달되는데, 이에 따라 비반전 출력 단자(V_{OUT +})의 출력은 도 3에 도시되는 바와 같이 전파 정류된 신호로 나타나게 된다.

즉, 제2 MOS 트랜지스터(M2)와 제3 MOS 트랜지스터(M3)는 상보적으로 온/오프 동작을 반복함으로써 전파 정류의 기능을 수행할 수 있다.

한편, 제2 및 제3 MOS 트랜지스터(M₂, M₃)의 게이트 전압은 제3 및 제4 저항(R₃, R₄)을 통해 그라운드와 연결되어 있다. 또한, 제2 및 제3 MOS 트랜지스터(M₂, M₃)의 소스 전압은 제1 및 제2 저항(R₁, R₂)을 통해 일정 전압 생성부(111)에서 생성된 문턱 전압(V_TH)으로 잡혀있다. 따라서, 제2 및 제3 MOS 트랜지스터(M₂, M₃)의 게이트-소스 간 직류 전압 차는 언제나 -V_TH가 되며, 이에 따라 제2 및 제3 MOS 트랜지스터(M₂, M₃)는 입력된 교류 신호의 부호에 따라 온(ON) 상태가 가능하다. 따라서, 입력 신호의 크기가 작은 경우에도 제2 및 제3 MOS 트랜지스터(M₂, M₃)는 도 3을 참조하여 설명한 바와 같이 입력된 교류 신호의 부호에 따라 온/오프 동작을 한다.

전력 검출기의 선형성

도 4a 및 도 4b는 본 발명의 제1 실시예에 따른 전력 검출기(100)에서 차동 입력 신호의 크기(V_{P , diff}) 변화에 따른 차동 출력 신호(V_{OUT , diff})의 관계를 나타내는 그래프이다. 도 4a는 반전 출력 단자(V_{OUT -})와 비반전 출력 단자(V_{OUT +})에서의 신호 크기를 동시에 나타낸 것이며, 도 4b는 차동 출력 신호의 크기(V_{OUT , diff})만을 나타낸 것이다.

도 4a를 참조하면, 전술한 바와 같이 반전 출력 단자(V_{OUT -})의 전압은 항상 문턱 전압(V_TH)으로 유지되기 때문에, 비반전 출력 단자(V_{OUT +})의 전압은 문턱 전압(V_TH)과 차동 출력 신호(V_{OUT , diff})의 합이 된다.

도 4b를 참조하면, 차동 출력 신호(V_{OUT , diff})의 최대값(V_D), 즉, 비반전 출력 단자(V_{OUT +})의 전압과 반전 출력 단자(V_{OUT -})의 최대 전압 차(V_D)는 다음의 수학식 2로 표현될 수 있다.

상기 수학식 2를 참조하면, 본 발명의 제1 실시예에 따른 전력 검출기(100)의 주파수 변환 이득은 차동 입력 신호에 대한 차동 출력 신호의 그래프에서의 기울기, 즉, 2/π가 된다는 것을 알 수 있다.

전술한 바와 같이, 제2 및 제3 MOS 트랜지스터(M₂, M₃)는 온/오프 동작을 하게 되는데, 입력되는 교류 신호의 크기가 클수록 이상적인 스위치로서 동작하게 된다. 따라서, 입력 교류 신호의 크기가 작은 경우에는 이상적인 스위치로서의 동작을 할 수 없게 된다.

도 5a 및 도 5b는 본 발명의 제1 실시예에 따른 전력 검출기(100)에서 차동 입력 신호의 크기(V_{P , diff}) 변화에 따른 차동 출력 신호(V_{OUT , diff})의 관계를 나타내되, 입력 신호의 크기(V_{P , diff})가 제2 및 제3 MOS 트랜지스터(M₂, M₃)를 안정적으로 온(ON) 시킬 수 없는 소정 크기(V_T) 이하인 경우를 고려하여 나타낸 것이다. 도 5a는 반전 출력 단자(V_{OUT -})와 비반전 출력 단자(V_{OUT +})에서의 신호 크기를 동시에 나타낸 것이며, 도 5b는 차동 출력 신호(V_{OUT , diff})의 크기만을 나타낸 것이다.

전술한 바와 같이, 기본적으로 전력 검출기(100)의 주파수 이득은 주파수 변환 이득은 차동 입력 신호에 대한 차동 출력 신호의 그래프에서의 기울기인 2/π가 되는데, 도 5b를 참조하면, 차동 입력 신호의 크기(V_{P , diff})가 소정 크기(V_T) 이하로 작을 때에는 주파수 변환 이득이 유지되지 못한다. 즉, 그래프에서의 기울기가 달라지게 되며, 이는 선형성이 유지되지 못한다는 것을 의미한다. 이는 차동 입력 신호의 크기(V_{P , diff})가 작을 때에는 제2 및 제3 MOS 트랜지스터(M₂, M₃)가 안정적으로 온(ON) 되지 못하기 때문이다.

도 5c는 입력 신호의 크기(V_{P , diff})에 따른 차동 출력 신호의 에러 값(V_{OUT ,E})을 나타내는 그래프이다.

도 5c를 참조하면, 입력 신호의 크기(V_{P , diff})가 제2 및 제3 MOS 트랜지스터(M₂, M₃)를 안정적으로 온(ON) 시킬 수 없는 소정 크기(V_T) 이하일 때에는 에러 신호가 발생한다는 것을 알 수 있다. 에러 신호(V_{OUT ,E})는 입력 신호의 크기(V_{P , diff})와 관계없이 선형성이 유지되는 경우를 가정할 때의 차동 출력 신호의 크기(V_{OUT , diff})와 선형성이 유지되지 않는 구간을 포함하는 실제 차동 출력 신호의 크기(V_{OUT , diff}) 간의 차이값이다.

이와 같이, 입력 신호의 크기(V_{P , diff})가 낮은 경우에는 전력 검출기(100)의 선형성이 유지되지 못할 수 있는데, 이러한 점을 개선한 본 발명의 제2 실시예에 따른 전력 검출기에 대해 이하에서 설명하기로 한다.

[제2 실시예]

도 6은 본 발명의 제2 실시예에 따른 전력 검출기(200)의 구성을 나타내는 회로도이다.

도 6을 참조하면, 본 발명의 제2 실시예에 따른 전력 검출기(200) 또한 차동 입력부(210) 및 차동 출력부(220)를 포함한다.

<차동 입력부(210)>

본 발명의 제2 실시예에 따른 차동 입력부(210)는 비반전 입력 단자(V_{IN +})와 반전 입력 단자(V_{IN -}), 제1 내지 제3 커패시터(C₁, C₂, C₃), 전류 소스(I_B), 제1 MOS 트랜지스터(M₁), 제1 증폭기(A₁)를 포함한다.

본 발명의 제2 실시예에 따른 차동 입력부(210)의 전체적인 구성은 제1 실시예에 따른 차동 입력부(110)의 구성과 동일하므로 자세한 설명은 생략하기로 한다. 다만, 제1 증폭기(A₁)의 출력단이 전력 검출기(200)의 반전 출력 단자(V_{OUT -})로서의 기능을 하지 않는다는 점에서 제1 실시예에서의 차동 입력부(110)와 차이를 갖는다.

<차동 출력부(220)>

본 발명의 제2 실시예에 따른 차동 출력부(220)는 반전 출력 단자(V_{OUT -})와 비반전 출력 단자(V_{OUT +}), 제2 및 제3 MOS 트랜지스터(M₂, M₃), 제4 내지 제6 커패시터(C₄, C₅, C₆), 제2 증폭기(A₂), 제1 내지 제4 저항(R₁, R₂, R₃, R₄)을 포함한다.

또한, 본 발명의 제2 실시예에 따른 차동 출력부(220)는 반전 출력 신호 생성부(221)를 포함한다는 점에서 제1 실시예에 따른 차동 출력부(120)와 차이를 갖는다.

반전 출력 신호 생성부(221)는 제2 및 제3 MOS 트랜지스터(M₂, M₃)의 드레인, 제6 커패시터(C₆)의 일단, 제2 증폭기(A₂)의 입력단과 연결되는 제4 노드(N₄)를 입력단으로 한다. 또한, 반전 출력 신호 생성부(221)의 출력단은 제3 증폭기(A₃)의 입력단과 연결되며, 제3 증폭기(A₃)의 출력단은 반전 출력 단자(V_{OUT -})와 연결된다. 제3 증폭기(A₃) 또한 제1 및 제2 증폭기(A₁, A₂)와 동일하게 증폭비가 1인 완충 증폭기로서의 역할을 할 수 있다.

반전 출력 신호 생성부(221)는 전술한 바와 같이 전력 검출기의 선형성이 보장되지 않는 구간에서 반전 출력 단자(V_{OUT -})의 전압을 적절히 생성해줌으로써, 결과적으로 차동 출력 신호가 입력 신호의 크기와 상관없이 모든 구간에서 선형성을 유지하도록 해준다.

도 7은 반전 출력 신호 생성부(221)의 동작을 설명하기 위한 그래프이다.

도 7을 참조하면, 반전 출력 신호 생성부(221)는 비반전 출력 신호(OUT+)가 임계 전압(V_A)보다 클 때에는 차동 입력 신호의 크기(V_{P , diff})와 관계없이 언제나 MOS 트랜지스터의 문턱 전압(V_TH)을 출력한다. 이에 따라, 비반전 출력 신호(OUT+)가 임계 전압(V_A)보다 클 때에는 반전 출력 신호(OUT-)가 항상 문턱 전압(V_TH)으로 유지된다. 또한, 반전 출력 신호 생성부(221)는 비반전 출력 신호(OUT+)가 임계 전압(V_A) 이하일 때에는 문턱 전압(V_TH)과 도 5c에 도시한 에러 값(V_{OUT ,E}) 간의 차이 값(V_TH-V_{OUT ,E})을 출력한다. 비반전 출력 신호(OUT+)가 임계 전압(V_A) 이하인 구간은 선형성이 유지되지 않으며 에러 값(V_{OUT ,E})이 존재하는 구간인데, 전술한 바와 같이 에러 값(V_{OUT ,E})은 선형성이 유지되는 것을 가정하였을 때의 차동 출력 신호의 이상적인 크기와 실제 크기 간의 차이값이다. 따라서, 비반전 출력 신호(OUT+)가 임계 전압(V_A) 이하인 구간에서의 차동 출력 신호의 크기(V_{D , diff})는 다음의 수학식 3과 같다.

상기 수학식 3을 참조하면, 비반전 출력 신호(OUT+)가 임계 전압(V_A) 이하인 구간에서는 에러 값(V_{OUT ,E})이 보상된다. 따라서, 비선형 구간에서도 마치 선형성이 유지되는 것과 같은 효과가 나타난다.

도 8a 및 도 8b는 본 발명의 제2 실시예에 따른 전력 검출기(200)에서 차동 입력 신호의 크기(V_{P , diff}) 변화에 따른 차동 출력 신호(V_{OUT , diff})의 관계를 나타내는 그래프이다. 도 8a는 반전 출력 단자(V_{OUT -})와 비반전 출력 단자(V_{OUT +})에서의 신호 크기를 동시에 나타낸 것이며, 도 8b는 차동 출력 신호의 크기(V_{OUT , diff})만을 나타낸 것이다.

도 8a를 참조하면, 차동 입력 신호의 크기가 소정 전압(V_T)일 때 비반전 출력 신호(OUT+)는 임계 전압(V_A) 값을 갖고, 그 전압 이하에서는 선형성을 유지하지 못한다. 전술한 바와 같이, 비반전 출력 신호(OUT+)가 임계 전압(V_A)보다 클 때, 즉, 차동 입력 신호의 크기(V_{P , diff})가 소정 전압(V_T)보다 클 때, 반전 출력 신호(OUT-)는 문턱 전압(V_TH)과 동일한 값을 갖는다. 한편, 비반전 출력 신호(OUT+)가 임계 전압(V_A) 이하일 때, 즉, 차동 입력 신호의 크기(V_{P , diff})가 소정 전압(V_T) 이하일 때, 반전 출력 신호(OUT-)는 문턱 전압(V_TH)과 에러 값(V_{OUT ,E}) 간의 차에 해당하는 값을 갖는다. 비반전 출력 신호(OUT+)가 임계 전압(V_A) 이하로 작아질 때, 선형성에서 벗어나는 부분을 반전 출력 신호(OUT-)가 보상해 줌으로써, 결과적으로 차동 입력 신호의 크기(V_{P , diff})는 어느 구간에서나 선형성을 유지하게 된다.

도 8b를 참조하면, 전력 검출기(200)의 차동 출력 신호의 크기(V_{OUT , diff})가 차동 입력 신호의 크기(V_{P , diff}) 값과 무관하게 어느 구간에서나 선형성을 갖게 된다는 것을 알 수 있다. 이에 따라, 주파수 변환 이득 또한 일정하게 유지될 수 있다.

<반전 출력 신호 생성부(221)>

도 9는 본 발명의 제2 실시예에 따른 전력 검출기(200)에서 반전 출력 신호 생성부(221)의 내부 구성을 상세하게 나타낸 회로도이다.

도 9를 참조하면, 반전 출력 신호 생성부(221)는 전류 소스(I_B), 제4 내지 제6 MOS 트랜지스터(M₄, M₅, M₆), 제5 저항(R₅), 제7 커패시터(C₇)를 포함한다.

제4 MOS 트랜지스터(M₄)의 소스는 전류 소스(I_B)와 연결된다. 즉, 전류 소스(I_B)로부터의 전류가 제4 MOS 트랜지스터(M₄)의 소스에 공급된다. 제4 MOS 트랜지스터(M₄)의 게이트와 드레인은 함께 연결되어 제5 노드(N₅)에 연결된다.

제5 MOS 트랜지스터(M₅)의 소스는 제5 노드(N₅)에 연결되며, 게이트와 드레인은 함께 그라운드와 연결된다.

제6 MOS 트랜지스터(M₆)의 소스는 제5 저항(R₅)을 사이에 두고 제4 MOS 트랜지스터(M₄)의 소스와 연결된다. 제6 MOS 트랜지스터(M₆)의 게이트는 제4 노드(N₄)에 연결되며, 드레인은 그라운드와 연결된다.

제3 증폭기(A₃)의 입력단은 제5 노드(N₅)에 연결되며, 제3 증폭기(A₃)의 출력단은 반전 출력 단자(V_{OUT -})에 연결된다. 제5 노드(N₅)는 제7 커패시터(C₇)를 사이에 두고 그라운드와 연결된다.

제4 내지 제6 MOS 트랜지스터(M₄, M₅, M₆)는 PMOS 트랜지스터로 구현될 수 있다.

한편, 제5 MOS 트랜지스터(M₅)의 사이즈는 그 문턱 전압(V_{TH , M5})이 제1 MOS 트랜지스터(M₁)의 문턱 전압(V_{TH , M1}=V_TH)과 동일하게 형성되도록 결정될 수 있다.

또한, 비반전 출력 신호(OUT+)의 선형성과 비선형성이 나뉘는 임계 전압(V_A)과 제4 및 제6 MOS 트랜지스터(M₄, M₆)의 사이즈는 그 문턱 전압(V_{TH , M4}, V_{TH , M6})이 아래와 같은 관계를 성립시키도록 결정될 수 있다.

다시 도 9를 참조하여, 반전 출력 신호 생성부(221)의 동작을 설명하면 다음과 같다.

전류 소스(I_B)로부터의 전류는 제6 MOS 트랜지스터(M₆)를 포함하는 보조 전류 경로와 제4 및 제5 MOS 트랜지스터(M₄, M₅)를 포함하는 주 전류 경로로 나뉘어 흐른다. 보조 전류 경로, 즉, 제6 MOS 트랜지스터(M₆)의 소스 방향으로 흘러들어가는 전류를 α?I_B 라고 한다면, 주 전류 경로, 즉, 제4 MOS 트랜지스터(M₄)의 소스 방향으로 흘러들어가는 전류는 (1-α)?I_B 로 표현할 수 있다.

V_{TH , M5}=V_TH 의 관계가 성립하므로, 제5 노드(N₅)의 전압은 V_TH가 되고, 제4 MOS 트랜지스터(M₄)의 소스 전압은 V_TH+V_{TH , M4} 가 된다.

비반전 출력 신호(OUT+)의 크기가

보다 큰 경우(OUT+>│V_TH│+│V_{TH , M4}│-│V_{TH , M6}│)에는, 제6 MOS 트랜지스터(M₆)가 오프(OFF) 상태로 되므로, α=0이 된다. 이로 인해, 전류 소스(I_B)로부터의 전류는 모두 제4 및 제5 MOS 트랜지스터(M₄, M₅)로 흐르게 되며, 이에 따라 제5 노드(N5)의 전압은 V_TH로 유지되고, 반전 출력 신호(OUT-)의 크기는 V_TH가 된다.

한편, 비반전 출력 신호(OUT+)의 크기가

이하인 경우(OUT+≤│V_TH│+│V_{TH , M4}│-│V_TH,M6│)에는, α≠0이 되어 보조 전류 경로로, α?I_B 의 전류가 흐른다. 이 때, 비반전 출력 신호(OUT+)의 크기가 작아질수록 제6 MOS 트랜지스터(M₆)의 소스와 게이트 간 전압이 증가하므로, 보조 전류 경로로 흐르는 전류(α?I_B)도 증가된다. 보조 전류 경로에 흐르는 전류(α?I_B)가 증가함에 따라, 제5 저항(R₅)에 의한 전압 강하 또한 증가하게 되며, 이로 인해 제6 MOS 트랜지스터(M₆)의 소스와 게이트 간 전압은 더욱 증가한다. 즉, 비반전 출력 신호(OUT+)의 크기가 작아짐에 따라 α가 증가하고, 주 전류 경로로 흐르는 전류인 (1-α)?I_B 의 크기는 감소하게 된다. 따라서, 비반전 출력 신호(OUT+)의 크기가 임계 전압(VA)이하의 구간에서 감소할수록 반전 출력 신호(OUT-)의 크기 또한 감소하게 되어, 줄어드는 차동 출력 신호의 크기(V_{OUT , diff})를 보상해준다.

이상에서 보는 바와 같이, 본 발명이 속하는 기술 분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시 될 수 있다는 것을 이해할 수 있을 것이다.

그러므로, 이상에서 기술한 실시 예는 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로 이해해야만 하고, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

100, 200: 전력 검출기
110, 210: 차동 입력부
120, 220: 차동 출력부
111: 일정 전압 생성부
221: 반전 출력 신호 생성부

Claims (12)

1. 교류 신호가 입력되는 차동 입력단, 일정한 전압을 생성하여 출력하는 일정 전압 생성부를 포함하는 차동 입력부; 및
   상기 차동 입력단을 통해 입력된 교류 신호를 전파 정류하여 출력하는 차동 출력단을 포함하고, 상기 차동 출력단 중 반전 출력 단자는 상기 일정 전압 생성부의 출력단과 연결되는 차동 출력부를 포함하는 전력 검출기.
2. 제1항에 있어서,
   상기 차동 입력단 중 비반전 입력 단자에는 제1 커패시터가 연결되고,
   상기 차동 입력단 중 반전 입력 단자에는 제2 커패시터가 연결되는 전력 검출기.
3. 제1항에 있어서,
   상기 일정 전압 생성부는,
   전류 소스; 및
   소스가 상기 전류 소스 및 상기 반전 출력 단자와 연결되며, 게이트와 드레인이 함께 그라운드에 연결되는 제1 MOS 트랜지스터를 포함하는 전력 검출기.
4. 제3항에 있어서,
   상기 일정 전압 생성부는,
   상기 전류 소스와 그라운드 사이에 연결되는 제1 커패시터; 및
   입력단이 상기 제1 MOS 트랜지스터의 소스와 연결되고, 출력단이 상기 반전 출력 단자에 연결되는 제1 증폭기를 포함하는 전력 검출기.
5. 제1항에 있어서,
   상기 차동 출력부는,
   소스가 상기 차동 입력단 중 비반전 입력 단자와 연결되고, 게이트가 상기 차동 입력단 중 반전 입력 단자와 연결되며, 드레인이 상기 차동 출력단 중 비반전 출력 단자와 연결된 제2 MOS 트랜지스터; 및
   소스가 상기 반전 입력 단자 및 상기 제2 MOS 트랜지스터의 게이트와 연결되고, 게이트가 상기 비반전 입력 단자에 연결되며, 드레인이 상기 비반전 출력 단자와 연결된 제3 MOS 트랜지스터를 포함하고,
   상기 제2 MOS 트랜지스터와 상기 제3 MOS 트랜지스터는 상기 교류 신호의 극성에 따라 상보적으로 온/오프하는, 전력 검출기.
6. 제5항에 있어서,
   상기 차동 출력부는,
   상기 제2 MOS 트랜지스터의 게이트와 상기 제3 MOS 트랜지스터의 소스 사이에 연결되는 제4 커패시터;
   상기 제2 MOS 트랜지스터의 소스와 상기 제3 MOS 트랜지스터의 게이트 사이에 연결되는 제5 커패시터;
   상기 제2 MOS 트랜지스터의 드레인 및 상기 제3 MOS 트랜지스터의 드레인과 그라운드 사이에 연결되는 제6 커패시터;
   입력단이 상기 제2 MOS 트랜지스터의 드레인 및 상기 제3 MOS 트랜지스터의 드레인과 연결되고, 출력단이 상기 비반전 출력 단자와 연결되는 제2 증폭기;
   상기 반전 출력 단자와 상기 제2 MOS 트랜지스터의 소스 및 제3 MOS 트랜지스터의 소스를 각각 잇는 제1 및 제2 저항;
   상기 제2 MOS 트랜지스터의 게이트 및 상기 제3 MOS 트랜지스터의 게이트와 그라운드를 각각 잇는 제3 및 제4 저항을 포함하는, 전력 검출기.
7. 교류 신호가 입력되는 차동 입력단, 일정한 전압을 생성하여 출력하는 일정 전압 생성부를 포함하는 차동 입력부; 및
   상기 차동 입력단을 통해 입력된 교류 신호를 전파 정류하여 출력하는 차동 출력단, 상기 차동 출력단 중 비반전 출력 단자와 연결되며 상기 비반전 출력 단자의 전압 크기가 임계 전압 이하일 때 유지되지 않는 선형성을 보상해주는 신호를 생성하여 상기 차동 출력단 중 반전 출력 단자에 공급하는 반전 출력 신호 생성부를 포함하는 차동 출력부를 포함하는, 전력 검출기.
8. 제7항에 있어서,
   상기 반전 출력 신호 생성부는,
   상기 비반전 출력 단자의 전압 크기가 임계 전압보다 큰 경우에는, 상기 일정 전압 생성부의 출력 전압과 동일한 전압을 출력하고,
   상기 비반전 출력 단자의 전압 크기가 임계 전압 이하인 경우에는, 상기 일정 전압 생성부의 출력 전압에서, 상기 비반전 출력 단자의 실제 전압과 이상적인 전압 간의 차이만큼을 감소시켜 출력하는, 전력 검출기.
9. 제8항에 있어서,
   상기 반전 출력 신호 생성부는,
   전류 소스; 및
   상기 전류 소스로부터의 전류가 분기되어 흐르는 주 전류 경로 및 보조 전류 경로를 포함하고,
   상기 비반전 출력 단자의 전압 크기가 임계 전압보다 큰 경우에는, 상기 주 전류 경로에만 전류가 흐르고,
   상기 비반전 출력 단자의 전압 크기가 임계 전압 이하인 경우에는, 상기 주 전류 경로 및 상기 보조 전류 경로에 모두 전류가 흐르되, 상기 비반전 출력 단자의 전압 크기가 작아질수록 상기 주 전류 경로에 흐르는 전류가 작아지는, 전류 검출기.
10. 제9항에 있어서,
    상기 반전 출력 신호 생성부는,
    소스가 상기 전류 소스와 연결되고, 게이트와 드레인이 연결되어 있는 제4 MOS 트랜지스터;
    소스가 상기 제4 MOS 트랜지스터의 드레인과 연결되고, 게이트와 드레인이 함께 그라운드와 연결되는 제5 MOS 트랜지스터; 및
    소스가 상기 전류 소스와 연결되고, 게이트가 상기 비반전 출력 단자와 연결되며, 드레인이 그라운드와 연결되는 제6 MOS 트랜지스터를 더 포함하고,
    상기 제4 및 제5 MOS 트랜지스터는 상기 주 전류 경로를 형성하며, 상기 제6 MOS 트랜지스터는 상기 보조 전류 경로를 형성하는, 전력 검출기.
11. 제10항에 있어서,
    상기 반전 출력 신호 생성부는,
    상기 전류 소스와 상기 제6 MOS 트랜지스터 사이에 연결되는 제5 저항;
    상기 제4 MOS 트랜지스터의 드레인과 그라운드 사이에 연결되는 제7 커패시터를 더 포함하는, 전력 검출기.
12. 제10항에 있어서,
    상기 일정 전압 생성부의 출력 전압(V_TH), 상기 제4 및 제6 MOS 트랜지스터의 문턱 전압(V_{TH , M4}, V_{TH , M6}), 상기 임계 전압(V_A)은,
    V_TH=V_{TH ,5}
    

    

    
    의 관계를 만족시키는, 전력 검출기.

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