JP4209072B2 - 全波整流回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、アナログ集積回路を用いて入力信号を全波整流する全波整流回路に関するもので、特に入力振幅に対する出力振幅のリニアリティーがよい全波整流回路に関するものである。
【０００２】
【従来の技術】
従来の全波整流回路について図面を参照しながら説明する。
【０００３】
従来の全波整流回路は、図８に示すように、差動交流信号ＶINが入力される正側の第１の差動入力端子１と負側の第２の差動入力端子２とが設けられている。第１の差動入力端子１は第１の差動ＮＰＮトランジスタ４のベースに接続され、第２の差動入力端子２は、第２の差動ＮＰＮトランジスタ５のベースに接続されている。第１および第２の差動ＮＰＮトランジスタ４，５は、コレクタが共通接続されて電源ＶＣＣに接続され、エミッタが共通接続され電流源８を介してグラウンドＧＮＤに接続されている。そして、第１および第２の差動ＮＰＮトランジスタ４，５の共通接続されたエミッタに全波整流信号を出力する出力端子３が設けられている。
【０００４】
以上のように構成された、従来の全波整流回路について以下その動作を説明する。
【０００５】
まず、第１および第２の差動入力端子１，２から差動交流信号ＶINが入力され、この差動交流信号ＶINの入力レベルにより第１および第２の差動ＮＰＮトランジスタ４，５が両方動作の状態またはどちらか一方が動作する状態が存在する。このため、電源ＶＣＣから動作している第１または第２の差動ＮＰＮトランジスタ４，５により、電流源８に電流が供給される。ここで、第１および第２のトランジスタ４，５のエミッタ電圧すなわち、出力電圧ＶOUT は以下のように表される。
【０００６】
トランジスタ４に流れる電流をＩPO、トランジスタ５に流れる電流をＩNOとし、電流源８に流れる電流を２Ｉとすると、電流ＩPO，ＩNOは、それぞれ
【０００７】
【数１】
ＩPO＝２Ｉ・［１−１／｛１＋ｅｘｐ（ＶIN・ｑ／ｋ・Ｔ）｝］
【０００８】
【数２】
ＩNO＝２Ｉ／｛１＋ｅｘｐ（ＶIN・ｑ／ｋ・Ｔ）｝
となる。ただし、Ｔ＝２７３＋ｔ（絶対温度）、ｋ＝１．３８×１０-23 （ボルツマン定数）、ｑ＝１．６×１０-19 （電子の電荷量）、ｔは摂氏で表記された温度である。
【０００９】
つぎに、第１および第２のトランジスタ４，５のエミッタ電圧すなわち、出力電圧ＶOUT は、
【００１０】
【数３】
ＶOUT ＝Ｖ4 −ＶBE4 ＝Ｖ5 −ＶBE5
＝Ｖ4 −（ｋＴ／ｑ）・ｌｎ（ＩPO／ＩS ）
＝Ｖ5 −（ｋＴ／ｑ）・ｌｎ（ＩNO／ＩS ）
で表される。ただし、ＩS は各トランジスタ４，５の飽和電流である。ＶBE4 ，ＶBE5 は第１および第２のトランジスタ４，５のベース・エミッタ間電圧である。
【００１１】
この結果、出力端子３からは差動入力端子１，２に加えられる差動交流信号ＶINを全波整流した全波整流信号が出力電圧ＶOUT として出力される。
【００１２】
【発明が解決しようとする課題】
しかしながら、上記の従来例の構成では、第１および第２の差動ＮＰＮトランジスタ４，５のベースへの入力である差動交流信号ＶINが、Ｔを絶対温度、ｋをボルツマン定数、ｑを電子の電荷量としたときに、
ＶIN＝４・ｋＴ／ｑ
で与えられるダイナミックレンジの範囲内のレベルであると、第１および第２のＮＰＮトランジスタ４，５が両方動作の状態にある。このため、差動交流信号ＶINの入力レベルが変化すると、第１および第２の差動ＮＰＮトランジスタ４，５のエミッタに流れる電流ＩPO，ＩNOの値は、前述の数式のように表され、変化するため、各々のベース・エミッタ間電圧ＶBE4 ，ＶBE5 が一定にはならない。
【００１３】
一方、第１および第２の差動ＮＰＮトランジスタ４，５のベースへの入力である差動交流信号ＶINが、
ＶIN＝４・ｋＴ／ｑ
で与えられるダイナミックレンジを超えるレベルとなると、第１または第２の差動ＮＰＮトランジスタ４または５のどちらか一方が動作の状態となり、第１および第２の差動ＮＰＮトランジスタ４，５のエミッタに流れる電流ＩPO，ＩNOは差動交流信号ＶINの入力レベルに依存せず一定である。このときには、第１および第２の差動ＮＰＮトランジスタ４，５が両方とも動作状態のときと比較すると、最大２倍の電流が１つの差動ＮＰＮトランジスタ４または５に流れることになる。
【００１４】
この結果、第１および第２の差動ＮＰＮトランジスタ４，５のベースへ入力される差動交流信号ＶINが、
ＶIN＝４・ｋＴ／ｑ
で与えられるダイナミックレンジ以内であると、第１および第２の差動ＮＰＮトランジスタ４，５のエミッタに流れる電流ＩPO，ＩNOは入力レベルにより変化し、これらの電流ＩPO，ＩNOの変化によって、第１および第２の差動ＮＰＮトランジスタ４，５のベース−エミッタ間電圧（ＶBE4 ，ＶBE5 ）、特に電流が多く流れる方のトランジスタのベース・エミッタ間電圧が変化するために、出力レベルが変化する。このため、入力レベルと出力レベルのリニアリティーが悪くなるという欠点を有していた。
【００１５】
ここで、第１の差動ＮＰＮトランジスタ４に流れる電流ＩPOと第２の差動ＮＰＮトランジスタ５に流れる電流ＩNOの変化を図９に示す。この電流ＩPOと電流ＩNOの変化の曲線は、上記数１および数２の計算式を基にして作成したものである。図９において、横軸には差動交流信号ＶINの入力レベルをとり、縦軸には第１および第２の差動ＮＰＮトランジスタ４，５に流れる電流ＩPO，ＩNOの値をとっている。
【００１６】
上記の構成において、ダイナミックレンジである４・ｋＴ／ｑは、室温を２７℃とすると、図９のグラフでは、
４・ｋＴ／ｑ＝０．１０４０（Ｖ）
の位置になる。
【００１７】
したがって、本発明の目的は、差動入力レベルに対する出力レベルのリニアリティー（直線性）を改善することができる全波整流回路を提供することである。
【００１８】
【課題を解決するための手段】
本発明の請求項１記載の全波整流回路は、差動交流信号を入力する第１および第２の差動入力端子（１，２）と、第１および第２の差動入力端子（１，２）がそれぞれベースに接続されるとともにエミッタが共通接続された第１および第２の差動トランジスタ（４，５）と、第１および第２の差動トランジスタ（４，５）のエミッタに接続された第１の電流源（８）と、第１および第２の差動トランジスタ（４，５）のエミッタに接続された出力端子（３）と、第１および第２の差動入力端子（１，２）に加わる差動交流信号に応じた電流を第１の電流源（８）に流すことにより第１および第２の差動トランジスタ（４，５）に流れる電流を差動交流信号のレベルに係わらず一定にする第１および第２のトランスコンダクタ（６，７）とを備えている。
【００１９】
この構成によれば、第１および第２のトランスコンダクタ（６，７）を設けて、第１および第２の差動入力端子（１，２）に加わる差動交流信号に応じた電流を第１の電流源（８）に流すので、第１および第２の差動トランジスタ（４，５）に流れる電流を差動交流信号のレベルに係わらず一定にすることができる。その結果、差動交流信号のレベルによって第１および第２の差動トランジスタのベース−エミッタ間電圧が変化することがないようにでき、差動入力レベルに対する全波整流回路の出力レベルのリニアリティー（直線性）を改善することができる。
【００２０】
本発明の請求項２記載の全波整流回路は、請求項１記載の全波整流回路において、第１および第２のトランスコンダクタ（６，７）がそれぞれ以下のような構成である。すなわち、第１のトランスコンダクタ（６）は、第１および第２の差動入力端子（１，２）がそれぞれベースに接続されるとともにエミッタが共通接続された第３および第４の差動トランジスタ（１１，１２）と、第３および第４の差動トランジスタ（１１，１２）のエミッタに接続された第２の電流源（１３）と、第３の差動トランジスタ（１１）のコレクタにコレクタおよびベースが接続されて入力側素子となる第１のカレントミラートランジスタ（９）と、第４の差動トランジスタ（１２）のコレクタおよび第１および第２の差動トランジスタ（４，５）のエミッタにコレクタが接続され第３の差動トランジスタ（１１）のコレクタにベースが接続されて出力側素子となる第２のカレントミラートランジスタ（１０）とで構成されている。
【００２１】
また、第２のトランスコンダクタ（７）は、第２および第１の差動入力端子（２，１）がそれぞれベースに接続されるとともにエミッタが共通接続された第５および第６の差動トランジスタ（２３，２２）と、第５および第６の差動トランジスタ（２３，２２）のエミッタに接続された第３の電流源（２４）と、第５の差動トランジスタ（２３）のコレクタにコレクタおよびベースが接続されて入力側素子となる第３のカレントミラートランジスタ（２１）と、第６の差動トランジスタ（２２）のコレクタおよび第１および第２の差動トランジスタ（４，５）のエミッタにコレクタが接続され第５の差動トランジスタ（２３）のコレクタにベースが接続されて出力側素子となる第４のカレントミラートランジスタ（２０）とで構成されている。
【００２２】
この構成によれば、請求項１記載の全波整流回路と同様の作用を有する。
【００２３】
本発明の請求項３記載の全波整流回路は、請求項２記載の全波整流回路において、第２および第３の電流源（２４）の電流は第１の電流源（８）の電流の１／２に設定されている。
【００２４】
この構成によれば、請求項２記載の全波整流回路と同様の作用を有する。
【００２５】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照しながら説明する。
【００２６】
図１に本発明の実施の形態の全波整流回路のブロック図を示す。この全波整流回路は、図１に示すように、差動交流信号ＶINが入力される正側の第１の差動入力端子１と負側の第２の差動入力端子２とが設けられている。第１の差動入力端子１は第１の差動ＮＰＮトランジスタ４のベースに接続され、第２の差動入力端子２は、第２の差動ＮＰＮトランジスタ５のベースに接続されている。第１および第２の差動ＮＰＮトランジスタ４，５は、コレクタが共通接続されて電源ＶＣＣに接続され、エミッタが共通接続され第１の電流源８を介してグラウンドＧＮＤに接続されている。
【００２７】
そして、第１および第２の差動ＮＰＮトランジスタ４，５の共通接続されたエミッタに全波整流信号を出力する出力端子３が設けられている。
【００２８】
また、第１および第２の差動入力端子１，２に加えられる差動交流信号ＶIN（電圧）に応じた電流を第１の電流源８に流すことにより第１および第２の差動ＮＰＮトランジスタ４，５のうち電流が多く流れる方の電流値を差動交流信号ＶINのレベルに係わらず略一定にする第１および第２のトランスコンダクタ（電圧−電流変換回路）６，７を上記の構成に追加している。
【００２９】
第１のトランスコンダクタ６は、具体的には、一対の電圧入力端子６ａ，６ｂが第１および第２の差動入力端子１，２にそれぞれ接続され、電流出力端子６ｃが第１および第２の差動ＮＰＮトランジスタ４，５の共通接続されたエミッタに接続され、さらに電源端子６ｄと接地端子６ｅが電源ＶＣＣとグラウンドＧＮＤとにそれぞれ接続されている。
【００３０】
第２のトランスコンダクタ７も、同様に、一対の電圧入力端子７ａ，７ｂが第１および第２の差動入力端子２，１にそれぞれ接続され、電流出力端子７ｃが第１および第２の差動ＮＰＮトランジスタ４，５の共通接続されたエミッタに接続され、さらに電源端子７ｄと接地端子７ｅが電源ＶＣＣとグラウンドＧＮＤとにそれぞれ接続されている。
【００３１】
上記第１および第２の差動ＮＰＮトランジスタ４，５および第１の電流源８の構成、すなわち、符号２５を付した破線で囲った部分は従来例（図８）の全波整流回路と同じである。
【００３２】
以上のように構成された、従来の全波整流回路について以下その動作を説明する。
【００３３】
この全波整流回路は、第１および第２の差動入力端子１，２に加えられる差動交流信号ＶINのレベルが変化したときに、それに応じて第１および第２のトランスコンダクタ６，７から第１の電流源８へ流れ込む電流が変化することになる。その結果、第１および第２の差動ＮＰＮトランジスタ４，５に流れる電流ＩP ，ＩN を、第１および第２のトランスコンダクタ６，７に流れる電流で補正することができる。したがって、差動交流信号ＶINのレベルの変化にかかわらず、第１および第２の差動ＮＰＮトランジスタ４，５に流れる電流ＩP ，ＩN 、特に電流が多く流れる方の電流値を略一定にすることが可能となる。これによって、第１および第２の差動ＮＰＮトランジスタ４，５のベース−エミッタ間電圧ＶBE4 ，ＶBE5 が差動交流信号ＶINのレベルが変化しても変化することがないようにできる。
【００３４】
図２に、図１に示した全波整流回路の具体的な回路図を示す。この図は、第１および第２のトランスコンダクタ６，７の回路構成を具体的に示すものである。
【００３５】
第１のトランスコンダクタ６は、第３および第４の差動ＮＰＮトランジスタ１１，１２と、第２の電流源１３と、第１および第２のカレントミラーＰＮＰトランジスタ９，１０と、ＮＰＮトランジスタ１４と、ダイオード１５と、電流源１６とで構成されている。
【００３６】
第３および第４の差動ＮＰＮトランジスタ１１，１２は、第１および第２の差動入力端子１，２がそれぞれベースに接続されるとともにエミッタが共通接続されている。第２の電流源１３は、第３および第４の差動ＮＰＮトランジスタ１１，１２のエミッタに一端が接続され他端がグラウンドＧＮＤに接続されている。第１のカレントミラーＰＮＰトランジスタ９は、第３の差動ＮＰＮトランジスタ１１のコレクタにコレクタおよびベースが接続されるとともに電源ＶＣＣにエミッタが接続されて入力側素子となる。第２のカレントミラーＰＮＰトランジスタ１０は、第４の差動ＮＰＮトランジスタ１２のコレクタおよび第１および第２の差動ＮＰＮトランジスタ４，５のエミッタにコレクタが接続され第３の差動ＮＰＮトランジスタ１１のコレクタにベースが接続され電源ＶＣＣにエミッタが接続されて出力側素子となる。ＮＰＮトランジスタ１４は、電源ＶＣＣにコレクタが接続され第４の差動ＮＰＮトランジスタ１２のコレクタにエミッタが接続されベースがダイオード１５を介して電源ＶＣＣに接続されるとともに電流源１６を介してグラウンドＧＮＤに接続されている。
【００３７】
第２のトランスコンダクタ７は、第５および第６の差動ＮＰＮトランジスタ２３，２２と、第３の電流源２４と、第３および第４のカレントミラーＰＮＰトランジスタ２１，２０と、ＮＰＮトランジスタ１８と、ダイオード１７と、電流源１９とで構成されている。
【００３８】
第５および第６の差動ＮＰＮトランジスタ２３，２２は、第２および第１の差動入力端子２，１がそれぞれベースに接続されるとともにエミッタが共通接続されている。第３の電流源２４は、第５および第６の差動ＮＰＮトランジスタ２３，２２のエミッタに一端が接続され他端がグラウンドＧＮＤに接続されている。第３のカレントミラーＰＮＰトランジスタ２１は、第５の差動ＮＰＮトランジスタ２３のコレクタにコレクタおよびベースが接続されるとともに電源ＶＣＣにエミッタが接続されて入力側素子となる。第４のカレントミラーＰＮＰトランジスタ２０は、第６の差動ＮＰＮトランジスタ２２のコレクタおよび第１および第２の差動ＮＰＮトランジスタ４，５のエミッタにコレクタが接続され第５の差動ＮＰＮトランジスタ２３のコレクタにベースが接続され電源ＶＣＣにエミッタが接続されて出力側素子となる。ＮＰＮトランジスタ１８は、電源ＶＣＣにコレクタが接続され第６の差動ＮＰＮトランジスタ２２のコレクタにエミッタが接続されベースがダイオード１７を介して電源ＶＣＣに接続されるとともに電流源１９を介してグラウンドＧＮＤに接続されている。
【００３９】
上記した図２の全波整流回路においては、差動交流信号ＶINの入力レベルが
ＶIN＝４・ｋＴ／ｑ
で与えられるダイナミックレンジ以上のとき、第１および第２の差動ＮＰＮトランジスタ４，５のどちらか一方が動作状態である。このとき、全波整流のための第１の電流源８と第１および第２のトランスコンダクタ６，７に内蔵の第２および第３の電流源１３，２４の電流比は２：１であり、第１および第２の差動ＮＰＮトランジスタ４，５に流れる電流は第１の電流源８の電流の略１／２の電流が流れている。
【００４０】
このように電流比を設定しているのは、トランジスタ４とトランジスタ５が両方オンのときと、片方かがオンのときとでは、電流比が２：１であるからである。つまり、第１の電流源８と第２および第３の電流源１３，２４の電流比が２：１に設定することにより、電圧ＶINが０のところで電流ＩP ，ＩN が等しくなる位置を、例えば、第１の電流源８の電流の略１／２の電流（例えば、２５μＡ）にする。
【００４１】
具体的には、差動交流信号ＶINの入力レベルが
ＶIN＝４・ｋＴ／ｑ
で与えられるダイナミックレンジ以上でかつ第１の差動入力端子１の入力レベルが正のときは第３の差動ＮＰＮトランジスタ１１が動作の状態となる。このとき、第１のトランスコンダクタ６は、第３の差動ＮＰＮトランジスタ１１に電流が流れており、この電流はカレントミラー回路を構成する第１および第２のカレントミラーＰＮＰトランジスタ９，１０を介して第１の電流源８に補正電流として供給される。
【００４２】
このときの、第２のトランスコンダクタ７の動作は、第６の差動ＮＰＮトランジスタ２２が動作の状態となり、電流は電源ＶＣＣからトランジスタ１８および第６の差動ＮＰＮトランジスタ２２を介して第３の電流源２４に流れる。よって、第２のトランスコンダクタ７から第１の電流源８には電流は供給されない。
【００４３】
また、差動交流信号の入力レベルが
ＶIN＝４・ｋＴ／ｑ
で与えられるダイナミックレンジ以上でかつ第１の差動入力端子１の入力レベルが負のときは第５の差動ＮＰＮトランジスタ２３が動作の状態となる。このとき、第２のトランスコンダクタ７は、第５の差動ＮＰＮトランジスタ２３に電流が流れており、この電流はカレントミラー回路を構成する第３および第４のカレントミラーＰＮＰトランジスタ２０，２１を介して第１の電流源８に補正電流として供給される。
【００４４】
このときの、第１のトランスコンダクタ６の動作は、第４の差動ＮＰＮトランジスタ１２が動作の状態となり、電流は電源ＶＣＣからトランジスタ１４および第４の差動ＮＰＮトランジスタ１２を介して第２の電流源１３に流れる。よって、第１のトランスコンダクタ６から第１の電流源８には電流が供給されない。
【００４５】
また、上記した図２の全波整流回路においては、差動交流信号ＶINの入力レベルが
ＶIN＝４・ｋＴ／ｑ
で与えられるダイナミックレンジ以内のとき、第１および第２の差動ＮＰＮトランジスタ４，５の両方が動作状態である。このとき、全波整流のための第１の電流源８と第１および第２のトランスコンダクタ６，７に内蔵の第２および第３の電流源１３，２４の電流比は２：１であり、第１および第２の差動ＮＰＮトランジスタ４，５のうちの電流の多い方に流れる電流値は第１の電流源８の電流の略１／２の電流が流れている。
【００４６】
具体的には、差動交流信号ＶINの入力レベルが
ＶIN＝４・ｋＴ／ｑ
で与えられるダイナミックレンジ以内でかつ第１の差動入力端子１の入力レベルが正のときは第３の差動ＮＰＮトランジスタ１１が動作の状態となる。このとき、第１のトランスコンダクタ６は、第３の差動ＮＰＮトランジスタ１１に電流が流れており、この電流はカレントミラー回路を構成する第１および第２のカレントミラーＰＮＰトランジスタ９，１０を介して第１の電流源８に補正電流として供給される。一方、第４の差動ＮＰＮトランジスタ１２の方も、オン状態にあり電流が流れるが、その値は第３の差動ＮＰＮトランジスタ１１よりも少ない。
【００４７】
このときの、第２のトランスコンダクタ７の動作は、第６の差動ＮＰＮトランジスタ２２が動作の状態となり、電流は電源ＶＣＣからトランジスタ１８および第６の差動ＮＰＮトランジスタ２２を介して第３の電流源２４に流れる。よって、第２のトランスコンダクタ７から第１の電流源８には電流は供給されない。一方、第５の差動ＮＰＮトランジスタ２３の方も、オン状態にあり電流が流れるが、その値は第６の差動ＮＰＮトランジスタ２２よりも少ない。
【００４８】
また、差動交流信号ＶINの入力レベルが
ＶIN＝４・ｋＴ／ｑ
で与えられるダイナミックレンジ以内でかつ第１の差動入力端子１の入力レベルが負のときは第５の差動ＮＰＮトランジスタ２３が動作の状態となる。このとき、第２のトランスコンダクタ７は、第５の差動ＮＰＮトランジスタ２３に電流が流れており、この電流はカレントミラー回路を構成する第３および第４のカレントミラーＰＮＰトランジスタ２０，２１を介して第１の電流源８に補正電流として供給される。一方、第６の差動ＮＰＮトランジスタ２２の方も、オン状態にあり電流が流れるが、その値は第５の差動ＮＰＮトランジスタ２３よりも少ない。
【００４９】
このときの、第１のトランスコンダクタ６の動作は、第４の差動ＮＰＮトランジスタ１２が動作の状態となり、電流は電源ＶＣＣからトランジスタ１４および第４の差動ＮＰＮトランジスタ１２を介して第２の電流源１３に流れる。よって、第１のトランスコンダクタ６から第１の電流源８には電流が供給されない。一方、第３の差動ＮＰＮトランジスタ１１の方も、オン状態にあり電流が流れるが、その値は第４の差動ＮＰＮトランジスタ１２よりも少ない。
【００５０】
このときの、第１および第２の差動ＮＰＮトランジスタ４，５に流れる電流ＩP ，ＩN の計算値は以下のようになる。
【００５１】
ここで、第１および第２のトランスコンダクタ６，７から補正される電流をＩFWR とし、、第１および第２の差動ＮＰＮトランジスタ４，５の差動入力である差動交流信号をＶIN（＝Ｖ4 −Ｖ5 ）とし、第１の電流源８の電流を２Ｉとし、第２および第３の電流源１３，２４の電流をＩとする。
【００５２】
【数４】
ＩFWR ＝Ｉ・［−１＋２／｛１＋ｅｘｐ（ＶIN・ｑ／ｋ・Ｔ）｝］
【００５３】
【数５】
ＩP ＝［（２・Ｉ＋ＩFWR ）／｛１＋ｅｘｐ（ＶIN・ｑ／ｋ・Ｔ）｝］
・ｅｘｐ（ＶIN・ｑ／ｋ・Ｔ）
【００５４】
【数６】
ＩN ＝（２・Ｉ＋ＩFWR ）／｛１＋ｅｘｐ（ＶIN・ｑ／ｋ・Ｔ）｝
ただし、Ｔ＝２７３＋ｔ（絶対温度）、ｋ＝１．３８×１０-23 （ボルツマン定数）、ｑ＝１．６×１０-19 （電子の電荷量）、ｔは摂氏で表記された温度である。
【００５５】
ここで、第１の差動ＮＰＮトランジスタ４に流れる電流ＩP と第２の差動ＮＰＮトランジスタ５に流れる電流ＩN の変化を図３に示す。この電流ＩP とＩN の変化の曲線は、上記数４、数５および数６の計算式を基にして作成したものである。図３において、横軸には差動交流信号ＶINの入力レベルをとり、縦軸には第１および第２の差動ＮＰＮトランジスタ４，５に流れる電流ＩP ，ＩN をとっている。
【００５６】
ここで、上記の実施の形態における電流変化（電流が多い方のトランジスタ）は、トランスコンダクタ６，７を設けたことにより変化している。具体的には、上記のトランスコンダクタ６，７を追加したことにより、第１および第２のトランジスタ４，５に流れる電流ＩP ，ＩN のピーク点（傾きが０の位置）が図３にけるセンターの位置（ＶIN＝０）からずれる。さらに、差動交流信号ＶINの入力レベルが０のときに、第１および第２のトランジスタ４，５にそれぞれ２５μＡ（図３の電流ＩP ，ＩN の交点）流れるようにするために、第１および第２のトランジスタ４，５に流れる電流ＩP ，ＩN のピーク点を差動交流信号ＶINの入力レベルが０の位置からずらしている。また、トランジスタ４，５のうち電流が少ない方に流れる電流も変化しているのは、流れる電流の勾配を変化させているからである。
【００５７】
図４には、第１および第２のトランジスタ４，５に流れる電流ＩP ，ＩN と 電流ＩP ，ＩN の和である電流ＩT を示している。このときに条件は、バイアス電流Ｉが２５×１０-6（Ａ）であり、絶対温度Ｔが（２７３＋５０）度である。電流ＩT は次式で表される。
【００５８】
【数７】
ＩT ＝２Ｉ−｜Ｉ−２Ｉ／｛１＋ｅｘｐ（ｑ・ＶIN／ｋ・Ｔ）｝｜
図５には、第１および第２のトランジスタ４，５に流れる電流ＩP ，ＩN を横軸を拡大して示している。また、図６には第１および第２のトランジスタ４，５に流れる電流ＩP ，ＩN の勾配、すなわち電流ＩP ，ＩN の微分を差動交流信号ＶINの入力レベルを横軸にとって示している。また、図７には、実施の形態における出力電圧ＶOUT と従来例における出力電圧ＶOUTOとを差動交流信号ＶINの入力レベルを横軸にとって示している。図７から、実施の形態の方がリニアリティが向上していることが明らかである。
【００５９】
この構成によれば、第１および第２のトランスコンダクタ６，７を設けて、第１および第２の差動入力端子１，２に加わる差動交流信号ＶINに応じた電流を電流源８に流すので、第１および第２の差動ＮＰＮトランジスタ４，５に流れる電流を差動交流信号のレベルに係わらず略一定にすることができる。その結果、差動交流信号ＶINのレベルによって第１および第２の差動ＮＰＮトランジスタ４，５のベース−エミッタ間電圧が変化することがないようにでき、差動入力レベルに対する全波整流回路の出力レベルのリニアリティー（直線性）を改善することができる。
【００６０】
【発明の効果】
この発明の全波整流回路によれば、第１および第２のトランスコンダクタを設けて、第１および第２の差動入力端子に加わる差動交流信号に応じた電流を第１の電流源に流すので、第１および第２の差動ＮＰＮトランジスタに流れる電流を差動交流信号のレベルに係わらず一定にすることができる。その結果、差動交流信号のレベルによって第１および第２の差動トランジスタのベース−エミッタ間電圧が変化することがないようにでき、差動入力レベルに対する全波整流回路の出力レベルのリニアリティー（直線性）を改善することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態の全波整流回路の構成を示すブロック図である。
【図２】図１の全波整流回路の具体的な回路を示す回路図である。
【図３】実施の形態において、差動交流信号のレベルと第１および第２の差動ＮＰＮトランジスタに流れる電流との関係を示すグラフである。
【図４】実施の形態において、差動交流信号のレベルと第１および第２の差動ＮＰＮトランジスタに流れる電流およびそれらの電流の和の電流との関係を示すグラフである。
【図５】実施の形態において、差動交流信号のレベルと第１および第２の差動ＮＰＮトランジスタに流れる電流との関係を示すグラフである。
【図６】実施の形態において、差動交流信号のレベルと第１および第２の差動ＮＰＮトランジスタに流れる電流の微分との関係を示すグラフである。
【図７】実施の形態において、差動交流信号のレベルと出力電圧のレベルとの関係を示すグラフである。
【図８】従来の全波整流回路の構成を示す回路図である。
【図９】従来例において、差動交流信号のレベルと第１および第２の差動ＮＰＮトランジスタに流れる電流との関係を示すグラフである。
【符号の説明】
１ 第１の差動入力端子
２ 第２の差動入力端子
３ 出力端子
４ 第１の差動ＮＰＮトランジスタ
５ 第２の差動ＮＰＮトランジスタ
６ 第１のトランスコンダクタ
７ 第２のトランスコンダクタ
８ 第１の電流源
９ 第１のカレントミラーＰＮＰトランジスタ
１０ 第２のカレントミラーＰＮＰトランジスタ
１１ 第３の差動ＮＰＮトランジスタ
１２ 第４の差動ＮＰＮトランジスタ
１３ 第２の電流源
１４ トランジスタ
１５ ダイオード
１６ 電流源
１７ ダイオード
１８ トランジスタ
１９ 電流源
２０ 第４のカレントミラーＰＮＰトランジスタ
２１ 第３のカレントミラーＰＮＰトランジスタ
２２ 第６の差動ＮＰＮトランジスタ
２３ 第５の差動ＮＰＮトランジスタ
２４ 第３の電流源
【発明の属する技術分野】
本発明は、アナログ集積回路を用いて入力信号を全波整流する全波整流回路に関するもので、特に入力振幅に対する出力振幅のリニアリティーがよい全波整流回路に関するものである。
【０００２】
【従来の技術】
従来の全波整流回路について図面を参照しながら説明する。
【０００３】
従来の全波整流回路は、図８に示すように、差動交流信号ＶINが入力される正側の第１の差動入力端子１と負側の第２の差動入力端子２とが設けられている。第１の差動入力端子１は第１の差動ＮＰＮトランジスタ４のベースに接続され、第２の差動入力端子２は、第２の差動ＮＰＮトランジスタ５のベースに接続されている。第１および第２の差動ＮＰＮトランジスタ４，５は、コレクタが共通接続されて電源ＶＣＣに接続され、エミッタが共通接続され電流源８を介してグラウンドＧＮＤに接続されている。そして、第１および第２の差動ＮＰＮトランジスタ４，５の共通接続されたエミッタに全波整流信号を出力する出力端子３が設けられている。
【０００４】
以上のように構成された、従来の全波整流回路について以下その動作を説明する。
【０００５】
まず、第１および第２の差動入力端子１，２から差動交流信号ＶINが入力され、この差動交流信号ＶINの入力レベルにより第１および第２の差動ＮＰＮトランジスタ４，５が両方動作の状態またはどちらか一方が動作する状態が存在する。このため、電源ＶＣＣから動作している第１または第２の差動ＮＰＮトランジスタ４，５により、電流源８に電流が供給される。ここで、第１および第２のトランジスタ４，５のエミッタ電圧すなわち、出力電圧ＶOUT は以下のように表される。
【０００６】
トランジスタ４に流れる電流をＩPO、トランジスタ５に流れる電流をＩNOとし、電流源８に流れる電流を２Ｉとすると、電流ＩPO，ＩNOは、それぞれ
【０００７】
【数１】
ＩPO＝２Ｉ・［１−１／｛１＋ｅｘｐ（ＶIN・ｑ／ｋ・Ｔ）｝］
【０００８】
【数２】
ＩNO＝２Ｉ／｛１＋ｅｘｐ（ＶIN・ｑ／ｋ・Ｔ）｝
となる。ただし、Ｔ＝２７３＋ｔ（絶対温度）、ｋ＝１．３８×１０-23 （ボルツマン定数）、ｑ＝１．６×１０-19 （電子の電荷量）、ｔは摂氏で表記された温度である。
【０００９】
つぎに、第１および第２のトランジスタ４，５のエミッタ電圧すなわち、出力電圧ＶOUT は、
【００１０】
【数３】
ＶOUT ＝Ｖ4 −ＶBE4 ＝Ｖ5 −ＶBE5
＝Ｖ4 −（ｋＴ／ｑ）・ｌｎ（ＩPO／ＩS ）
＝Ｖ5 −（ｋＴ／ｑ）・ｌｎ（ＩNO／ＩS ）
で表される。ただし、ＩS は各トランジスタ４，５の飽和電流である。ＶBE4 ，ＶBE5 は第１および第２のトランジスタ４，５のベース・エミッタ間電圧である。
【００１１】
この結果、出力端子３からは差動入力端子１，２に加えられる差動交流信号ＶINを全波整流した全波整流信号が出力電圧ＶOUT として出力される。
【００１２】
【発明が解決しようとする課題】
しかしながら、上記の従来例の構成では、第１および第２の差動ＮＰＮトランジスタ４，５のベースへの入力である差動交流信号ＶINが、Ｔを絶対温度、ｋをボルツマン定数、ｑを電子の電荷量としたときに、
ＶIN＝４・ｋＴ／ｑ
で与えられるダイナミックレンジの範囲内のレベルであると、第１および第２のＮＰＮトランジスタ４，５が両方動作の状態にある。このため、差動交流信号ＶINの入力レベルが変化すると、第１および第２の差動ＮＰＮトランジスタ４，５のエミッタに流れる電流ＩPO，ＩNOの値は、前述の数式のように表され、変化するため、各々のベース・エミッタ間電圧ＶBE4 ，ＶBE5 が一定にはならない。
【００１３】
一方、第１および第２の差動ＮＰＮトランジスタ４，５のベースへの入力である差動交流信号ＶINが、
ＶIN＝４・ｋＴ／ｑ
で与えられるダイナミックレンジを超えるレベルとなると、第１または第２の差動ＮＰＮトランジスタ４または５のどちらか一方が動作の状態となり、第１および第２の差動ＮＰＮトランジスタ４，５のエミッタに流れる電流ＩPO，ＩNOは差動交流信号ＶINの入力レベルに依存せず一定である。このときには、第１および第２の差動ＮＰＮトランジスタ４，５が両方とも動作状態のときと比較すると、最大２倍の電流が１つの差動ＮＰＮトランジスタ４または５に流れることになる。
【００１４】
この結果、第１および第２の差動ＮＰＮトランジスタ４，５のベースへ入力される差動交流信号ＶINが、
ＶIN＝４・ｋＴ／ｑ
で与えられるダイナミックレンジ以内であると、第１および第２の差動ＮＰＮトランジスタ４，５のエミッタに流れる電流ＩPO，ＩNOは入力レベルにより変化し、これらの電流ＩPO，ＩNOの変化によって、第１および第２の差動ＮＰＮトランジスタ４，５のベース−エミッタ間電圧（ＶBE4 ，ＶBE5 ）、特に電流が多く流れる方のトランジスタのベース・エミッタ間電圧が変化するために、出力レベルが変化する。このため、入力レベルと出力レベルのリニアリティーが悪くなるという欠点を有していた。
【００１５】
ここで、第１の差動ＮＰＮトランジスタ４に流れる電流ＩPOと第２の差動ＮＰＮトランジスタ５に流れる電流ＩNOの変化を図９に示す。この電流ＩPOと電流ＩNOの変化の曲線は、上記数１および数２の計算式を基にして作成したものである。図９において、横軸には差動交流信号ＶINの入力レベルをとり、縦軸には第１および第２の差動ＮＰＮトランジスタ４，５に流れる電流ＩPO，ＩNOの値をとっている。
【００１６】
上記の構成において、ダイナミックレンジである４・ｋＴ／ｑは、室温を２７℃とすると、図９のグラフでは、
４・ｋＴ／ｑ＝０．１０４０（Ｖ）
の位置になる。
【００１７】
したがって、本発明の目的は、差動入力レベルに対する出力レベルのリニアリティー（直線性）を改善することができる全波整流回路を提供することである。
【００１８】
【課題を解決するための手段】
本発明の請求項１記載の全波整流回路は、差動交流信号を入力する第１および第２の差動入力端子（１，２）と、第１および第２の差動入力端子（１，２）がそれぞれベースに接続されるとともにエミッタが共通接続された第１および第２の差動トランジスタ（４，５）と、第１および第２の差動トランジスタ（４，５）のエミッタに接続された第１の電流源（８）と、第１および第２の差動トランジスタ（４，５）のエミッタに接続された出力端子（３）と、第１および第２の差動入力端子（１，２）に加わる差動交流信号に応じた電流を第１の電流源（８）に流すことにより第１および第２の差動トランジスタ（４，５）に流れる電流を差動交流信号のレベルに係わらず一定にする第１および第２のトランスコンダクタ（６，７）とを備えている。
【００１９】
この構成によれば、第１および第２のトランスコンダクタ（６，７）を設けて、第１および第２の差動入力端子（１，２）に加わる差動交流信号に応じた電流を第１の電流源（８）に流すので、第１および第２の差動トランジスタ（４，５）に流れる電流を差動交流信号のレベルに係わらず一定にすることができる。その結果、差動交流信号のレベルによって第１および第２の差動トランジスタのベース−エミッタ間電圧が変化することがないようにでき、差動入力レベルに対する全波整流回路の出力レベルのリニアリティー（直線性）を改善することができる。
【００２０】
本発明の請求項２記載の全波整流回路は、請求項１記載の全波整流回路において、第１および第２のトランスコンダクタ（６，７）がそれぞれ以下のような構成である。すなわち、第１のトランスコンダクタ（６）は、第１および第２の差動入力端子（１，２）がそれぞれベースに接続されるとともにエミッタが共通接続された第３および第４の差動トランジスタ（１１，１２）と、第３および第４の差動トランジスタ（１１，１２）のエミッタに接続された第２の電流源（１３）と、第３の差動トランジスタ（１１）のコレクタにコレクタおよびベースが接続されて入力側素子となる第１のカレントミラートランジスタ（９）と、第４の差動トランジスタ（１２）のコレクタおよび第１および第２の差動トランジスタ（４，５）のエミッタにコレクタが接続され第３の差動トランジスタ（１１）のコレクタにベースが接続されて出力側素子となる第２のカレントミラートランジスタ（１０）とで構成されている。
【００２１】
また、第２のトランスコンダクタ（７）は、第２および第１の差動入力端子（２，１）がそれぞれベースに接続されるとともにエミッタが共通接続された第５および第６の差動トランジスタ（２３，２２）と、第５および第６の差動トランジスタ（２３，２２）のエミッタに接続された第３の電流源（２４）と、第５の差動トランジスタ（２３）のコレクタにコレクタおよびベースが接続されて入力側素子となる第３のカレントミラートランジスタ（２１）と、第６の差動トランジスタ（２２）のコレクタおよび第１および第２の差動トランジスタ（４，５）のエミッタにコレクタが接続され第５の差動トランジスタ（２３）のコレクタにベースが接続されて出力側素子となる第４のカレントミラートランジスタ（２０）とで構成されている。
【００２２】
この構成によれば、請求項１記載の全波整流回路と同様の作用を有する。
【００２３】
本発明の請求項３記載の全波整流回路は、請求項２記載の全波整流回路において、第２および第３の電流源（２４）の電流は第１の電流源（８）の電流の１／２に設定されている。
【００２４】
この構成によれば、請求項２記載の全波整流回路と同様の作用を有する。
【００２５】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照しながら説明する。
【００２６】
図１に本発明の実施の形態の全波整流回路のブロック図を示す。この全波整流回路は、図１に示すように、差動交流信号ＶINが入力される正側の第１の差動入力端子１と負側の第２の差動入力端子２とが設けられている。第１の差動入力端子１は第１の差動ＮＰＮトランジスタ４のベースに接続され、第２の差動入力端子２は、第２の差動ＮＰＮトランジスタ５のベースに接続されている。第１および第２の差動ＮＰＮトランジスタ４，５は、コレクタが共通接続されて電源ＶＣＣに接続され、エミッタが共通接続され第１の電流源８を介してグラウンドＧＮＤに接続されている。
【００２７】
そして、第１および第２の差動ＮＰＮトランジスタ４，５の共通接続されたエミッタに全波整流信号を出力する出力端子３が設けられている。
【００２８】
また、第１および第２の差動入力端子１，２に加えられる差動交流信号ＶIN（電圧）に応じた電流を第１の電流源８に流すことにより第１および第２の差動ＮＰＮトランジスタ４，５のうち電流が多く流れる方の電流値を差動交流信号ＶINのレベルに係わらず略一定にする第１および第２のトランスコンダクタ（電圧−電流変換回路）６，７を上記の構成に追加している。
【００２９】
第１のトランスコンダクタ６は、具体的には、一対の電圧入力端子６ａ，６ｂが第１および第２の差動入力端子１，２にそれぞれ接続され、電流出力端子６ｃが第１および第２の差動ＮＰＮトランジスタ４，５の共通接続されたエミッタに接続され、さらに電源端子６ｄと接地端子６ｅが電源ＶＣＣとグラウンドＧＮＤとにそれぞれ接続されている。
【００３０】
第２のトランスコンダクタ７も、同様に、一対の電圧入力端子７ａ，７ｂが第１および第２の差動入力端子２，１にそれぞれ接続され、電流出力端子７ｃが第１および第２の差動ＮＰＮトランジスタ４，５の共通接続されたエミッタに接続され、さらに電源端子７ｄと接地端子７ｅが電源ＶＣＣとグラウンドＧＮＤとにそれぞれ接続されている。
【００３１】
上記第１および第２の差動ＮＰＮトランジスタ４，５および第１の電流源８の構成、すなわち、符号２５を付した破線で囲った部分は従来例（図８）の全波整流回路と同じである。
【００３２】
以上のように構成された、従来の全波整流回路について以下その動作を説明する。
【００３３】
この全波整流回路は、第１および第２の差動入力端子１，２に加えられる差動交流信号ＶINのレベルが変化したときに、それに応じて第１および第２のトランスコンダクタ６，７から第１の電流源８へ流れ込む電流が変化することになる。その結果、第１および第２の差動ＮＰＮトランジスタ４，５に流れる電流ＩP ，ＩN を、第１および第２のトランスコンダクタ６，７に流れる電流で補正することができる。したがって、差動交流信号ＶINのレベルの変化にかかわらず、第１および第２の差動ＮＰＮトランジスタ４，５に流れる電流ＩP ，ＩN 、特に電流が多く流れる方の電流値を略一定にすることが可能となる。これによって、第１および第２の差動ＮＰＮトランジスタ４，５のベース−エミッタ間電圧ＶBE4 ，ＶBE5 が差動交流信号ＶINのレベルが変化しても変化することがないようにできる。
【００３４】
図２に、図１に示した全波整流回路の具体的な回路図を示す。この図は、第１および第２のトランスコンダクタ６，７の回路構成を具体的に示すものである。
【００３５】
第１のトランスコンダクタ６は、第３および第４の差動ＮＰＮトランジスタ１１，１２と、第２の電流源１３と、第１および第２のカレントミラーＰＮＰトランジスタ９，１０と、ＮＰＮトランジスタ１４と、ダイオード１５と、電流源１６とで構成されている。
【００３６】
第３および第４の差動ＮＰＮトランジスタ１１，１２は、第１および第２の差動入力端子１，２がそれぞれベースに接続されるとともにエミッタが共通接続されている。第２の電流源１３は、第３および第４の差動ＮＰＮトランジスタ１１，１２のエミッタに一端が接続され他端がグラウンドＧＮＤに接続されている。第１のカレントミラーＰＮＰトランジスタ９は、第３の差動ＮＰＮトランジスタ１１のコレクタにコレクタおよびベースが接続されるとともに電源ＶＣＣにエミッタが接続されて入力側素子となる。第２のカレントミラーＰＮＰトランジスタ１０は、第４の差動ＮＰＮトランジスタ１２のコレクタおよび第１および第２の差動ＮＰＮトランジスタ４，５のエミッタにコレクタが接続され第３の差動ＮＰＮトランジスタ１１のコレクタにベースが接続され電源ＶＣＣにエミッタが接続されて出力側素子となる。ＮＰＮトランジスタ１４は、電源ＶＣＣにコレクタが接続され第４の差動ＮＰＮトランジスタ１２のコレクタにエミッタが接続されベースがダイオード１５を介して電源ＶＣＣに接続されるとともに電流源１６を介してグラウンドＧＮＤに接続されている。
【００３７】
第２のトランスコンダクタ７は、第５および第６の差動ＮＰＮトランジスタ２３，２２と、第３の電流源２４と、第３および第４のカレントミラーＰＮＰトランジスタ２１，２０と、ＮＰＮトランジスタ１８と、ダイオード１７と、電流源１９とで構成されている。
【００３８】
第５および第６の差動ＮＰＮトランジスタ２３，２２は、第２および第１の差動入力端子２，１がそれぞれベースに接続されるとともにエミッタが共通接続されている。第３の電流源２４は、第５および第６の差動ＮＰＮトランジスタ２３，２２のエミッタに一端が接続され他端がグラウンドＧＮＤに接続されている。第３のカレントミラーＰＮＰトランジスタ２１は、第５の差動ＮＰＮトランジスタ２３のコレクタにコレクタおよびベースが接続されるとともに電源ＶＣＣにエミッタが接続されて入力側素子となる。第４のカレントミラーＰＮＰトランジスタ２０は、第６の差動ＮＰＮトランジスタ２２のコレクタおよび第１および第２の差動ＮＰＮトランジスタ４，５のエミッタにコレクタが接続され第５の差動ＮＰＮトランジスタ２３のコレクタにベースが接続され電源ＶＣＣにエミッタが接続されて出力側素子となる。ＮＰＮトランジスタ１８は、電源ＶＣＣにコレクタが接続され第６の差動ＮＰＮトランジスタ２２のコレクタにエミッタが接続されベースがダイオード１７を介して電源ＶＣＣに接続されるとともに電流源１９を介してグラウンドＧＮＤに接続されている。
【００３９】
上記した図２の全波整流回路においては、差動交流信号ＶINの入力レベルが
ＶIN＝４・ｋＴ／ｑ
で与えられるダイナミックレンジ以上のとき、第１および第２の差動ＮＰＮトランジスタ４，５のどちらか一方が動作状態である。このとき、全波整流のための第１の電流源８と第１および第２のトランスコンダクタ６，７に内蔵の第２および第３の電流源１３，２４の電流比は２：１であり、第１および第２の差動ＮＰＮトランジスタ４，５に流れる電流は第１の電流源８の電流の略１／２の電流が流れている。
【００４０】
このように電流比を設定しているのは、トランジスタ４とトランジスタ５が両方オンのときと、片方かがオンのときとでは、電流比が２：１であるからである。つまり、第１の電流源８と第２および第３の電流源１３，２４の電流比が２：１に設定することにより、電圧ＶINが０のところで電流ＩP ，ＩN が等しくなる位置を、例えば、第１の電流源８の電流の略１／２の電流（例えば、２５μＡ）にする。
【００４１】
具体的には、差動交流信号ＶINの入力レベルが
ＶIN＝４・ｋＴ／ｑ
で与えられるダイナミックレンジ以上でかつ第１の差動入力端子１の入力レベルが正のときは第３の差動ＮＰＮトランジスタ１１が動作の状態となる。このとき、第１のトランスコンダクタ６は、第３の差動ＮＰＮトランジスタ１１に電流が流れており、この電流はカレントミラー回路を構成する第１および第２のカレントミラーＰＮＰトランジスタ９，１０を介して第１の電流源８に補正電流として供給される。
【００４２】
このときの、第２のトランスコンダクタ７の動作は、第６の差動ＮＰＮトランジスタ２２が動作の状態となり、電流は電源ＶＣＣからトランジスタ１８および第６の差動ＮＰＮトランジスタ２２を介して第３の電流源２４に流れる。よって、第２のトランスコンダクタ７から第１の電流源８には電流は供給されない。
【００４３】
また、差動交流信号の入力レベルが
ＶIN＝４・ｋＴ／ｑ
で与えられるダイナミックレンジ以上でかつ第１の差動入力端子１の入力レベルが負のときは第５の差動ＮＰＮトランジスタ２３が動作の状態となる。このとき、第２のトランスコンダクタ７は、第５の差動ＮＰＮトランジスタ２３に電流が流れており、この電流はカレントミラー回路を構成する第３および第４のカレントミラーＰＮＰトランジスタ２０，２１を介して第１の電流源８に補正電流として供給される。
【００４４】
このときの、第１のトランスコンダクタ６の動作は、第４の差動ＮＰＮトランジスタ１２が動作の状態となり、電流は電源ＶＣＣからトランジスタ１４および第４の差動ＮＰＮトランジスタ１２を介して第２の電流源１３に流れる。よって、第１のトランスコンダクタ６から第１の電流源８には電流が供給されない。
【００４５】
また、上記した図２の全波整流回路においては、差動交流信号ＶINの入力レベルが
ＶIN＝４・ｋＴ／ｑ
で与えられるダイナミックレンジ以内のとき、第１および第２の差動ＮＰＮトランジスタ４，５の両方が動作状態である。このとき、全波整流のための第１の電流源８と第１および第２のトランスコンダクタ６，７に内蔵の第２および第３の電流源１３，２４の電流比は２：１であり、第１および第２の差動ＮＰＮトランジスタ４，５のうちの電流の多い方に流れる電流値は第１の電流源８の電流の略１／２の電流が流れている。
【００４６】
具体的には、差動交流信号ＶINの入力レベルが
ＶIN＝４・ｋＴ／ｑ
で与えられるダイナミックレンジ以内でかつ第１の差動入力端子１の入力レベルが正のときは第３の差動ＮＰＮトランジスタ１１が動作の状態となる。このとき、第１のトランスコンダクタ６は、第３の差動ＮＰＮトランジスタ１１に電流が流れており、この電流はカレントミラー回路を構成する第１および第２のカレントミラーＰＮＰトランジスタ９，１０を介して第１の電流源８に補正電流として供給される。一方、第４の差動ＮＰＮトランジスタ１２の方も、オン状態にあり電流が流れるが、その値は第３の差動ＮＰＮトランジスタ１１よりも少ない。
【００４７】
このときの、第２のトランスコンダクタ７の動作は、第６の差動ＮＰＮトランジスタ２２が動作の状態となり、電流は電源ＶＣＣからトランジスタ１８および第６の差動ＮＰＮトランジスタ２２を介して第３の電流源２４に流れる。よって、第２のトランスコンダクタ７から第１の電流源８には電流は供給されない。一方、第５の差動ＮＰＮトランジスタ２３の方も、オン状態にあり電流が流れるが、その値は第６の差動ＮＰＮトランジスタ２２よりも少ない。
【００４８】
また、差動交流信号ＶINの入力レベルが
ＶIN＝４・ｋＴ／ｑ
で与えられるダイナミックレンジ以内でかつ第１の差動入力端子１の入力レベルが負のときは第５の差動ＮＰＮトランジスタ２３が動作の状態となる。このとき、第２のトランスコンダクタ７は、第５の差動ＮＰＮトランジスタ２３に電流が流れており、この電流はカレントミラー回路を構成する第３および第４のカレントミラーＰＮＰトランジスタ２０，２１を介して第１の電流源８に補正電流として供給される。一方、第６の差動ＮＰＮトランジスタ２２の方も、オン状態にあり電流が流れるが、その値は第５の差動ＮＰＮトランジスタ２３よりも少ない。
【００４９】
このときの、第１のトランスコンダクタ６の動作は、第４の差動ＮＰＮトランジスタ１２が動作の状態となり、電流は電源ＶＣＣからトランジスタ１４および第４の差動ＮＰＮトランジスタ１２を介して第２の電流源１３に流れる。よって、第１のトランスコンダクタ６から第１の電流源８には電流が供給されない。一方、第３の差動ＮＰＮトランジスタ１１の方も、オン状態にあり電流が流れるが、その値は第４の差動ＮＰＮトランジスタ１２よりも少ない。
【００５０】
このときの、第１および第２の差動ＮＰＮトランジスタ４，５に流れる電流ＩP ，ＩN の計算値は以下のようになる。
【００５１】
ここで、第１および第２のトランスコンダクタ６，７から補正される電流をＩFWR とし、、第１および第２の差動ＮＰＮトランジスタ４，５の差動入力である差動交流信号をＶIN（＝Ｖ4 −Ｖ5 ）とし、第１の電流源８の電流を２Ｉとし、第２および第３の電流源１３，２４の電流をＩとする。
【００５２】
【数４】
ＩFWR ＝Ｉ・［−１＋２／｛１＋ｅｘｐ（ＶIN・ｑ／ｋ・Ｔ）｝］
【００５３】
【数５】
ＩP ＝［（２・Ｉ＋ＩFWR ）／｛１＋ｅｘｐ（ＶIN・ｑ／ｋ・Ｔ）｝］
・ｅｘｐ（ＶIN・ｑ／ｋ・Ｔ）
【００５４】
【数６】
ＩN ＝（２・Ｉ＋ＩFWR ）／｛１＋ｅｘｐ（ＶIN・ｑ／ｋ・Ｔ）｝
ただし、Ｔ＝２７３＋ｔ（絶対温度）、ｋ＝１．３８×１０-23 （ボルツマン定数）、ｑ＝１．６×１０-19 （電子の電荷量）、ｔは摂氏で表記された温度である。
【００５５】
ここで、第１の差動ＮＰＮトランジスタ４に流れる電流ＩP と第２の差動ＮＰＮトランジスタ５に流れる電流ＩN の変化を図３に示す。この電流ＩP とＩN の変化の曲線は、上記数４、数５および数６の計算式を基にして作成したものである。図３において、横軸には差動交流信号ＶINの入力レベルをとり、縦軸には第１および第２の差動ＮＰＮトランジスタ４，５に流れる電流ＩP ，ＩN をとっている。
【００５６】
ここで、上記の実施の形態における電流変化（電流が多い方のトランジスタ）は、トランスコンダクタ６，７を設けたことにより変化している。具体的には、上記のトランスコンダクタ６，７を追加したことにより、第１および第２のトランジスタ４，５に流れる電流ＩP ，ＩN のピーク点（傾きが０の位置）が図３にけるセンターの位置（ＶIN＝０）からずれる。さらに、差動交流信号ＶINの入力レベルが０のときに、第１および第２のトランジスタ４，５にそれぞれ２５μＡ（図３の電流ＩP ，ＩN の交点）流れるようにするために、第１および第２のトランジスタ４，５に流れる電流ＩP ，ＩN のピーク点を差動交流信号ＶINの入力レベルが０の位置からずらしている。また、トランジスタ４，５のうち電流が少ない方に流れる電流も変化しているのは、流れる電流の勾配を変化させているからである。
【００５７】
図４には、第１および第２のトランジスタ４，５に流れる電流ＩP ，ＩN と 電流ＩP ，ＩN の和である電流ＩT を示している。このときに条件は、バイアス電流Ｉが２５×１０-6（Ａ）であり、絶対温度Ｔが（２７３＋５０）度である。電流ＩT は次式で表される。
【００５８】
【数７】
ＩT ＝２Ｉ−｜Ｉ−２Ｉ／｛１＋ｅｘｐ（ｑ・ＶIN／ｋ・Ｔ）｝｜
図５には、第１および第２のトランジスタ４，５に流れる電流ＩP ，ＩN を横軸を拡大して示している。また、図６には第１および第２のトランジスタ４，５に流れる電流ＩP ，ＩN の勾配、すなわち電流ＩP ，ＩN の微分を差動交流信号ＶINの入力レベルを横軸にとって示している。また、図７には、実施の形態における出力電圧ＶOUT と従来例における出力電圧ＶOUTOとを差動交流信号ＶINの入力レベルを横軸にとって示している。図７から、実施の形態の方がリニアリティが向上していることが明らかである。
【００５９】
この構成によれば、第１および第２のトランスコンダクタ６，７を設けて、第１および第２の差動入力端子１，２に加わる差動交流信号ＶINに応じた電流を電流源８に流すので、第１および第２の差動ＮＰＮトランジスタ４，５に流れる電流を差動交流信号のレベルに係わらず略一定にすることができる。その結果、差動交流信号ＶINのレベルによって第１および第２の差動ＮＰＮトランジスタ４，５のベース−エミッタ間電圧が変化することがないようにでき、差動入力レベルに対する全波整流回路の出力レベルのリニアリティー（直線性）を改善することができる。
【００６０】
【発明の効果】
この発明の全波整流回路によれば、第１および第２のトランスコンダクタを設けて、第１および第２の差動入力端子に加わる差動交流信号に応じた電流を第１の電流源に流すので、第１および第２の差動ＮＰＮトランジスタに流れる電流を差動交流信号のレベルに係わらず一定にすることができる。その結果、差動交流信号のレベルによって第１および第２の差動トランジスタのベース−エミッタ間電圧が変化することがないようにでき、差動入力レベルに対する全波整流回路の出力レベルのリニアリティー（直線性）を改善することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態の全波整流回路の構成を示すブロック図である。
【図２】図１の全波整流回路の具体的な回路を示す回路図である。
【図３】実施の形態において、差動交流信号のレベルと第１および第２の差動ＮＰＮトランジスタに流れる電流との関係を示すグラフである。
【図４】実施の形態において、差動交流信号のレベルと第１および第２の差動ＮＰＮトランジスタに流れる電流およびそれらの電流の和の電流との関係を示すグラフである。
【図５】実施の形態において、差動交流信号のレベルと第１および第２の差動ＮＰＮトランジスタに流れる電流との関係を示すグラフである。
【図６】実施の形態において、差動交流信号のレベルと第１および第２の差動ＮＰＮトランジスタに流れる電流の微分との関係を示すグラフである。
【図７】実施の形態において、差動交流信号のレベルと出力電圧のレベルとの関係を示すグラフである。
【図８】従来の全波整流回路の構成を示す回路図である。
【図９】従来例において、差動交流信号のレベルと第１および第２の差動ＮＰＮトランジスタに流れる電流との関係を示すグラフである。
【符号の説明】
１ 第１の差動入力端子
２ 第２の差動入力端子
３ 出力端子
４ 第１の差動ＮＰＮトランジスタ
５ 第２の差動ＮＰＮトランジスタ
６ 第１のトランスコンダクタ
７ 第２のトランスコンダクタ
８ 第１の電流源
９ 第１のカレントミラーＰＮＰトランジスタ
１０ 第２のカレントミラーＰＮＰトランジスタ
１１ 第３の差動ＮＰＮトランジスタ
１２ 第４の差動ＮＰＮトランジスタ
１３ 第２の電流源
１４ トランジスタ
１５ ダイオード
１６ 電流源
１７ ダイオード
１８ トランジスタ
１９ 電流源
２０ 第４のカレントミラーＰＮＰトランジスタ
２１ 第３のカレントミラーＰＮＰトランジスタ
２２ 第６の差動ＮＰＮトランジスタ
２３ 第５の差動ＮＰＮトランジスタ
２４ 第３の電流源
Claims (3)
- 差動交流信号を入力する第１および第２の差動入力端子（１，２）と、前記第１および第２の差動入力端子（１，２）がそれぞれベースに接続されるとともにエミッタが共通接続された第１および第２の差動トランジスタ（４，５）と、前記第１および第２の差動トランジスタ（４，５）のエミッタに接続された第１の電流源（８）と、前記第１および第２の差動トランジスタ（４，５）のエミッタに接続された出力端子（３）と、前記第１および第２の差動入力端子（１，２）に加わる前記差動交流信号に応じた電流を前記第１の電流源（８）に流すことにより前記第１および第２の差動トランジスタ（４，５）に流れる電流を前記差動交流信号のレベルに係わらず一定にする第１および第２のトランスコンダクタ（６，７）とを備えた全波整流回路。
- 第１のトランスコンダクタ（６）は、第１および第２の差動入力端子（１，２）がそれぞれベースに接続されるとともにエミッタが共通接続された第３および第４の差動トランジスタ（１１，１２）と、前記第３および第４の差動トランジスタ（１１，１２）のエミッタに接続された第２の電流源（１３）と、前記第３の差動トランジスタ（１１）のコレクタにコレクタおよびベースが接続されて入力側素子となる第１のカレントミラートランジスタ（９）と、前記第４の差動トランジスタ（１２）のコレクタおよび前記第１および第２の差動トランジスタ（４，５）のエミッタにコレクタが接続され前記第３の差動トランジスタ（１１）のコレクタにベースが接続されて出力側素子となる第２のカレントミラートランジスタ（１０）とで構成され、
第２のトランスコンダクタ（７）は、前記第２および第１の差動入力端子（２，１）がそれぞれベースに接続されるとともにエミッタが共通接続された第５および第６の差動トランジスタ（２３，２２）と、前記第５および第６の差動トランジスタ（２３，２２）のエミッタに接続された第３の電流源（２４）と、前記第５の差動トランジスタ（２３）のコレクタにコレクタおよびベースが接続されて入力側素子となる第３のカレントミラートランジスタ（２１）と、前記第６の差動トランジスタ（２２）のコレクタおよび前記第１および第２の差動トランジスタ（４，５）のエミッタにコレクタが接続され前記第５の差動トランジスタ（２３）のコレクタにベースが接続されて出力側素子となる第４のカレントミラートランジスタ（２０）とで構成されている請求項１記載の全波整流回路。 - 第２および第３の電流源（２４）の電流は第１の電流源（８）の電流の１／２に設定されている請求項２記載の全波整流回路。
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