JPH0682309B2 - 基準電圧発生回路 - Google Patents
基準電圧発生回路Info
- Publication number
- JPH0682309B2 JPH0682309B2 JP1470487A JP1470487A JPH0682309B2 JP H0682309 B2 JPH0682309 B2 JP H0682309B2 JP 1470487 A JP1470487 A JP 1470487A JP 1470487 A JP1470487 A JP 1470487A JP H0682309 B2 JPH0682309 B2 JP H0682309B2
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- JP
- Japan
- Prior art keywords
- collector
- base
- transistor
- npn transistor
- transistors
- Prior art date
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- Expired - Lifetime
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- Control Of Electrical Variables (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は、温度補償が施された基準電圧発生回路に関す
るものである。
るものである。
従来の技術 従来の基準電圧発生回路では、バンドギャップ・リファ
レンス回路を用いた温度依存性の極めて少ない回路がよ
く使用されている。
レンス回路を用いた温度依存性の極めて少ない回路がよ
く使用されている。
この回路の例を第２図に示し、これを参照して説明す
る。この回路はNPNトランジスタ１と、エミッタ，ベー
スおよびコレクタをそれぞれ共通接続した４個のトラン
ジスタで形成されたNPNトランジスタ２および抵抗R1とR
2で形成された基準電圧発生部と、PNPトランジスタ３と
４で形成されたカレントミラー回路による定電流源部お
よびNPNトランジスタ５と抵抗R3で形成された起動部で
構成されている。
る。この回路はNPNトランジスタ１と、エミッタ，ベー
スおよびコレクタをそれぞれ共通接続した４個のトラン
ジスタで形成されたNPNトランジスタ２および抵抗R1とR
2で形成された基準電圧発生部と、PNPトランジスタ３と
４で形成されたカレントミラー回路による定電流源部お
よびNPNトランジスタ５と抵抗R3で形成された起動部で
構成されている。
NPNトランジスタ１のエミッタ・ベース間電圧をVBEI、
コレクタ電流をI1とすると出力電圧（VOUT）は VOUT＝VBEI＋R2I1 で表わされる。この式を温度（Ｔ）で微分してVOUTの変
化の最小条件を求めて解くと VOUTVGO となる。
コレクタ電流をI1とすると出力電圧（VOUT）は VOUT＝VBEI＋R2I1 で表わされる。この式を温度（Ｔ）で微分してVOUTの変
化の最小条件を求めて解くと VOUTVGO となる。
なお、VGOはシリコンのバンドギャップ電圧で1,205Vで
ある。
ある。
以上により出力端子より温度依存性の極めて少ない1.2V
の電圧を取り出すことができる。
の電圧を取り出すことができる。
発明が解決しようとする問題点 従来の回路では、シリコンを基板を用いた場合、その出
力電圧が約1.2［Ｖ］と決まっているため、高い基準電
圧を得ることができなかった。また、抵抗R2に流れる電
流は一部NPNトランジスタ１と２のベース電流として供
給されるためNPNトランジスタ１と２のエミッタ電流は
等しくない。このため温度補償を充分におこなえない不
都合があった。
力電圧が約1.2［Ｖ］と決まっているため、高い基準電
圧を得ることができなかった。また、抵抗R2に流れる電
流は一部NPNトランジスタ１と２のベース電流として供
給されるためNPNトランジスタ１と２のエミッタ電流は
等しくない。このため温度補償を充分におこなえない不
都合があった。
本発明はかかる点に鑑みてなされたもので、簡易な構成
で出力電圧として高い電圧の約2.4［Ｖ］を得るととも
にNPNトランジスタ１と２のエミッタ電流を等しくして
温度補償をさらに良くした回路を提供することを目的と
したものである。
で出力電圧として高い電圧の約2.4［Ｖ］を得るととも
にNPNトランジスタ１と２のエミッタ電流を等しくして
温度補償をさらに良くした回路を提供することを目的と
したものである。
問題点を解決するための手段 本発明の基準電圧発生回路は、第１のNPNトランジスタ
のエミッタを接地点に、ベースとコレクタを共通接続
し、エミッタ，ベースおよびコレクタがそれぞれ共通に
接続された複数個のトランジスタにより形成された第２
のNPNトランジスタのエミッタを第１の抵抗を介して接
地点に、ベースを前記第１のNPNトランジスタのベース
に接続し、ベースを共通接続した第3,第４のNPNトラン
ジスタの各エミッタをそれぞれ前記第１と第２のNPNト
ランジスタのコレクタに接続し、かつ前記第４のNPNト
ランジスタのベースとコレクタを共通に接続し、ベース
を共通接続した第1,第２のPNPトランジスタの内、同第
１のPNPトランジスタのコレクタとベースを共通接続
し、これをさらに第３のNPNトランジスタのコレクタに
接続し、前記第２のPNPトランジスタのコレクタを第２
の抵抗を介して前記第４のNPNトランジスタのコレクタ
に接続し、ベースを共通に接続した第３と第４のPNPト
ランジスタのエミッタをそれぞれ第３と第４の抵抗を介
して電源端子に、それぞれのコレクタを第１と第２のPN
Pトランジスタの各コレクタに接続し、かつ前記第４のP
NPトランジスタのベースとコレクタを接続し、さらに第
５のNPNトランジスタのエミッタを第５の抵抗を介して
接地点に、コレクタを電源端子に、ベースを前記第３の
NPNトランジスタのコレクタに接続し、前記第２のPNPト
ランジスタのコレクタを出力端子に接続した構成のもの
である。
のエミッタを接地点に、ベースとコレクタを共通接続
し、エミッタ，ベースおよびコレクタがそれぞれ共通に
接続された複数個のトランジスタにより形成された第２
のNPNトランジスタのエミッタを第１の抵抗を介して接
地点に、ベースを前記第１のNPNトランジスタのベース
に接続し、ベースを共通接続した第3,第４のNPNトラン
ジスタの各エミッタをそれぞれ前記第１と第２のNPNト
ランジスタのコレクタに接続し、かつ前記第４のNPNト
ランジスタのベースとコレクタを共通に接続し、ベース
を共通接続した第1,第２のPNPトランジスタの内、同第
１のPNPトランジスタのコレクタとベースを共通接続
し、これをさらに第３のNPNトランジスタのコレクタに
接続し、前記第２のPNPトランジスタのコレクタを第２
の抵抗を介して前記第４のNPNトランジスタのコレクタ
に接続し、ベースを共通に接続した第３と第４のPNPト
ランジスタのエミッタをそれぞれ第３と第４の抵抗を介
して電源端子に、それぞれのコレクタを第１と第２のPN
Pトランジスタの各コレクタに接続し、かつ前記第４のP
NPトランジスタのベースとコレクタを接続し、さらに第
５のNPNトランジスタのエミッタを第５の抵抗を介して
接地点に、コレクタを電源端子に、ベースを前記第３の
NPNトランジスタのコレクタに接続し、前記第２のPNPト
ランジスタのコレクタを出力端子に接続した構成のもの
である。
作用 本発明の基準電圧発生回路によれば、基電圧発生部にト
ランジスタを１段縦列に接続して、出力電圧を２倍にす
るととともに、ベース電流によって減少した分の電流を
補償することができる。さらに、カレントミラー回路を
２段縦列に接続してそれぞれのコレクタから均一の電流
を供給することができる。
ランジスタを１段縦列に接続して、出力電圧を２倍にす
るととともに、ベース電流によって減少した分の電流を
補償することができる。さらに、カレントミラー回路を
２段縦列に接続してそれぞれのコレクタから均一の電流
を供給することができる。
実施例 本発明の基準電圧発生回路の実施例を第１図の回路図を
参照して説明する。
参照して説明する。
この回路は、まずNPNトランジスタ１のエミッタを接地
点に、ベースとコレクタを共通に接続する。また、エミ
ッタ，ベースおよびコレクタがそれぞれ共通に接続され
た４個のトランジスタにより形成されたNPNトランジス
タ２のエミッタを抵抗R1を介して接地点に、ベースをNP
Nトランジスタ１のベースに接続する。次にベースを共
通接続したNPNトランジスタ６と７の各エミッタをそれ
ぞれNPNトランジスタ１と２のコレクタに接続し、かつN
PNトランジスタ７のベースとコレクタを共通に接続す
る。次にベースを共通接続したPNPトランジスタ８と９
の内、PNPトランジスタ８のコレクタとベースを共通接
続し、これをさらにNPNトランジスタ６のコレクタに接
続し、PNPトランジスタ９のコレクタを抵抗R2を介してN
PNトランジスタ７のコレクタに接続する。そしてベース
を共通接続したPNPトランジスタ３と４のエミッタをそ
れぞれ抵抗R4とR5を介して電源端子に、それぞれのコレ
クタをPNPトランジスタ８と９の各コレクタに接続し、
かつPNPトランジスタ４のベースとコレクタを接続す
る。さらに、NPNトランジスタ５のエミッタを抵抗R3を
介して接地点に、コレクタを電源端子に、ベースをNPN
トランジスタ６のコレクタに接続する。そして、PNPト
ランジスタ９のコレクタより出力端子10を取り出す。以
上により本発明の回路が構成される。
点に、ベースとコレクタを共通に接続する。また、エミ
ッタ，ベースおよびコレクタがそれぞれ共通に接続され
た４個のトランジスタにより形成されたNPNトランジス
タ２のエミッタを抵抗R1を介して接地点に、ベースをNP
Nトランジスタ１のベースに接続する。次にベースを共
通接続したNPNトランジスタ６と７の各エミッタをそれ
ぞれNPNトランジスタ１と２のコレクタに接続し、かつN
PNトランジスタ７のベースとコレクタを共通に接続す
る。次にベースを共通接続したPNPトランジスタ８と９
の内、PNPトランジスタ８のコレクタとベースを共通接
続し、これをさらにNPNトランジスタ６のコレクタに接
続し、PNPトランジスタ９のコレクタを抵抗R2を介してN
PNトランジスタ７のコレクタに接続する。そしてベース
を共通接続したPNPトランジスタ３と４のエミッタをそ
れぞれ抵抗R4とR5を介して電源端子に、それぞれのコレ
クタをPNPトランジスタ８と９の各コレクタに接続し、
かつPNPトランジスタ４のベースとコレクタを接続す
る。さらに、NPNトランジスタ５のエミッタを抵抗R3を
介して接地点に、コレクタを電源端子に、ベースをNPN
トランジスタ６のコレクタに接続する。そして、PNPト
ランジスタ９のコレクタより出力端子10を取り出す。以
上により本発明の回路が構成される。
この回路に於て、NPNトランジスタ1,2,6および７と抵抗
R1とR2で基準電圧発生回路部を構成する。NPNトランジ
スタ２はNPNトランジスタ１と同じサイズのトランジス
タを４個接続したもので、抵抗R1とともにNPNトランジ
スタ１の温度特性を補償するための電流を作る。また、
NPNトランジスタ１と７は基準電圧を発生する基となる
ベース・エミッタ間電圧（VBE）を発生させる。NPNトラ
ンジスタ６と７はNPNトランジスタ１と２のベース電流
を補償してNPNトランジスタ１と２のエミッタ電流を等
しくする。PNPトランジスタ3,4,8および９はカレントミ
ラー回路は２段に縦属接続した構成で基準電圧発生回路
部に等しい電流を流すための定電流源回路部を構成す
る。また、NPNトランジスタ５と抵抗R3は起動回路部を
構成する。
R1とR2で基準電圧発生回路部を構成する。NPNトランジ
スタ２はNPNトランジスタ１と同じサイズのトランジス
タを４個接続したもので、抵抗R1とともにNPNトランジ
スタ１の温度特性を補償するための電流を作る。また、
NPNトランジスタ１と７は基準電圧を発生する基となる
ベース・エミッタ間電圧（VBE）を発生させる。NPNトラ
ンジスタ６と７はNPNトランジスタ１と２のベース電流
を補償してNPNトランジスタ１と２のエミッタ電流を等
しくする。PNPトランジスタ3,4,8および９はカレントミ
ラー回路は２段に縦属接続した構成で基準電圧発生回路
部に等しい電流を流すための定電流源回路部を構成す
る。また、NPNトランジスタ５と抵抗R3は起動回路部を
構成する。
なお、電源端子には5Vの電源電圧（VCC）を接続する。
本発明は上記した構成により、出力端子10より取り出さ
れる出力電圧（VOUT）は VOUT＝２VBE＋ＫVT ……（１） で表わされる。ここで VBE＝VGO−VT［（γ−α）lnT−lnEG］ ……（２） と表わされる。但し、VT＝kT/q,VGOは絶対零度でのバン
ドギャップ電圧、E,γはデバイスパラメータ、G,α,Kは
回路パラメータ、Ｔは温度である。
れる出力電圧（VOUT）は VOUT＝２VBE＋ＫVT ……（１） で表わされる。ここで VBE＝VGO−VT［（γ−α）lnT−lnEG］ ……（２） と表わされる。但し、VT＝kT/q,VGOは絶対零度でのバン
ドギャップ電圧、E,γはデバイスパラメータ、G,α,Kは
回路パラメータ、Ｔは温度である。
（２）式を（１）式に代入して、温度Ｔに関して微分し
て、その値がＴ＝T0の時０になったとすると、 （３）式を整理すると （Ｋ＋2lnEG）＝２（γ−α）lnT0＋２（γ−α） ……
（４） 式（１），（２），（４）より、温度Ｔ＝T0における出
力電圧VOUTは となる。
て、その値がＴ＝T0の時０になったとすると、 （３）式を整理すると （Ｋ＋2lnEG）＝２（γ−α）lnT0＋２（γ−α） ……
（４） 式（１），（２），（４）より、温度Ｔ＝T0における出
力電圧VOUTは となる。
（５）式より、広い温度範囲で出力電圧 VOUT２VGOになることが一般的に知られている。とこ
ろでシリコンのバンドギャップ電圧（VGO）は1.205Vで
あるので本発明の場合、温度依存性の低い状態で約2.4V
という従来の２倍の出力電圧が得られる。またベース電
流を補償する回路形式により、ベース電流の温度特性に
よる出力電圧の温度依存性への影響も取り除かれる。
ろでシリコンのバンドギャップ電圧（VGO）は1.205Vで
あるので本発明の場合、温度依存性の低い状態で約2.4V
という従来の２倍の出力電圧が得られる。またベース電
流を補償する回路形式により、ベース電流の温度特性に
よる出力電圧の温度依存性への影響も取り除かれる。
発明の効果 本発明の基準電圧発生回路によれば、簡易な回路構成
で、温度依存性の極めて低い状態で約2.4［Ｖ］の高い
定電圧を得ることができる。
で、温度依存性の極めて低い状態で約2.4［Ｖ］の高い
定電圧を得ることができる。
第１図は本発明の基準電圧発生回路の実施例を示す回路
図、第２図は従来の基準電圧発生回路を示す回路図であ
る。 1,2,5,6,7……NPNトランジスタ、3,4,8,9……PNPトラン
ジスタ、10……出力端子、R1，R2，R3，R4，R5……抵
抗。
図、第２図は従来の基準電圧発生回路を示す回路図であ
る。 1,2,5,6,7……NPNトランジスタ、3,4,8,9……PNPトラン
ジスタ、10……出力端子、R1，R2，R3，R4，R5……抵
抗。
Claims (1)
- 【請求項１】第１のNPNトランジスタのエミッタを接地
点に、ベースとコレクタを共通接続し、エミッタ，ベー
スおよびコレクタがそれぞれ共通に接続された複数個の
トランジスタにより形成された第２のNPNトランジスタ
のエミッタを第１の抵抗を介して接地点に、ベースを前
記第１のNPNトランジスタのベースに接続し、ベースを
共通接続した第３と第４のNPNトランジスタの各エミッ
タをそれぞれ前記第１と第２のNPNトランジスタのコレ
クタに接続し、かつ前記第４のNPNトランジスタのベー
スとコレクタを共通に接続し、ベースを共通接続した第
１と第２のPNPトランジスタの内、同第１のPNPトランジ
スタのコレクタとベースを共通接続し、これをさらに第
３のNPNトランジスタのコレクタに接続し、前記第２のP
NPトランジスタのコレクタを第２の抵抗を介して前記第
４のNPNトランジスタのコレクタに接続し、ベースを共
通接続した第３と第４のPNPトランジスタのエミッタを
それぞれ第３と第４の抵抗を介して電源端子に、それぞ
れのコレクタを前記第１と第２のPNPトランジスタの各
コレクタに接続し、かつ前記第４のPNPトランジスタの
ベースとコレクタを接続し、さらに第５のNPNトランジ
スタのエミッタを第５の抵抗を介して接地点に、コレク
タを電源端子に、ベースを前記第３のNPNトランジスタ
のコレクタに接続し、前記第２のPNPトランジスタのコ
レクタを出力端子に接続したことを特徴とする基準電圧
発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1470487A JPH0682309B2 (ja) | 1987-01-23 | 1987-01-23 | 基準電圧発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1470487A JPH0682309B2 (ja) | 1987-01-23 | 1987-01-23 | 基準電圧発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63182723A JPS63182723A (ja) | 1988-07-28 |
| JPH0682309B2 true JPH0682309B2 (ja) | 1994-10-19 |
Family
ID=11868563
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1470487A Expired - Lifetime JPH0682309B2 (ja) | 1987-01-23 | 1987-01-23 | 基準電圧発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0682309B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2641626B1 (fr) * | 1989-01-11 | 1991-06-14 | Sgs Thomson Microelectronics | Generateur de tension de reference stable |
| GB9223338D0 (en) * | 1992-11-06 | 1992-12-23 | Sgs Thomson Microelectronics | Low voltage reference current generating circuit |
| JP4513209B2 (ja) * | 2000-12-28 | 2010-07-28 | 富士電機システムズ株式会社 | 半導体集積回路 |
-
1987
- 1987-01-23 JP JP1470487A patent/JPH0682309B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63182723A (ja) | 1988-07-28 |
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