JPH09146648A - 基準電圧発生回路 - Google Patents
基準電圧発生回路Info
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- JPH09146648A JPH09146648A JP7323570A JP32357095A JPH09146648A JP H09146648 A JPH09146648 A JP H09146648A JP 7323570 A JP7323570 A JP 7323570A JP 32357095 A JP32357095 A JP 32357095A JP H09146648 A JPH09146648 A JP H09146648A
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- mirror circuit
- current mirror
- collector
- transistor
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Abstract
(57)【要約】
【課題】 1V程度の電源電圧で動作する、バンドギャッ
プ電圧を利用した温度依存性のない、0.1V程度の任意の
低電圧の基準電圧を発生することのできる基準電圧発生
回路を提供する。 【解決手段】 カレントミラー接続された２対のＰＮＰ
・ＮＰＮトランジスタを電源・接地間に対向して接続
し、接地側の１つのトランジスタのエミッタ面積を他の
Ｎ倍にし、そのトランジスタのエミッタ・接地間に抵抗
を挿入し、エミッタ・ベース間電圧を抵抗Ｒ１、Ｒ２に
より分割し基準電圧を得る。Ｎ、Ｒ１、Ｒ２の値を選択
することにより、温度補償された任意の低電圧基準電圧
が得られる。
プ電圧を利用した温度依存性のない、0.1V程度の任意の
低電圧の基準電圧を発生することのできる基準電圧発生
回路を提供する。 【解決手段】 カレントミラー接続された２対のＰＮＰ
・ＮＰＮトランジスタを電源・接地間に対向して接続
し、接地側の１つのトランジスタのエミッタ面積を他の
Ｎ倍にし、そのトランジスタのエミッタ・接地間に抵抗
を挿入し、エミッタ・ベース間電圧を抵抗Ｒ１、Ｒ２に
より分割し基準電圧を得る。Ｎ、Ｒ１、Ｒ２の値を選択
することにより、温度補償された任意の低電圧基準電圧
が得られる。
Description
【０００１】
【発明の属する技術分野】本発明は、基準電圧発生回
路、特に、半導体チップ上に構成される、温度補償され
た基準電圧発生回路に関する。
路、特に、半導体チップ上に構成される、温度補償され
た基準電圧発生回路に関する。
【０００２】
【従来の技術】半導体回路の基準電圧源として、バンド
ギャップ電圧を利用したバンドギャップ回路が広く用い
られている。
ギャップ電圧を利用したバンドギャップ回路が広く用い
られている。
【０００３】図２に従来のバンドギャップ回路の代表例
を示す。Ｑ３、Ｑ４はエミッタ面積を同じくする１対の
ＰＮＰトランジスタで、両エミッタが正の電源Ｖccに接
続され、Ｑ４を基準入力側とする第１のカレントミラー
回路を構成している。Ｑ１、Ｑ２は、エミッタ面積比を
１：ＮとするＮＰＮトランジスタで、第２のカレントミ
ラー回路を構成し、基準入力側のトランジスタＱ１のコ
レクタが第１のカレントミラー回路の出力側トランジス
タＱ３のコレクタに、また出力側トランジスタＱ２のコ
レクタが第１のカレントミラー回路の基準入力側Ｑ４の
コレクタに接続されている。トランジスタＱ１のエミッ
タは抵抗Ｒ５を介して接地され、トランジスタＱ２のエ
ミッタは抵抗Ｒ４及びＲ５を介して接地されている。基
準電圧ＶREF は第２のカレントミラー回路の互いに接続
されたベース端子から取りだされる。
を示す。Ｑ３、Ｑ４はエミッタ面積を同じくする１対の
ＰＮＰトランジスタで、両エミッタが正の電源Ｖccに接
続され、Ｑ４を基準入力側とする第１のカレントミラー
回路を構成している。Ｑ１、Ｑ２は、エミッタ面積比を
１：ＮとするＮＰＮトランジスタで、第２のカレントミ
ラー回路を構成し、基準入力側のトランジスタＱ１のコ
レクタが第１のカレントミラー回路の出力側トランジス
タＱ３のコレクタに、また出力側トランジスタＱ２のコ
レクタが第１のカレントミラー回路の基準入力側Ｑ４の
コレクタに接続されている。トランジスタＱ１のエミッ
タは抵抗Ｒ５を介して接地され、トランジスタＱ２のエ
ミッタは抵抗Ｒ４及びＲ５を介して接地されている。基
準電圧ＶREF は第２のカレントミラー回路の互いに接続
されたベース端子から取りだされる。
【０００４】この回路はトランジスタＱ１のベース・エ
ミッタ間のバンドギャップ電圧ＶBE10を利用して基準電
圧を得るものである。このバンドギャップ電圧ＶBE10は
負の温度係数を有し、シリコントランジスタでは絶対０
度でＶBE10 = 1.205V の値を持つ。一方ベース・エミッ
タ間電圧は、エミッタの電流密度の自然対数と絶対温度
に比例する正の温度係数項を有する。この回路は、抵抗
Ｒ５に生ずる、Ｑ１、Ｑ２のエミッタ電流密度差に起因
する正の温度係数を有する電圧によって、負の温度係数
を有するＱ１のバンドギャップ電圧を補償することによ
り温度依存性をなくした基準電圧ＶREF = 1.205V（シリ
コンの場合）を得るものである。
ミッタ間のバンドギャップ電圧ＶBE10を利用して基準電
圧を得るものである。このバンドギャップ電圧ＶBE10は
負の温度係数を有し、シリコントランジスタでは絶対０
度でＶBE10 = 1.205V の値を持つ。一方ベース・エミッ
タ間電圧は、エミッタの電流密度の自然対数と絶対温度
に比例する正の温度係数項を有する。この回路は、抵抗
Ｒ５に生ずる、Ｑ１、Ｑ２のエミッタ電流密度差に起因
する正の温度係数を有する電圧によって、負の温度係数
を有するＱ１のバンドギャップ電圧を補償することによ
り温度依存性をなくした基準電圧ＶREF = 1.205V（シリ
コンの場合）を得るものである。
【０００５】第１のカレントミラー回路では、トランジ
スタＱ３、Ｑ４は、それぞれのエミッタ面積及びベース
・エミッタ間電圧ＶBE3 、ＶBE4 を同じくし、従ってそ
れぞれのコレクタ電流値を同じくする。トランジスタＱ
４のコレクタ電流は第２のカレントミラー回路のトラン
ジスタＱ２のコレクタ電流であり、また、基準電圧出力
ＶREF の負荷インピーダンスが十分に高いとき、トラン
ジスタＱ３のコレクタ電流はトランジスタＱ１のコレク
タ電流に等しい。従って、これらコレクタ電流の値Ｉ0
は、トランジスタＱ１、Ｑ２のベース・エミッタ間電圧
の差ＶBE1 - ＶBE2 及びエミッタ面積比Ｎによりユニー
クに定まる。
スタＱ３、Ｑ４は、それぞれのエミッタ面積及びベース
・エミッタ間電圧ＶBE3 、ＶBE4 を同じくし、従ってそ
れぞれのコレクタ電流値を同じくする。トランジスタＱ
４のコレクタ電流は第２のカレントミラー回路のトラン
ジスタＱ２のコレクタ電流であり、また、基準電圧出力
ＶREF の負荷インピーダンスが十分に高いとき、トラン
ジスタＱ３のコレクタ電流はトランジスタＱ１のコレク
タ電流に等しい。従って、これらコレクタ電流の値Ｉ0
は、トランジスタＱ１、Ｑ２のベース・エミッタ間電圧
の差ＶBE1 - ＶBE2 及びエミッタ面積比Ｎによりユニー
クに定まる。
【０００６】このとき、次式の関係が成り立つ。 ＶBE1 - ＶBE2 = Ｒ４・Ｉ0 （１） また、 ＶBE1 - ＶBE2 = （kT／q ）・ln（Ｊ1 ） - （kT／q ）・ln（Ｊ2 ） = （kT／q ）・ln（Ｊ1 ／Ｊ2 ） （２） ここで、k はボルツマン定数、T は絶対温度、q は電子
の電荷である。またＪ1 、Ｊ2 はトランジスタＱ1 、Ｑ
2 のそれぞれのエミッタ電流密度、ln（x ）は xの自然
対数である。
の電荷である。またＪ1 、Ｊ2 はトランジスタＱ1 、Ｑ
2 のそれぞれのエミッタ電流密度、ln（x ）は xの自然
対数である。
【０００７】トランジスタＱ１、Ｑ２はコレクタ電流を
等しくし（Ｉ0 ）、１：Ｎのエミッタ面積比を持つた
め、Ｊ1 ／Ｊ2 = Ｎとなり、またＲ５には２Ｉ0 の電流
が流れる。よって、 ＶREF = ＶBE1 + 2 Ｉ0 Ｒ５ = ＶBE1 + 2 （Ｒ５／Ｒ４）（kT／q ）・ln（Ｎ） となる。前述のようにＶBE1 は負の温度係数（バンドギ
ャップ電圧に起因する負の温度係数項と、これに比べて
小さなエミッタ電流密度に依存する正の温度係数項）を
有するので、例えばこれを -2.5mV ／K °とするとき、 2 （Ｒ５／Ｒ４）（kT／q ）・ln（Ｎ） = +2.5T（mV） すなわち 2 （Ｒ５／Ｒ４）・ln（Ｎ） = 29.4 （３） に設定することにより、温度依存性のない基準電圧ＶRE
F = 1.205V（シリコンの場合）が得られる。
等しくし（Ｉ0 ）、１：Ｎのエミッタ面積比を持つた
め、Ｊ1 ／Ｊ2 = Ｎとなり、またＲ５には２Ｉ0 の電流
が流れる。よって、 ＶREF = ＶBE1 + 2 Ｉ0 Ｒ５ = ＶBE1 + 2 （Ｒ５／Ｒ４）（kT／q ）・ln（Ｎ） となる。前述のようにＶBE1 は負の温度係数（バンドギ
ャップ電圧に起因する負の温度係数項と、これに比べて
小さなエミッタ電流密度に依存する正の温度係数項）を
有するので、例えばこれを -2.5mV ／K °とするとき、 2 （Ｒ５／Ｒ４）（kT／q ）・ln（Ｎ） = +2.5T（mV） すなわち 2 （Ｒ５／Ｒ４）・ln（Ｎ） = 29.4 （３） に設定することにより、温度依存性のない基準電圧ＶRE
F = 1.205V（シリコンの場合）が得られる。
【０００８】
【発明が解決しようとする課題】しかしながら、この従
来のバンドギャップ回路で得られる基準電圧は、半導体
の素材によって定まる絶対温度０度におけるバンドギャ
ップ電圧に等しく1V以上の値となるため、例えば、数10
mV程度の微小電圧の検出を行う場合などの基準電圧を得
ようとする場合、抵抗分割を行っても抵抗の温度係数の
影響を受け十分安定した基準電圧が得られないという問
題点があった。
来のバンドギャップ回路で得られる基準電圧は、半導体
の素材によって定まる絶対温度０度におけるバンドギャ
ップ電圧に等しく1V以上の値となるため、例えば、数10
mV程度の微小電圧の検出を行う場合などの基準電圧を得
ようとする場合、抵抗分割を行っても抵抗の温度係数の
影響を受け十分安定した基準電圧が得られないという問
題点があった。
【０００９】また、図２の回路構成例でいえば、トラン
ジスタＱ３のコレクタ・エミッタ間電圧ＶCE3 を約0.2V
とすると、 Ｖcc >ＶREF + ＶCE3 = 1.405V の電源電圧を必要とし、1V程度の低電圧電源で動作する
回路には使用できないという問題点もあった。
ジスタＱ３のコレクタ・エミッタ間電圧ＶCE3 を約0.2V
とすると、 Ｖcc >ＶREF + ＶCE3 = 1.405V の電源電圧を必要とし、1V程度の低電圧電源で動作する
回路には使用できないという問題点もあった。
【００１０】本発明はかかる問題点を解決するためにな
されたものであり、1V程度の電源電圧で動作し、0.1V程
度の任意の値の基準電圧を発生することのできる基準電
圧発生回路を提供することを目的とする。
されたものであり、1V程度の電源電圧で動作し、0.1V程
度の任意の値の基準電圧を発生することのできる基準電
圧発生回路を提供することを目的とする。
【００１１】
【課題を解決するための手段】本発明に係る基準電圧発
生回路は、エミッタ面積を同じくし、それぞれのエミッ
タが正の電源に接続された１対のＰＮＰトランジスタか
らなる第１のカレントミラー回路と、エミッタが接地さ
れコレクタがこの第１のカレントミラー回路の出力側コ
レクタに接続されたＮＰＮトランジスタを基準入力側ト
ランジスタとし、エミッタが第１の抵抗を介して接地さ
れコレクタが前記第１のカレントミラー回路の基準入力
側コレクタに接続され前記基準入力側トランジスタより
大きいエミッタ面積を持つＮＰＮトランジスタを出力側
トランジスタとする第２のカレントミラー回路と、この
第２のカレントミラー回路の出力側トランジスタのベー
ス・エミッタ間に接続される、直列接続された第２、第
３の抵抗と、この第２、第３の抵抗の接続点に接続され
る基準電圧出力端子とを備え、この第２、第３の抵抗の
抵抗比を、その接続点に発生する基準電圧値の、前記第
２のカレントミラー回路の出力側トランジスタのバンド
ギャップ電圧に起因する負の温度係数項と、エミッタ電
流密度に依存するする正の温度係数項とが互いに相殺す
るよう設定したことを特徴とする。
生回路は、エミッタ面積を同じくし、それぞれのエミッ
タが正の電源に接続された１対のＰＮＰトランジスタか
らなる第１のカレントミラー回路と、エミッタが接地さ
れコレクタがこの第１のカレントミラー回路の出力側コ
レクタに接続されたＮＰＮトランジスタを基準入力側ト
ランジスタとし、エミッタが第１の抵抗を介して接地さ
れコレクタが前記第１のカレントミラー回路の基準入力
側コレクタに接続され前記基準入力側トランジスタより
大きいエミッタ面積を持つＮＰＮトランジスタを出力側
トランジスタとする第２のカレントミラー回路と、この
第２のカレントミラー回路の出力側トランジスタのベー
ス・エミッタ間に接続される、直列接続された第２、第
３の抵抗と、この第２、第３の抵抗の接続点に接続され
る基準電圧出力端子とを備え、この第２、第３の抵抗の
抵抗比を、その接続点に発生する基準電圧値の、前記第
２のカレントミラー回路の出力側トランジスタのバンド
ギャップ電圧に起因する負の温度係数項と、エミッタ電
流密度に依存するする正の温度係数項とが互いに相殺す
るよう設定したことを特徴とする。
【００１２】また、エミッタ面積を同じくし、それぞれ
のエミッタが負の電源に接続された１対のＮＰＮトラン
ジスタからなる第１のカレントミラー回路と、エミッタ
が接地されコレクタがこの第１のカレントミラー回路の
出力側コレクタに接続されたＰＮＰトランジスタを基準
入力側トランジスタとし、エミッタが第１の抵抗を介し
て接地されコレクタが前記第１のカレントミラー回路の
基準入力側コレクタに接続され前記基準入力側トランジ
スタより大きいエミッタ面積を持つＰＮＰトランジスタ
を出力側トランジスタとする第２のカレントミラー回路
と、この第２のカレントミラー回路の出力側トランジス
タのベース・エミッタ間に接続される、直列接続された
第２、第３の抵抗と、この第２、第３の抵抗の接続点に
接続される基準電圧出力端子とを備え、この第２、第３
の抵抗の抵抗比を、その接続点に発生する基準電圧値
の、前記第２のカレントミラー回路の出力側トランジス
タのバンドギャップ電圧に起因する負の温度係数項と、
エミッタ電流密度に依存するする正の温度係数項とが互
いに相殺するよう設定したことを特徴とする。
のエミッタが負の電源に接続された１対のＮＰＮトラン
ジスタからなる第１のカレントミラー回路と、エミッタ
が接地されコレクタがこの第１のカレントミラー回路の
出力側コレクタに接続されたＰＮＰトランジスタを基準
入力側トランジスタとし、エミッタが第１の抵抗を介し
て接地されコレクタが前記第１のカレントミラー回路の
基準入力側コレクタに接続され前記基準入力側トランジ
スタより大きいエミッタ面積を持つＰＮＰトランジスタ
を出力側トランジスタとする第２のカレントミラー回路
と、この第２のカレントミラー回路の出力側トランジス
タのベース・エミッタ間に接続される、直列接続された
第２、第３の抵抗と、この第２、第３の抵抗の接続点に
接続される基準電圧出力端子とを備え、この第２、第３
の抵抗の抵抗比を、その接続点に発生する基準電圧値
の、前記第２のカレントミラー回路の出力側トランジス
タのバンドギャップ電圧に起因する負の温度係数項と、
エミッタ電流密度に依存するする正の温度係数項とが互
いに相殺するよう設定したことを特徴とする。
【００１３】また、本発明に係る基準電圧電源回路は、
エミッタ面積を同じくし、それぞれのエミッタが正の電
源に接続された１対のＰＮＰトランジスタからなる第１
のカレントミラー回路と、エミッタが接地されコレクタ
がこの第１のカレントミラー回路の出力側コレクタに接
続されたＮＰＮトランジスタを基準入力側トランジスタ
とし、エミッタが第１の抵抗を介して接地されコレクタ
が前記第１のカレントミラー回路の基準入力側コレクタ
に接続され前記基準入力側トランジスタより大きいエミ
ッタ面積を持つＮＰＮトランジスタを出力側トランジス
タとする第２のカレントミラー回路と、この第２のカレ
ントミラー回路の出力側トランジスタのベース・エミッ
タ間に接続される、直列接続された第２、第３の抵抗
と、エミッタ面積を同じくし、それぞれのエミッタが正
の電源に接続された１対のＰＮＰトランジスタからなる
第３のカレントミラー回路と、コレクタが接地されエミ
ッタがこの第３のカレントミラー回路の出力側コレクタ
に接続されベースが前記第２、第３の抵抗の接続点に接
続されたＰＮＰトランジスタと、ベースが前記第２、第
３の抵抗の接続点に接続されたＰＮＰトランジスタとエ
ミッタ面積を同じくし、コレクタが前記第３のカレント
ミラー回路の基準入力側コレクタに接続され、ベースが
前記第３のカレントミラー回路の出力側コレクタに接続
され、エミッタが基準電圧出力端子に接続されるととも
に第４の抵抗を介して接地されたＮＰＮトランジスタと
を備え、前記第２、第３の抵抗の抵抗比を、その接続点
に発生する基準電圧値の、前記第２のカレントミラー回
路の出力側トランジスタのバンドギャップ電圧に起因す
る負の温度係数項と、エミッタ電流密度に依存するする
正の温度係数項とが互いに相殺するよう設定し、この基
準電圧値と同電位の基準電圧を前記基準電圧出力端子か
ら出力することを特徴とする。
エミッタ面積を同じくし、それぞれのエミッタが正の電
源に接続された１対のＰＮＰトランジスタからなる第１
のカレントミラー回路と、エミッタが接地されコレクタ
がこの第１のカレントミラー回路の出力側コレクタに接
続されたＮＰＮトランジスタを基準入力側トランジスタ
とし、エミッタが第１の抵抗を介して接地されコレクタ
が前記第１のカレントミラー回路の基準入力側コレクタ
に接続され前記基準入力側トランジスタより大きいエミ
ッタ面積を持つＮＰＮトランジスタを出力側トランジス
タとする第２のカレントミラー回路と、この第２のカレ
ントミラー回路の出力側トランジスタのベース・エミッ
タ間に接続される、直列接続された第２、第３の抵抗
と、エミッタ面積を同じくし、それぞれのエミッタが正
の電源に接続された１対のＰＮＰトランジスタからなる
第３のカレントミラー回路と、コレクタが接地されエミ
ッタがこの第３のカレントミラー回路の出力側コレクタ
に接続されベースが前記第２、第３の抵抗の接続点に接
続されたＰＮＰトランジスタと、ベースが前記第２、第
３の抵抗の接続点に接続されたＰＮＰトランジスタとエ
ミッタ面積を同じくし、コレクタが前記第３のカレント
ミラー回路の基準入力側コレクタに接続され、ベースが
前記第３のカレントミラー回路の出力側コレクタに接続
され、エミッタが基準電圧出力端子に接続されるととも
に第４の抵抗を介して接地されたＮＰＮトランジスタと
を備え、前記第２、第３の抵抗の抵抗比を、その接続点
に発生する基準電圧値の、前記第２のカレントミラー回
路の出力側トランジスタのバンドギャップ電圧に起因す
る負の温度係数項と、エミッタ電流密度に依存するする
正の温度係数項とが互いに相殺するよう設定し、この基
準電圧値と同電位の基準電圧を前記基準電圧出力端子か
ら出力することを特徴とする。
【００１４】また、エミッタ面積を同じくし、それぞれ
のエミッタが負の電源に接続された１対のＮＰＮトラン
ジスタからなる第１のカレントミラー回路と、エミッタ
が接地されコレクタがこの第１のカレントミラー回路の
出力側コレクタに接続されたＰＮＰトランジスタを基準
入力側トランジスタとし、エミッタが第１の抵抗を介し
て接地されコレクタが前記第１のカレントミラー回路の
基準入力側コレクタに接続され前記基準入力側トランジ
スタより大きいエミッタ面積を持つＰＮＰトランジスタ
を出力側トランジスタとする第２のカレントミラー回路
と、この第２のカレントミラー回路の出力側トランジス
タのベース・エミッタ間に接続される、直列接続された
第２、第３の抵抗と、エミッタ面積を同じくし、それぞ
れのエミッタが負の電源に接続された１対のＮＰＮトラ
ンジスタからなる第３のカレントミラー回路と、コレク
タが接地されエミッタがこの第３のカレントミラー回路
の出力側コレクタに接続されベースが前記第２、第３の
抵抗の接続点に接続されたＮＰＮトランジスタと、ベー
スが前記第２、第３の抵抗の接続点に接続されたＮＰＮ
トランジスタとエミッタ面積を同じくし、コレクタが前
記第３のカレントミラー回路の基準入力側コレクタに接
続され、ベースが前記第３のカレントミラー回路の出力
側コレクタに接続され、エミッタが基準電圧出力端子に
接続されるとともに第４の抵抗を介して接地されたＰＮ
Ｐトランジスタとを備え、前記第２、第３の抵抗の抵抗
比を、その接続点に発生する基準電圧値の、前記第２の
カレントミラー回路の出力側トランジスタのバンドギャ
ップ電圧に起因する負の温度係数項と、エミッタ電流密
度に依存するする正の温度係数項とが互いに相殺するよ
う設定し、この基準電圧値と同電位の基準電圧を前記基
準電圧電源出力端子から出力することを特徴とする。
のエミッタが負の電源に接続された１対のＮＰＮトラン
ジスタからなる第１のカレントミラー回路と、エミッタ
が接地されコレクタがこの第１のカレントミラー回路の
出力側コレクタに接続されたＰＮＰトランジスタを基準
入力側トランジスタとし、エミッタが第１の抵抗を介し
て接地されコレクタが前記第１のカレントミラー回路の
基準入力側コレクタに接続され前記基準入力側トランジ
スタより大きいエミッタ面積を持つＰＮＰトランジスタ
を出力側トランジスタとする第２のカレントミラー回路
と、この第２のカレントミラー回路の出力側トランジス
タのベース・エミッタ間に接続される、直列接続された
第２、第３の抵抗と、エミッタ面積を同じくし、それぞ
れのエミッタが負の電源に接続された１対のＮＰＮトラ
ンジスタからなる第３のカレントミラー回路と、コレク
タが接地されエミッタがこの第３のカレントミラー回路
の出力側コレクタに接続されベースが前記第２、第３の
抵抗の接続点に接続されたＮＰＮトランジスタと、ベー
スが前記第２、第３の抵抗の接続点に接続されたＮＰＮ
トランジスタとエミッタ面積を同じくし、コレクタが前
記第３のカレントミラー回路の基準入力側コレクタに接
続され、ベースが前記第３のカレントミラー回路の出力
側コレクタに接続され、エミッタが基準電圧出力端子に
接続されるとともに第４の抵抗を介して接地されたＰＮ
Ｐトランジスタとを備え、前記第２、第３の抵抗の抵抗
比を、その接続点に発生する基準電圧値の、前記第２の
カレントミラー回路の出力側トランジスタのバンドギャ
ップ電圧に起因する負の温度係数項と、エミッタ電流密
度に依存するする正の温度係数項とが互いに相殺するよ
う設定し、この基準電圧値と同電位の基準電圧を前記基
準電圧電源出力端子から出力することを特徴とする。
【００１５】さらに、本発明に係る基準電圧発生回路は
上記第３のカレントミラー回路を備えた基準電圧発生回
路を多段カスケード接続した回路を備えたことを特徴と
する。
上記第３のカレントミラー回路を備えた基準電圧発生回
路を多段カスケード接続した回路を備えたことを特徴と
する。
【００１６】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。図１は、本発明の一実施形
態を示す回路図であり、図２と同一符号は同一又は相当
部分を示す。図２と同様、Ｑ３、Ｑ４はエミッタ面積を
同じくする一対のＰＮＰトランジスタで、両エミッタが
正の電源Ｖccに接続され、Ｑ３を基準入力側とする第１
のカレントミラー回路を構成している。Ｑ１、Ｑ２は、
エミッタ面積比を１：ＮとするＮＰＮトランジスタで、
第２のカレントミラー回路を構成し、基準入力側のトラ
ンジスタＱ１のコレクタが第１のカレントミラー回路の
出力側トランジスタＱ３のコレクタに、また出力側トラ
ンジスタＱ２のコレクタが第１のカレントミラー回路の
基準入力側Ｑ４のコレクタに接続されている。本実施形
態では、トランジスタＱ１のエミッタは直接接地され、
トランジスタＱ２のエミッタは抵抗Ｒ３を介して接地さ
れている。基準電圧ＶREF はトランジスタＱ２のコレク
タ・エミッタ間に接続された抵抗Ｒ１とＲ２の接続点か
ら取りだされる。
て図面を参照して説明する。図１は、本発明の一実施形
態を示す回路図であり、図２と同一符号は同一又は相当
部分を示す。図２と同様、Ｑ３、Ｑ４はエミッタ面積を
同じくする一対のＰＮＰトランジスタで、両エミッタが
正の電源Ｖccに接続され、Ｑ３を基準入力側とする第１
のカレントミラー回路を構成している。Ｑ１、Ｑ２は、
エミッタ面積比を１：ＮとするＮＰＮトランジスタで、
第２のカレントミラー回路を構成し、基準入力側のトラ
ンジスタＱ１のコレクタが第１のカレントミラー回路の
出力側トランジスタＱ３のコレクタに、また出力側トラ
ンジスタＱ２のコレクタが第１のカレントミラー回路の
基準入力側Ｑ４のコレクタに接続されている。本実施形
態では、トランジスタＱ１のエミッタは直接接地され、
トランジスタＱ２のエミッタは抵抗Ｒ３を介して接地さ
れている。基準電圧ＶREF はトランジスタＱ２のコレク
タ・エミッタ間に接続された抵抗Ｒ１とＲ２の接続点か
ら取りだされる。
【００１７】図２と同様に、第１のカレントミラー回路
では、トランジスタＱ３、Ｑ４は、それぞれのエミッタ
面積及びベース・エミッタ間電圧ＶBE3 、ＶBE4 を同じ
くし、従ってそれぞれのコレクタ電流値を同じくする。
トランジスタＱ４のコレクタ電流は第２のカレントミラ
ー回路のトランジスタＱ２のコレクタ電流であり、ま
た、Ｒ１＋Ｒ２の抵抗値がＲ３に比べて十分に高いと
き、トランジスタＱ３のコレクタ電流はトランジスタＱ
１のコレクタ電流に等しい。従って、これらコレクタ電
流の値Ｉ0 は、トランジスタＱ１、Ｑ２のベース・エミ
ッタ間電圧の差ＶBE1 - ＶBE2 及びエミッタ面積比Ｎに
よりユニークに定まる。
では、トランジスタＱ３、Ｑ４は、それぞれのエミッタ
面積及びベース・エミッタ間電圧ＶBE3 、ＶBE4 を同じ
くし、従ってそれぞれのコレクタ電流値を同じくする。
トランジスタＱ４のコレクタ電流は第２のカレントミラ
ー回路のトランジスタＱ２のコレクタ電流であり、ま
た、Ｒ１＋Ｒ２の抵抗値がＲ３に比べて十分に高いと
き、トランジスタＱ３のコレクタ電流はトランジスタＱ
１のコレクタ電流に等しい。従って、これらコレクタ電
流の値Ｉ0 は、トランジスタＱ１、Ｑ２のベース・エミ
ッタ間電圧の差ＶBE1 - ＶBE2 及びエミッタ面積比Ｎに
よりユニークに定まる。
【００１８】このとき、（１）式、（２）式と同様に、
次式の関係が成り立つ。 ＶBE1 - ＶBE2 = Ｒ３・Ｉ0 （４） ＶBE1 - ＶBE2 = （kT／q ）・ln（Ｎ） （５） ただし、k はボルツマン定数、T は絶対温度、q は電子
の電荷、またln（x ）はx の自然対数である。また、Ｖ
REF の負荷インピーダンスが十分高いとき、Ｒ１、Ｒ２
の接続点電圧であるＶREF は、次式で与えられる。 ＶREF = Ｒ３・Ｉ0 + （Ｒ２／（Ｒ１＋Ｒ２））ＶBE2 （６）
次式の関係が成り立つ。 ＶBE1 - ＶBE2 = Ｒ３・Ｉ0 （４） ＶBE1 - ＶBE2 = （kT／q ）・ln（Ｎ） （５） ただし、k はボルツマン定数、T は絶対温度、q は電子
の電荷、またln（x ）はx の自然対数である。また、Ｖ
REF の負荷インピーダンスが十分高いとき、Ｒ１、Ｒ２
の接続点電圧であるＶREF は、次式で与えられる。 ＶREF = Ｒ３・Ｉ0 + （Ｒ２／（Ｒ１＋Ｒ２））ＶBE2 （６）
【００１９】（４）、（５）及び（６）式から ＶREF=｛Ｒ２／（Ｒ１＋Ｒ２）｝［ＶBE1 ＋（Ｒ１／Ｒ２）（kT／ q）・ln （Ｎ）］ （７） が得られる。
【００２０】ここで（３）式の代わりに、例えば ＶBE
1 の温度係数が-2.5mV／K °の場合、 （Ｒ１／Ｒ２）・ln（Ｎ） = 29.4 に設定することにより、（７）式右辺［］内の正負の温
度依存項を相殺することができ、 ＶREF = （Ｒ２／（Ｒ１＋Ｒ２））・Ｖg0 （８） （ただし、Ｖg0 は絶対０度におけるバンドギャップ電
圧）を得ることができる。すなわち、Ｎを適当に設定す
ることにより、0.1V以下程度の任意の、温度依存性のな
い低電圧の基準電圧を得ることができる。例えば、Ｎ =
20 とすると、ln（Ｎ）≒3 、Ｒ１≒10Ｒ２となり、 ＶREF ≒ 1／11・Ｖg0≒0.1V が得られ、Ｎ = 4では、 ＶREF ≒0.03V が得られる。
1 の温度係数が-2.5mV／K °の場合、 （Ｒ１／Ｒ２）・ln（Ｎ） = 29.4 に設定することにより、（７）式右辺［］内の正負の温
度依存項を相殺することができ、 ＶREF = （Ｒ２／（Ｒ１＋Ｒ２））・Ｖg0 （８） （ただし、Ｖg0 は絶対０度におけるバンドギャップ電
圧）を得ることができる。すなわち、Ｎを適当に設定す
ることにより、0.1V以下程度の任意の、温度依存性のな
い低電圧の基準電圧を得ることができる。例えば、Ｎ =
20 とすると、ln（Ｎ）≒3 、Ｒ１≒10Ｒ２となり、 ＶREF ≒ 1／11・Ｖg0≒0.1V が得られ、Ｎ = 4では、 ＶREF ≒0.03V が得られる。
【００２１】また、図２の従来のバンドギャップ回路で
はトランジスタＱ１のエミッタは温度補償抵抗Ｒ４を介
して接地されていたが、本発明の実施形態では直接接地
されるため、トランジスタＱ２のコレクタ電位は通常の
ベース・エミッタ間電圧（0.7V）となり、電源電圧Ｖcc
は Ｖcc =ＶBE3 ＋ＶCE3 ≒0.9V で良く、1V程度の低電圧電源で動作する回路に組み込む
ことができる。
はトランジスタＱ１のエミッタは温度補償抵抗Ｒ４を介
して接地されていたが、本発明の実施形態では直接接地
されるため、トランジスタＱ２のコレクタ電位は通常の
ベース・エミッタ間電圧（0.7V）となり、電源電圧Ｖcc
は Ｖcc =ＶBE3 ＋ＶCE3 ≒0.9V で良く、1V程度の低電圧電源で動作する回路に組み込む
ことができる。
【００２２】以上、基準電圧の負荷インピーダンスが十
分高いものとして実施形態を説明したが、図３に示すよ
うに例えば第１図に示す回路に、さらに、エミッタ面積
を同じくし両エミッタが正の電源Ｖccに接続された一対
のＰＮＰトランジスタＱ７、Ｑ８からなる第３のカレン
トミラー回路と、エミッタ面積を同じくする一対のＰＮ
ＰトランジスタＱ５とＮＰＮトランジスタＱ６を備え、
ＰＮＰトランジスタＱ５のベースをＲ１とＲ２の接続点
に接続し、そのコレクタを接地し、そのエミッタを第３
のカレントミラー回路の出力側トランジスタＱ７のコレ
クタ及びＮＰＮトランジスタＱ６のベースに接続し、こ
のＮＰＮトランジスタＱ６のコレクタを第３のカレント
ミラー回路の基準入力側トランジスタＱ８のコレクタに
接続し、エミッタを抵抗Ｒ６を介して接地することによ
り、ＮＰＮトランジスタＱ６のエミッタから、Ｒ１とＲ
２の接続点と同電位の、温度依存性のない、出力インピ
ーダンスの十分に低い低電圧基準電圧を得ることができ
る。
分高いものとして実施形態を説明したが、図３に示すよ
うに例えば第１図に示す回路に、さらに、エミッタ面積
を同じくし両エミッタが正の電源Ｖccに接続された一対
のＰＮＰトランジスタＱ７、Ｑ８からなる第３のカレン
トミラー回路と、エミッタ面積を同じくする一対のＰＮ
ＰトランジスタＱ５とＮＰＮトランジスタＱ６を備え、
ＰＮＰトランジスタＱ５のベースをＲ１とＲ２の接続点
に接続し、そのコレクタを接地し、そのエミッタを第３
のカレントミラー回路の出力側トランジスタＱ７のコレ
クタ及びＮＰＮトランジスタＱ６のベースに接続し、こ
のＮＰＮトランジスタＱ６のコレクタを第３のカレント
ミラー回路の基準入力側トランジスタＱ８のコレクタに
接続し、エミッタを抵抗Ｒ６を介して接地することによ
り、ＮＰＮトランジスタＱ６のエミッタから、Ｒ１とＲ
２の接続点と同電位の、温度依存性のない、出力インピ
ーダンスの十分に低い低電圧基準電圧を得ることができ
る。
【００２３】さらに、図３に示す本発明の基準電圧発生
回路を図４の様に、多段カスケード接続することによ
り、あるいはこれを従来のバンドギャップ回路と組み合
わせることにより、任意の電圧において、温度依存性の
ない基準電圧を得ることができる基準電圧発生回路が得
られる。
回路を図４の様に、多段カスケード接続することによ
り、あるいはこれを従来のバンドギャップ回路と組み合
わせることにより、任意の電圧において、温度依存性の
ない基準電圧を得ることができる基準電圧発生回路が得
られる。
【００２４】なおここでは、バンドギャップ電圧を発生
するトランジスタＱ１、Ｑ２に、ＮＰＮトランジスタを
用いた、本発明の各種実施形態について説明したが、第
１のカレントミラー回路をＮＰＮトランジスタで構成し
第２のカレントミラー回路をＰＮＰトランジスタで構成
すると共に電源の正負を逆に接続することにより、まっ
たく同様に -1V程度の低電圧電源で動作する、温度依存
性のない低電圧の基準電圧を得ることができる。また、
更に第３のカレントミラー回路をＮＰＮトランジスタで
構成し、Ｑ５にＮＰＮトランジスタ、Ｑ６にＰＮＰトラ
ンジスタを用いることにより、まったく同様に出力イン
ピーダンスの十分に低い低電圧基準電圧を得ることがで
きる。
するトランジスタＱ１、Ｑ２に、ＮＰＮトランジスタを
用いた、本発明の各種実施形態について説明したが、第
１のカレントミラー回路をＮＰＮトランジスタで構成し
第２のカレントミラー回路をＰＮＰトランジスタで構成
すると共に電源の正負を逆に接続することにより、まっ
たく同様に -1V程度の低電圧電源で動作する、温度依存
性のない低電圧の基準電圧を得ることができる。また、
更に第３のカレントミラー回路をＮＰＮトランジスタで
構成し、Ｑ５にＮＰＮトランジスタ、Ｑ６にＰＮＰトラ
ンジスタを用いることにより、まったく同様に出力イン
ピーダンスの十分に低い低電圧基準電圧を得ることがで
きる。
【００２５】
【発明の効果】本発明は以上説明したように、回路構成
を複雑化することなく、1V程度の電源電圧で動作可能
な、温度依存性のない、また任意の電圧値の低電圧基準
電圧を得ることのできる、基準電圧発生回路を提供する
ことができる。
を複雑化することなく、1V程度の電源電圧で動作可能
な、温度依存性のない、また任意の電圧値の低電圧基準
電圧を得ることのできる、基準電圧発生回路を提供する
ことができる。
【図１】本発明の一実施形態を示す回路図である。
【図２】従来の技術の一例を示す回路図である。
【図３】本発明の他の実施形態を示す回路図である。
【図４】図３の回路を多段カスケード接続した本発明の
第三の実施形態を示すブロック図である。
第三の実施形態を示すブロック図である。
Ｑ１、Ｑ２、Ｑ３、Ｑ４、Ｑ５、Ｑ６、Ｑ７、Ｑ８ ト
ランジスタ Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５、Ｒ６ 抵抗
ランジスタ Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５、Ｒ６ 抵抗
Claims (5)
- 【請求項１】 エミッタ面積を同じくし、それぞれのエ
ミッタが正の電源に接続された１対のＰＮＰトランジス
タからなる第１のカレントミラー回路と、 エミッタが接地されコレクタがこの第１のカレントミラ
ー回路の出力側コレクタに接続されたＮＰＮトランジス
タを基準入力側トランジスタとし、エミッタが第１の抵
抗を介して接地されコレクタが前記第１のカレントミラ
ー回路の基準入力側コレクタに接続され前記基準入力側
トランジスタより大きいエミッタ面積を持つＮＰＮトラ
ンジスタを出力側トランジスタとする第２のカレントミ
ラー回路と、 この第２のカレントミラー回路の出力側トランジスタの
ベース・エミッタ間に接続される、直列接続された第
２、第３の抵抗と、 この第２、第３の抵抗の接続点に接続される基準電圧出
力端子とを備え、 この第２、第３の抵抗の抵抗比を、その接続点に発生す
る基準電圧値の、前記第２のカレントミラー回路の出力
側トランジスタのバンドギャップ電圧に起因する負の温
度係数項と、エミッタ電流密度に依存するする正の温度
係数項とが互いに相殺するよう設定したことを特徴とす
る基準電圧発生回路。 - 【請求項２】 エミッタ面積を同じくし、それぞれのエ
ミッタが負の電源に接続された１対のＮＰＮトランジス
タからなる第１のカレントミラー回路と、 エミッタが接地されコレクタがこの第１のカレントミラ
ー回路の出力側コレクタに接続されたＰＮＰトランジス
タを基準入力側トランジスタとし、エミッタが第１の抵
抗を介して接地されコレクタが前記第１のカレントミラ
ー回路の基準入力側コレクタに接続され前記基準入力側
トランジスタより大きいエミッタ面積を持つＰＮＰトラ
ンジスタを出力側トランジスタとする第２のカレントミ
ラー回路と、 この第２のカレントミラー回路の出力側トランジスタの
ベース・エミッタ間に接続される、直列接続された第
２、第３の抵抗と、 この第２、第３の抵抗の接続点に接続される基準電圧出
力端子とを備え、 この第２、第３の抵抗の抵抗比を、その接続点に発生す
る基準電圧値の、前記第２のカレントミラー回路の出力
側トランジスタのバンドギャップ電圧に起因する負の温
度係数項と、エミッタ電流密度に依存するする正の温度
係数項とが互いに相殺するよう設定したことを特徴とす
る基準電圧発生回路。 - 【請求項３】 エミッタ面積を同じくし、それぞれのエ
ミッタが正の電源に接続された１対のＰＮＰトランジス
タからなる第１のカレントミラー回路と、 エミッタが接地されコレクタがこの第１のカレントミラ
ー回路の出力側コレクタに接続されたＮＰＮトランジス
タを基準入力側トランジスタとし、エミッタが第１の抵
抗を介して接地されコレクタが前記第１のカレントミラ
ー回路の基準入力側コレクタに接続され前記基準入力側
トランジスタより大きいエミッタ面積を持つＮＰＮトラ
ンジスタを出力側トランジスタとする第２のカレントミ
ラー回路と、 この第２のカレントミラー回路の出力側トランジスタの
ベース・エミッタ間に接続される、直列接続された第
２、第３の抵抗と、 エミッタ面積を同じくし、それぞれのエミッタが正の電
源に接続された１対のＰＮＰトランジスタからなる第３
のカレントミラー回路と、 コレクタが接地されエミッタがこの第３のカレントミラ
ー回路の出力側コレクタに接続されベースが前記第２、
第３の抵抗の接続点に接続されたＰＮＰトランジスタ
と、 ベースが前記第２、第３の抵抗の接続点に接続されたＰ
ＮＰトランジスタとエミッタ面積を同じくし、コレクタ
が前記第３のカレントミラー回路の基準入力側コレクタ
に接続され、ベースが前記第３のカレントミラー回路の
出力側コレクタに接続され、エミッタが基準電圧出力端
子に接続されるとともに第４の抵抗を介して接地された
ＮＰＮトランジスタとを備え、 前記第２、第３の抵抗の抵抗比を、その接続点に発生す
る基準電圧値の、前記第２のカレントミラー回路の出力
側トランジスタのバンドギャップ電圧に起因する負の温
度係数項と、エミッタ電流密度に依存するする正の温度
係数項とが互いに相殺するよう設定し、この基準電圧値
と同電位の基準電圧を前記基準電圧出力端子から出力す
ることを特徴とする基準電圧発生回路。 - 【請求項４】 エミッタ面積を同じくし、それぞれのエ
ミッタが負の電源に接続された１対のＮＰＮトランジス
タからなる第１のカレントミラー回路と、 エミッタが接地されコレクタがこの第１のカレントミラ
ー回路の出力側コレクタに接続されたＰＮＰトランジス
タを基準入力側トランジスタとし、エミッタが第１の抵
抗を介して接地されコレクタが前記第１のカレントミラ
ー回路の基準入力側コレクタに接続され前記基準入力側
トランジスタより大きいエミッタ面積を持つＰＮＰトラ
ンジスタを出力側トランジスタとする第２のカレントミ
ラー回路と、 この第２のカレントミラー回路の出力側トランジスタの
ベース・エミッタ間に接続される、直列接続された第
２、第３の抵抗と、 エミッタ面積を同じくし、それぞれのエミッタが負の電
源に接続された１対のＮＰＮトランジスタからなる第３
のカレントミラー回路と、 コレクタが接地されエミッタがこの第３のカレントミラ
ー回路の出力側コレクタに接続されベースが前記第２、
第３の抵抗の接続点に接続されたＮＰＮトランジスタ
と、 ベースが前記第２、第３の抵抗の接続点に接続されたＮ
ＰＮトランジスタとエミッタ面積を同じくし、コレクタ
が前記第３のカレントミラー回路の基準入力側コレクタ
に接続され、ベースが前記第３のカレントミラー回路の
出力側コレクタに接続され、エミッタが基準電圧出力端
子に接続されるとともに第４の抵抗を介して接地された
ＰＮＰトランジスタとを備え、 前記第２、第３の抵抗の抵抗比を、その接続点に発生す
る基準電圧値の、前記第２のカレントミラー回路の出力
側トランジスタのバンドギャップ電圧に起因する負の温
度係数項と、エミッタ電流密度に依存するする正の温度
係数項とが互いに相殺するよう設定し、この基準電圧値
と同電位の基準電圧を前記基準電圧出力端子から出力す
ることを特徴とする基準電圧発生回路。 - 【請求項５】多段カスケード接続された請求項３又は請
求項４に記載する基準電圧発生回路を備えたことを特徴
とする基準電圧発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7323570A JPH09146648A (ja) | 1995-11-20 | 1995-11-20 | 基準電圧発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7323570A JPH09146648A (ja) | 1995-11-20 | 1995-11-20 | 基準電圧発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09146648A true JPH09146648A (ja) | 1997-06-06 |
Family
ID=18156184
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7323570A Pending JPH09146648A (ja) | 1995-11-20 | 1995-11-20 | 基準電圧発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09146648A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100480589B1 (ko) * | 1998-07-20 | 2005-06-08 | 삼성전자주식회사 | 밴드 갭 전압발생장치 |
| US8638162B2 (en) | 2010-09-27 | 2014-01-28 | Semiconductor Energy Laboratory Co., Ltd. | Reference current generating circuit, reference voltage generating circuit, and temperature detection circuit |
-
1995
- 1995-11-20 JP JP7323570A patent/JPH09146648A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100480589B1 (ko) * | 1998-07-20 | 2005-06-08 | 삼성전자주식회사 | 밴드 갭 전압발생장치 |
| US8638162B2 (en) | 2010-09-27 | 2014-01-28 | Semiconductor Energy Laboratory Co., Ltd. | Reference current generating circuit, reference voltage generating circuit, and temperature detection circuit |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040309 |