JPH10150332A - 差動回路 - Google Patents
差動回路Info
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- JPH10150332A JPH10150332A JP32082596A JP32082596A JPH10150332A JP H10150332 A JPH10150332 A JP H10150332A JP 32082596 A JP32082596 A JP 32082596A JP 32082596 A JP32082596 A JP 32082596A JP H10150332 A JPH10150332 A JP H10150332A
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- bipolar
- transistor
- resistor
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】
【課題】半導体集積回路上に形成される、線形動作し、
低電圧で動作するバイポーラ、およびＣＭＯＳ ＯＴＡ
の提供。 【解決手段】それぞれ第１、第２の定電流源１−１、１
−２を負荷として定電流駆動される第１、第２のトラン
ジスタＱ１、Ｑ２が入力差動対を構成し、第１、第２の
入力トランジスタＱ１、Ｑ２の出力で制御される第３、
第４のトランジスタＱ３、Ｑ４が出力対を構成し、第
１、第２のトランジスタＱ１、Ｑ２と第３、第４のトラ
ンジスタＱ３、Ｑ４が第３、第４の定電流源１−３、１
−４をそれぞれ共有し、第３、第４の定電流源１−３、
１−４は抵抗Ｒを介して接続されてなる。
低電圧で動作するバイポーラ、およびＣＭＯＳ ＯＴＡ
の提供。 【解決手段】それぞれ第１、第２の定電流源１−１、１
−２を負荷として定電流駆動される第１、第２のトラン
ジスタＱ１、Ｑ２が入力差動対を構成し、第１、第２の
入力トランジスタＱ１、Ｑ２の出力で制御される第３、
第４のトランジスタＱ３、Ｑ４が出力対を構成し、第
１、第２のトランジスタＱ１、Ｑ２と第３、第４のトラ
ンジスタＱ３、Ｑ４が第３、第４の定電流源１−３、１
−４をそれぞれ共有し、第３、第４の定電流源１−３、
１−４は抵抗Ｒを介して接続されてなる。
Description
【０００１】
【発明の属する技術分野】本発明は差動増幅回路に関
し、特に半導体集積回路上に構成して好適とされる、広
い入力電圧範囲に渡り、直線的なトランスコンダクタン
スを持つオペレーショナルトランスコンダクタンスアン
プ（「ＯＴＡ」という）に関する。
し、特に半導体集積回路上に構成して好適とされる、広
い入力電圧範囲に渡り、直線的なトランスコンダクタン
スを持つオペレーショナルトランスコンダクタンスアン
プ（「ＯＴＡ」という）に関する。
【０００２】
【従来の技術】従来、この種の差動回路は「ＯＴＡ（Ｏ
perational Ｔransconductance Ａmplifier）」と呼ば
れ、差動入力電圧をフローティング抵抗に印加するタイ
プのものは線形動作が実現されている。例えば、１９９
３年にＳ.Ｄ.Ｗillingham等により提案されたＯＴＡが
ある。このＯＴＡについては、例えば文献（“Ａ ＢiＣ
ＭＯＳ Ｌow-Ｄistortion ８−ＭＨz Ｌow-Ｐass Ｆilt
er”, ＩＥＥＥ Ｊournal of Ｓolid−Ｓtate Ｃircuit
s, vol. 28, no. 12, pp. 1234-1245, Ｄec., 1993.）
が参照される。
perational Ｔransconductance Ａmplifier）」と呼ば
れ、差動入力電圧をフローティング抵抗に印加するタイ
プのものは線形動作が実現されている。例えば、１９９
３年にＳ.Ｄ.Ｗillingham等により提案されたＯＴＡが
ある。このＯＴＡについては、例えば文献（“Ａ ＢiＣ
ＭＯＳ Ｌow-Ｄistortion ８−ＭＨz Ｌow-Ｐass Ｆilt
er”, ＩＥＥＥ Ｊournal of Ｓolid−Ｓtate Ｃircuit
s, vol. 28, no. 12, pp. 1234-1245, Ｄec., 1993.）
が参照される。
【０００３】始めに、この従来技術を、図１９を参照し
て説明する。
て説明する。
【０００４】図１９において、ＭＯＳトランジスタＭ
１、Ｍ２は、それぞれドレイン側から定電流源が接続さ
れており、定電流ＩM／２で駆動されていることから、
それぞれのゲート・ソース間電圧ＶGS1、ＶGS2は等しく
なる。
１、Ｍ２は、それぞれドレイン側から定電流源が接続さ
れており、定電流ＩM／２で駆動されていることから、
それぞれのゲート・ソース間電圧ＶGS1、ＶGS2は等しく
なる。
【０００５】ＶGS1＝ＶGS2 …(1)
【０００６】したがって、ＭＯＳトランジスタＭ１、Ｍ
２のゲート端子間に入力される差動入力電圧（Ｖ+−
Ｖ-）は、レベルシフトされて、そのまま節点（端子）
Ａと節点（端子）Ｂの間に印加される。
２のゲート端子間に入力される差動入力電圧（Ｖ+−
Ｖ-）は、レベルシフトされて、そのまま節点（端子）
Ａと節点（端子）Ｂの間に印加される。
【０００７】そして、節点Ａと節点Ｂの間には抵抗２Ｒ
が挿入されていることから、次式（２）で表されるよう
に、抵抗２Ｒには、差動入力電圧（Ｖ+−Ｖ-）に応じた
電流Ｉ／２が流れる。
が挿入されていることから、次式（２）で表されるよう
に、抵抗２Ｒには、差動入力電圧（Ｖ+−Ｖ-）に応じた
電流Ｉ／２が流れる。
【０００８】Ｉ／２＝（Ｖ+−Ｖ-）／（２Ｒ） …(2)
【０００９】一方、節点Ａ、Ｂには、それぞれ定電流源
が接続されており、定電流（ＩQ＋ＩM）／２が供給され
ている。
が接続されており、定電流（ＩQ＋ＩM）／２が供給され
ている。
【００１０】また節点Ａには、ＭＯＳトランジスタＭ１
のソースと、抵抗２Ｒの一端と、バイポーラトランジス
タＱ１のコレクタが接続されている。このため、バイポ
ーラトランジスタＱ１に流れる電流ＩC1は、次式（３）
で表される。これは、節点Ａに流れ込む定電流（ＩQ＋
ＩM）／２のうち、ＩM／２はＭＯＳトランジスタＭ１に
流れ、Ｉ／２が抵抗２Ｒに流れることによる。
のソースと、抵抗２Ｒの一端と、バイポーラトランジス
タＱ１のコレクタが接続されている。このため、バイポ
ーラトランジスタＱ１に流れる電流ＩC1は、次式（３）
で表される。これは、節点Ａに流れ込む定電流（ＩQ＋
ＩM）／２のうち、ＩM／２はＭＯＳトランジスタＭ１に
流れ、Ｉ／２が抵抗２Ｒに流れることによる。
【００１１】ＩC1＝（ＩQ−Ｉ）／２ …(3)
【００１２】同様にして、節点Ｂには、ＭＯＳトランジ
スタＭ２のソースと、抵抗２Ｒの他端と、バイポーラト
ランジスタＱ２のコレクタと、が接続されていることか
ら、バイポーラトランジスタＱ２に流れる電流ＩC2は、
次式（４）で表される。
スタＭ２のソースと、抵抗２Ｒの他端と、バイポーラト
ランジスタＱ２のコレクタと、が接続されていることか
ら、バイポーラトランジスタＱ２に流れる電流ＩC2は、
次式（４）で表される。
【００１３】ＩC2＝（ＩQ＋Ｉ）／２ …(4)
【００１４】節点Ｃ、Ｄの電圧は、それぞれバイポーラ
トランジスタＱ１、Ｑ２のベース・エミッタ間電圧とな
っていることから、バイポーラトランジスタＱ３、Ｑ４
を付加してそれぞれカレントミラー回路を構成すれば、
バイポーラトランジスタＱ３、Ｑ４が出力トランジスタ
となり、バイポーラトランジスタＱ３、Ｑ４のコレクタ
からは、それぞれ、出力電流（ＩQ−Ｉ）／２、（ＩQ＋
Ｉ）／２の差動出力を取り出すことができる。
トランジスタＱ１、Ｑ２のベース・エミッタ間電圧とな
っていることから、バイポーラトランジスタＱ３、Ｑ４
を付加してそれぞれカレントミラー回路を構成すれば、
バイポーラトランジスタＱ３、Ｑ４が出力トランジスタ
となり、バイポーラトランジスタＱ３、Ｑ４のコレクタ
からは、それぞれ、出力電流（ＩQ−Ｉ）／２、（ＩQ＋
Ｉ）／２の差動出力を取り出すことができる。
【００１５】このように、従来の回路においては、入力
差動対を構成するトランジスタをＭＯＳトランジスタと
しており、入力差動対に印加される電圧のみを考えれば
良く、入力電流を考慮する必要がない。
差動対を構成するトランジスタをＭＯＳトランジスタと
しており、入力差動対に印加される電圧のみを考えれば
良く、入力電流を考慮する必要がない。
【００１６】
【発明が解決しようとする課題】アナログ信号処理にお
いては、ＯＴＡは欠くことのできない基本ファンクショ
ン・ブロックである。プロセスのファイン化が進み、こ
れに伴いＬＳＩの電源電圧も５Ｖから３Ｖへと低電圧化
してきている。
いては、ＯＴＡは欠くことのできない基本ファンクショ
ン・ブロックである。プロセスのファイン化が進み、こ
れに伴いＬＳＩの電源電圧も５Ｖから３Ｖへと低電圧化
してきている。
【００１７】上記した従来のＯＴＡは、もともと低電圧
動作が可能であり、上述したように、線形な入力電圧範
囲を得ることができるが、バイポーラトランジスタとＭ
ＯＳトランジスタを構成要素としているために、ＢｉＣ
ＭＯＳプロセスで実現され、バイポーラプロセスやＣＭ
ＯＳプロセスと比較すると、製造コストが高くなるとい
う問題点を有している。
動作が可能であり、上述したように、線形な入力電圧範
囲を得ることができるが、バイポーラトランジスタとＭ
ＯＳトランジスタを構成要素としているために、ＢｉＣ
ＭＯＳプロセスで実現され、バイポーラプロセスやＣＭ
ＯＳプロセスと比較すると、製造コストが高くなるとい
う問題点を有している。
【００１８】したがって、本発明は、上記事情に鑑みて
なされたものであって、その目的は、アナログ信号処理
において最も基本的なＯＴＡを、低電圧で動作可能と
し、かつ、広い線形入力電圧範囲を持つ差動増幅回路と
して半導体集積回路上に形成して好適な差動回路を提供
することにある。
なされたものであって、その目的は、アナログ信号処理
において最も基本的なＯＴＡを、低電圧で動作可能と
し、かつ、広い線形入力電圧範囲を持つ差動増幅回路と
して半導体集積回路上に形成して好適な差動回路を提供
することにある。
【００１９】
【課題を解決するための手段】前記目的を達成するた
め、本発明の差動回路は、第１、第２の定電流源をそれ
ぞれ負荷として定電流駆動される第１、第２のトランジ
スタが入力差動対を構成し、前記第１、第２のトランジ
スタの出力で制御される第３、第４のトランジスタが出
力対を構成し、前記第１、第３のトランジスタ、及び第
２、第４のトランジスタが、第３、及び第４の定電流源
をそれぞれ共有し、前記第３の定電流源と、第４の定電
流源とは抵抗を介して接続され、前記第３、第４の定電
流源の電流値が前記第１、第２の定電流源の電流値より
も大きい、ことを特徴とする。
め、本発明の差動回路は、第１、第２の定電流源をそれ
ぞれ負荷として定電流駆動される第１、第２のトランジ
スタが入力差動対を構成し、前記第１、第２のトランジ
スタの出力で制御される第３、第４のトランジスタが出
力対を構成し、前記第１、第３のトランジスタ、及び第
２、第４のトランジスタが、第３、及び第４の定電流源
をそれぞれ共有し、前記第３の定電流源と、第４の定電
流源とは抵抗を介して接続され、前記第３、第４の定電
流源の電流値が前記第１、第２の定電流源の電流値より
も大きい、ことを特徴とする。
【００２０】本発明によれば、エミッタ（ソース）間に
抵抗を挿入された入力トランジスタ対を定電流で駆動す
ることで、入力信号電圧が抵抗端子間に印加されるよう
に構成することができる。
抵抗を挿入された入力トランジスタ対を定電流で駆動す
ることで、入力信号電圧が抵抗端子間に印加されるよう
に構成することができる。
【００２１】さらに、入力トランジスタと共通の定電流
で駆動されるトランジスタを付加することで、抵抗に流
れる電流を、このトランジスタに流し込むことができ
る。このため、線形動作する差動増幅回路を実現するこ
とができる。
で駆動されるトランジスタを付加することで、抵抗に流
れる電流を、このトランジスタに流し込むことができ
る。このため、線形動作する差動増幅回路を実現するこ
とができる。
【００２２】
【発明の実施の形態】はじめに、図１及び図２を参照し
て、本発明の第１の実施の形態について説明する。素子
間の整合性は良いものと仮定する。
て、本発明の第１の実施の形態について説明する。素子
間の整合性は良いものと仮定する。
【００２３】図１を参照すると、定電流源１−１、１−
２を負荷としてそれぞれ定電流駆動されるｎｐｎ型バイ
ポーラトランジスタＱ１、Ｑ２はベース端子間に差動入
力電圧Ｖiを入力する入力差動対を構成し、バイポーラ
トランジスタＱ１、Ｑ２の出力で制御されるｐｎｐ型バ
イポーラトランジスタＱ３、Ｑ４は出力対を構成し、バ
イポーラトランジスタＱ１とバイポーラトランジスタＱ
３は定電流源１−３を共有し、バイポーラトランジスタ
Ｑ２とバイポーラトランジスタＱ４は定電流源１−４を
共有し、定電流源１−３と定電流源１−４とは抵抗Ｒを
介して接続され、定電流源１−３、１−４の電流値Ｉ0
は定電流源１−１、１−２の電流値Ｉbよりも大きい。
２を負荷としてそれぞれ定電流駆動されるｎｐｎ型バイ
ポーラトランジスタＱ１、Ｑ２はベース端子間に差動入
力電圧Ｖiを入力する入力差動対を構成し、バイポーラ
トランジスタＱ１、Ｑ２の出力で制御されるｐｎｐ型バ
イポーラトランジスタＱ３、Ｑ４は出力対を構成し、バ
イポーラトランジスタＱ１とバイポーラトランジスタＱ
３は定電流源１−３を共有し、バイポーラトランジスタ
Ｑ２とバイポーラトランジスタＱ４は定電流源１−４を
共有し、定電流源１−３と定電流源１−４とは抵抗Ｒを
介して接続され、定電流源１−３、１−４の電流値Ｉ0
は定電流源１−１、１−２の電流値Ｉbよりも大きい。
【００２４】バイポーラトランジスタＱ１、Ｑ２はそれ
ぞれコレクタ側から定電流源１−１、１−２が接続さ
れ、定電流Ｉbで駆動されていることから、それぞれの
ベース・エミッタ間電圧ＶBE1、ＶBE2は等しくなる（次
式（５）参照）。
ぞれコレクタ側から定電流源１−１、１−２が接続さ
れ、定電流Ｉbで駆動されていることから、それぞれの
ベース・エミッタ間電圧ＶBE1、ＶBE2は等しくなる（次
式（５）参照）。
【００２５】ＶBE1＝ＶBE2 …(5)
【００２６】したがって、差動入力電圧Ｖiはレベルシ
フトされて、そのまま抵抗Ｒの端子間（節点Ａ、Ｂ間）
に印加され、抵抗Ｒに流れる電流ｉは、次式（６）で表
される。
フトされて、そのまま抵抗Ｒの端子間（節点Ａ、Ｂ間）
に印加され、抵抗Ｒに流れる電流ｉは、次式（６）で表
される。
【００２７】ｉ＝Ｖi／Ｒ …(6)
【００２８】一方、抵抗Ｒの両端子（節点Ａ、Ｂ）に
は、それぞれ定電流源１−３、１−４が接続され、定電
流Ｉ0が供給されている。
は、それぞれ定電流源１−３、１−４が接続され、定電
流Ｉ0が供給されている。
【００２９】節点Ａにおいて、定電流源１−３、バイポ
ーラトランジスタＱ１のエミッタ、バイポーラトランジ
スタＱ３のコレクタ、抵抗Ｒの一端が接続されており、
バイポーラトランジスタＱ３に流れる電流をＩC3とする
と、節点Ａにおいて、バイポーラトランジスタＱ１のエ
ミッタからは電流Ｉbが流れ込み、抵抗Ｒの一端に電流
ｉが流れ出し、Ｉb＋ＩC3＝Ｉ0＋ｉから、ＩC3は次式
（７）で表される。
ーラトランジスタＱ１のエミッタ、バイポーラトランジ
スタＱ３のコレクタ、抵抗Ｒの一端が接続されており、
バイポーラトランジスタＱ３に流れる電流をＩC3とする
と、節点Ａにおいて、バイポーラトランジスタＱ１のエ
ミッタからは電流Ｉbが流れ込み、抵抗Ｒの一端に電流
ｉが流れ出し、Ｉb＋ＩC3＝Ｉ0＋ｉから、ＩC3は次式
（７）で表される。
【００３０】ＩC3＝（Ｉ0−Ｉb）＋ｉ …(7)
【００３１】同様に、節点Ｂにおいて、定電流源１−
４、バイポーラトランジスタＱ２のエミッタ、バイポー
ラトランジスタＱ４のコレクタ、抵抗Ｒの他端が接続さ
れており、バイポーラトランジスタＱ４に流れる電流を
ＩC4とすると、節点Ｂにおいて、バイポーラトランジス
タＱ２のエミッタからは電流Ｉbが流れ込み、抵抗Ｒの
他端から電流ｉが流れ込み、Ｉb＋ＩC4＋ｉ＝Ｉ0から、
ＩC4は次式（８）で表される。
４、バイポーラトランジスタＱ２のエミッタ、バイポー
ラトランジスタＱ４のコレクタ、抵抗Ｒの他端が接続さ
れており、バイポーラトランジスタＱ４に流れる電流を
ＩC4とすると、節点Ｂにおいて、バイポーラトランジス
タＱ２のエミッタからは電流Ｉbが流れ込み、抵抗Ｒの
他端から電流ｉが流れ込み、Ｉb＋ＩC4＋ｉ＝Ｉ0から、
ＩC4は次式（８）で表される。
【００３２】ＩC4＝（Ｉ0−Ｉb）−ｉ …(8)
【００３３】定電流源１−１、１−２が接続されている
節点Ｃ、Ｄの電圧はそれぞれ、バイポーラトランジスタ
Ｑ３、Ｑ４のベース・エミッタ間電圧となっていること
から、ｐｎｐ型バイポーラトランジスタＱ５、Ｑ６を付
加してカレントミラー回路を構成すれば、バイポーラト
ランジスタＱ５、Ｑ６が出力トランジスタとなり、上式
（７）、（８）においてｉ＝Ｖi／Ｒ（上式（６）参
照）から、それぞれ、出力電流（Ｉ0−Ｉb）＋Ｖi／
Ｒ、（Ｉ0−Ｉb）−Ｖi／Ｒを差動出力できる。
節点Ｃ、Ｄの電圧はそれぞれ、バイポーラトランジスタ
Ｑ３、Ｑ４のベース・エミッタ間電圧となっていること
から、ｐｎｐ型バイポーラトランジスタＱ５、Ｑ６を付
加してカレントミラー回路を構成すれば、バイポーラト
ランジスタＱ５、Ｑ６が出力トランジスタとなり、上式
（７）、（８）においてｉ＝Ｖi／Ｒ（上式（６）参
照）から、それぞれ、出力電流（Ｉ0−Ｉb）＋Ｖi／
Ｒ、（Ｉ0−Ｉb）−Ｖi／Ｒを差動出力できる。
【００３４】以上、図１に示した差動回路は、上述した
従来回路において、ＭＯＳトランジスタＭ１、Ｍ２をそ
れぞれバイポーラトランジスタに置き換えることにより
得ることができる。
従来回路において、ＭＯＳトランジスタＭ１、Ｍ２をそ
れぞれバイポーラトランジスタに置き換えることにより
得ることができる。
【００３５】しかし、実際には、入力差動対を構成する
バイポーラトランジスタのベースにはベース電流が流れ
るため、一見、線形動作が損なわれ、上述した従来回路
よりも線形動作が劣化するようにもみえるが、入力差動
対を構成するバイポーラトランジスタのベースに流れる
ベース電流は、トランジスタが定電流駆動されているこ
とにより、微少な一定電流となるために、現実には線形
動作の劣化はない。
バイポーラトランジスタのベースにはベース電流が流れ
るため、一見、線形動作が損なわれ、上述した従来回路
よりも線形動作が劣化するようにもみえるが、入力差動
対を構成するバイポーラトランジスタのベースに流れる
ベース電流は、トランジスタが定電流駆動されているこ
とにより、微少な一定電流となるために、現実には線形
動作の劣化はない。
【００３６】すなわち、上述した従来回路のように、入
力差動対をＭＯＳトランジスタで構成しなくとも良いこ
とがわかる。
力差動対をＭＯＳトランジスタで構成しなくとも良いこ
とがわかる。
【００３７】同様に、図２に示すように、すべてＭＯＳ
トランジスタで構成しても同様な線形動作を得ることが
できる。すなわち、図２を参照すると、定電流源１−
１、１−２を負荷としてそれぞれ定電流駆動されるｐチ
ャネルＭＯＳトランジスタＭ１、Ｍ２はゲート端子間に
差動入力電圧Ｖiを入力する入力差動対を構成し、ＭＯ
ＳトランジスタＭ１、Ｍ２の出力で制御されるｎチャネ
ルＭＯＳトランジスタＭ３、Ｍ４は出力対を構成し、Ｍ
ＯＳトランジスタＭ１とＭＯＳトランジスタＭ３は定電
流源１−３を共有し、ＭＯＳトランジスタＭ２とＭＯＳ
トランジスタＭ４は定電流源１−４を共有し、定電流源
１−３と定電流源１−４とは抵抗Ｒを介して接続され、
定電流源１−３、１−４の電流値Ｉ0は定電流源１−
１、１−２の電流値Ｉbよりも大きい。出力電流は、Ｍ
ＯＳトランジスタＭ３、Ｍ４とそれぞれカレントミラー
回路を構成するｎチャネルＭＯＳトランジスタＭ５、Ｍ
６のドレインから取り出される。
トランジスタで構成しても同様な線形動作を得ることが
できる。すなわち、図２を参照すると、定電流源１−
１、１−２を負荷としてそれぞれ定電流駆動されるｐチ
ャネルＭＯＳトランジスタＭ１、Ｍ２はゲート端子間に
差動入力電圧Ｖiを入力する入力差動対を構成し、ＭＯ
ＳトランジスタＭ１、Ｍ２の出力で制御されるｎチャネ
ルＭＯＳトランジスタＭ３、Ｍ４は出力対を構成し、Ｍ
ＯＳトランジスタＭ１とＭＯＳトランジスタＭ３は定電
流源１−３を共有し、ＭＯＳトランジスタＭ２とＭＯＳ
トランジスタＭ４は定電流源１−４を共有し、定電流源
１−３と定電流源１−４とは抵抗Ｒを介して接続され、
定電流源１−３、１−４の電流値Ｉ0は定電流源１−
１、１−２の電流値Ｉbよりも大きい。出力電流は、Ｍ
ＯＳトランジスタＭ３、Ｍ４とそれぞれカレントミラー
回路を構成するｎチャネルＭＯＳトランジスタＭ５、Ｍ
６のドレインから取り出される。
【００３８】図１、図２に示した構成のいずれの場合に
も、バイポーラプロセスあるいはＭＯＳプロセスで実現
できるために、上述した従来例のＢｉＣＭＯＳプロセス
を用いる必要がなく、製造コストを下げることができ
る。
も、バイポーラプロセスあるいはＭＯＳプロセスで実現
できるために、上述した従来例のＢｉＣＭＯＳプロセス
を用いる必要がなく、製造コストを下げることができ
る。
【００３９】上述した回路動作を確認するために、その
伝達特性の実測値を、図３に示す。図３に示した伝達特
性の測定回路としては、バイポーラトランジスタを用い
て、図２に示す回路のＭＯＳトランジスタをバイポーラ
トランジスタに置き換えた回路に相当する。電源電圧は
２．５Ｖ、抵抗Ｒは１０ｋΩ、出力電流は負荷抵抗２４
ｋΩにより電圧に変換されて示してある。およその（Ｉ
0−Ｉb）の値としては５０μＡである。
伝達特性の実測値を、図３に示す。図３に示した伝達特
性の測定回路としては、バイポーラトランジスタを用い
て、図２に示す回路のＭＯＳトランジスタをバイポーラ
トランジスタに置き換えた回路に相当する。電源電圧は
２．５Ｖ、抵抗Ｒは１０ｋΩ、出力電流は負荷抵抗２４
ｋΩにより電圧に変換されて示してある。およその（Ｉ
0−Ｉb）の値としては５０μＡである。
【００４０】次に、図４に、本発明の第１の実施の形態
の変形例を示す。図４を参照すると、定電流源１−１、
１−２を負荷としてそれぞれ定電流駆動されるｎｐｎ型
バイポーラトランジスタＱ１、Ｑ２はベース端子間に差
動入力電圧Ｖiを入力する入力差動対を構成し、バイポ
ーラトランジスタＱ１、Ｑ２のコレクタ出力を反転増幅
器２−１、２−２で反転した出力でそれぞれ制御される
ｎｐｎ型バイポーラトランジスタＱ３、Ｑ４は出力対を
構成し、バイポーラトランジスタＱ１とバイポーラトラ
ンジスタＱ３は定電流源１−３を共有し、バイポーラト
ランジスタＱ２とバイポーラトランジスタＱ４は定電流
源１−４を共有し、定電流源１−３と定電流源１−４と
は抵抗Ｒを介して接続され、定電流源１−３、１−４の
電流値Ｉ0は定電流源１−１、１−２の電流値Ｉbよりも
大きい。
の変形例を示す。図４を参照すると、定電流源１−１、
１−２を負荷としてそれぞれ定電流駆動されるｎｐｎ型
バイポーラトランジスタＱ１、Ｑ２はベース端子間に差
動入力電圧Ｖiを入力する入力差動対を構成し、バイポ
ーラトランジスタＱ１、Ｑ２のコレクタ出力を反転増幅
器２−１、２−２で反転した出力でそれぞれ制御される
ｎｐｎ型バイポーラトランジスタＱ３、Ｑ４は出力対を
構成し、バイポーラトランジスタＱ１とバイポーラトラ
ンジスタＱ３は定電流源１−３を共有し、バイポーラト
ランジスタＱ２とバイポーラトランジスタＱ４は定電流
源１−４を共有し、定電流源１−３と定電流源１−４と
は抵抗Ｒを介して接続され、定電流源１−３、１−４の
電流値Ｉ0は定電流源１−１、１−２の電流値Ｉbよりも
大きい。
【００４１】図４において、バイポーラトランジスタＱ
１、Ｑ２はそれぞれコレクタ側から定電流源２−１、２
−２が接続され定電流Ｉbで駆動されていることから、
それぞれのベース・エミッタ間電圧ＶBE1、ＶBE2は等し
くなる（次式（９）参照）。
１、Ｑ２はそれぞれコレクタ側から定電流源２−１、２
−２が接続され定電流Ｉbで駆動されていることから、
それぞれのベース・エミッタ間電圧ＶBE1、ＶBE2は等し
くなる（次式（９）参照）。
【００４２】ＶBE1＝ＶBE2 …(9)
【００４３】したがって、バイポーラトランジスタＱ
１、Ｑ２のベース端子間に入力される差動入力電圧Ｖi
はレベルシフトされてそのまま抵抗Ｒの端子間に印加さ
れる。抵抗Ｒに流れる電流ｉは、次式（１０）で表され
る。
１、Ｑ２のベース端子間に入力される差動入力電圧Ｖi
はレベルシフトされてそのまま抵抗Ｒの端子間に印加さ
れる。抵抗Ｒに流れる電流ｉは、次式（１０）で表され
る。
【００４４】ｉ＝Ｖi／Ｒ …(10)
【００４５】一方、抵抗Ｒの両端子にはそれぞれ定電流
源１−３、１−４が接続され、定電流Ｉ0が供給されて
いる。
源１−３、１−４が接続され、定電流Ｉ0が供給されて
いる。
【００４６】抵抗Ｒの一の端子（節点Ａ）には、定電流
源１−３、バイポーラトランジスタＱ１、Ｑ３が接続さ
れており、バイポーラトランジスタＱ３のベースは反転
増幅器２−１を介しバイポーラトランジスタＱ１のコレ
クタ（出力）に接続されており、全体としては負帰還回
路を構成している。
源１−３、バイポーラトランジスタＱ１、Ｑ３が接続さ
れており、バイポーラトランジスタＱ３のベースは反転
増幅器２−１を介しバイポーラトランジスタＱ１のコレ
クタ（出力）に接続されており、全体としては負帰還回
路を構成している。
【００４７】したがって、バイポーラトランジスタＱ３
は常に活性状態となっていることから、バイポーラトラ
ンジスタＱ３に流れる電流ＩC3は次式（１１）で表され
る。
は常に活性状態となっていることから、バイポーラトラ
ンジスタＱ３に流れる電流ＩC3は次式（１１）で表され
る。
【００４８】ＩC3＝（Ｉ0−Ｉb）＋ｉ …(11)
【００４９】同様に、抵抗Ｒの他端（節点Ｂ）には、定
電流源１−４、バイポーラトランジスタＱ２、Ｑ４が接
続されていることから、バイポーラトランジスタＱ４に
流れる電流ＩC4は次式（１２）で表される。
電流源１−４、バイポーラトランジスタＱ２、Ｑ４が接
続されていることから、バイポーラトランジスタＱ４に
流れる電流ＩC4は次式（１２）で表される。
【００５０】ＩC4＝（Ｉ0−Ｉb）−ｉ …(12)
【００５１】従って、バイポーラトランジスタＱ３、Ｑ
４のコレクタから、出力電流（Ｉ0−Ｉb）＋Ｖi／Ｒ、
（Ｉ0−Ｉb）−Ｖi／Ｒを差動出力できる。
４のコレクタから、出力電流（Ｉ0−Ｉb）＋Ｖi／Ｒ、
（Ｉ0−Ｉb）−Ｖi／Ｒを差動出力できる。
【００５２】上述したように、バイポーラトランジスタ
Ｑ１、Ｑ２が定電流駆動されていることにより、微少な
一定電流となるために、現実には線形動作の劣化はな
い。
Ｑ１、Ｑ２が定電流駆動されていることにより、微少な
一定電流となるために、現実には線形動作の劣化はな
い。
【００５３】同様に、図５に示すように、図４に示した
構成において、バイポーラトランジスタをすべてＭＯＳ
トランジスタで構成しても同様な線形動作を得ることが
できる。図５を参照して、図４のバイポーラトランジス
タＱ１、Ｑ２は、ｎチャネルＭＯＳトランジスタＭ１、
Ｍ２で、図４のバイポーラトランジスタＱ３、Ｑ４は、
ｎチャネルＭＯＳトランジスタＭ３、Ｍ４に、置き換え
られている。
構成において、バイポーラトランジスタをすべてＭＯＳ
トランジスタで構成しても同様な線形動作を得ることが
できる。図５を参照して、図４のバイポーラトランジス
タＱ１、Ｑ２は、ｎチャネルＭＯＳトランジスタＭ１、
Ｍ２で、図４のバイポーラトランジスタＱ３、Ｑ４は、
ｎチャネルＭＯＳトランジスタＭ３、Ｍ４に、置き換え
られている。
【００５４】図４、図５のいずれの場合にも、バイポー
ラプロセスあるいはＭＯＳプロセスで実現できるため
に、上述した従来例のＢｉＣＭＯＳプロセスを用いる必
要がなく、製造コストを下げることができる。
ラプロセスあるいはＭＯＳプロセスで実現できるため
に、上述した従来例のＢｉＣＭＯＳプロセスを用いる必
要がなく、製造コストを下げることができる。
【００５５】さらに、図６に、本発明の第１の実施の形
態の応用回路の一例（出力可変回路付きバイポーラＯＴ
Ａ）を示す。これは、図１に示した回路において、出力
電流を定数倍する場合に相当し、図１において、バイポ
ーラトランジスタＱ５、Ｑ６のエミッタ面積を、バイポ
ーラトランジスタＱ１、Ｑ２のエミッタ面積のＫ倍にす
ることに相当する。
態の応用回路の一例（出力可変回路付きバイポーラＯＴ
Ａ）を示す。これは、図１に示した回路において、出力
電流を定数倍する場合に相当し、図１において、バイポ
ーラトランジスタＱ５、Ｑ６のエミッタ面積を、バイポ
ーラトランジスタＱ１、Ｑ２のエミッタ面積のＫ倍にす
ることに相当する。
【００５６】図６において、バイポーラトランジスタＱ
３、Ｑ４には、それぞれ電流 （Ｉ0−Ｉb）＋Ｖi／Ｒ、 （Ｉ0−Ｉb）−Ｖi／Ｒ が流れているから、エミッタを共通接続して抵抗ＲEを
接地間に挿入すると、抵抗ＲEに流れる電流は、定電流 ２（Ｉ0−Ｉb） となる。
３、Ｑ４には、それぞれ電流 （Ｉ0−Ｉb）＋Ｖi／Ｒ、 （Ｉ0−Ｉb）−Ｖi／Ｒ が流れているから、エミッタを共通接続して抵抗ＲEを
接地間に挿入すると、抵抗ＲEに流れる電流は、定電流 ２（Ｉ0−Ｉb） となる。
【００５７】バイポーラトランジスタＱ３、Ｑ４に流れ
る電流（Ｉ0−Ｉb）＋Ｖi／Ｒ、（Ｉ0−Ｉb）−Ｖi／Ｒ
の差により、バイポーラトランジスタＱ３、Ｑ４のベー
ス間には、次式（１３）の差電圧ΔＶBEが発生する。但
し、ＶTは熱電圧（＝ｋＴ／ｑ、ｋ：ボルツマン定数、
Ｔ：絶対温度、ｑ：電子の単位電荷）である。
る電流（Ｉ0−Ｉb）＋Ｖi／Ｒ、（Ｉ0−Ｉb）−Ｖi／Ｒ
の差により、バイポーラトランジスタＱ３、Ｑ４のベー
ス間には、次式（１３）の差電圧ΔＶBEが発生する。但
し、ＶTは熱電圧（＝ｋＴ／ｑ、ｋ：ボルツマン定数、
Ｔ：絶対温度、ｑ：電子の単位電荷）である。
【００５８】
【数１】
【００５９】この差電圧ΔＶBEを、定電流Ｉ1で駆動さ
れるバイポーラトランジスタＱ５、Ｑ６から構成される
差動対で受けると、バイポーラトランジスタＱ５、Ｑ６
に流れる電流ＩC5、ＩC6は、それぞれ次式（１４）、
（１５）となる。
れるバイポーラトランジスタＱ５、Ｑ６から構成される
差動対で受けると、バイポーラトランジスタＱ５、Ｑ６
に流れる電流ＩC5、ＩC6は、それぞれ次式（１４）、
（１５）となる。
【００６０】
【数２】
【００６１】したがって、バイポーラトランジスタＱ
５、Ｑ６のコレクタ電流の差電流である差動出力電流Δ
Ｉは、次式（１６）と表され、Ｉ1／（Ｉ0−Ｉb）倍さ
れる。すなわち、バイポーラトランジスタＱ５、Ｑ６の
共通エミッタに接続される定電流源１−５の定電流Ｉ1
を可変することで出力電流を可変できる。
５、Ｑ６のコレクタ電流の差電流である差動出力電流Δ
Ｉは、次式（１６）と表され、Ｉ1／（Ｉ0−Ｉb）倍さ
れる。すなわち、バイポーラトランジスタＱ５、Ｑ６の
共通エミッタに接続される定電流源１−５の定電流Ｉ1
を可変することで出力電流を可変できる。
【００６２】
【数３】
【００６３】図７に、本発明の第２の実施の形態に係る
バイポーラＯＴＡの回路構成の一例を示す。図７を参照
すると、定電流源１−１、１−２を負荷としてそれぞれ
定電流駆動されるｎｐｎ型バイポーラトランジスタＱ
１、Ｑ２はベース端子間に差動入力電圧Ｖiを入力する
入力差動対を構成し、バイポーラトランジスタＱ１、Ｑ
２のコレクタにベースを接続しエミッタを電源ＶＣＣに
接続したｐｎｐ型バイポーラトランジスタＱ３、Ｑ６を
備え、ｐｎｐ型バイポーラトランジスタＱ３、Ｑ６のコ
レクタは、コレクタとベースを接続したｎｐｎ型バイポ
ーラトランジスタＱ４、Ｑ７のコレクタにそれぞれ接続
され、バイポーラトランジスタＱ１とバイポーラトラン
ジスタＱ４は定電流源１−３を共有し、バイポーラトラ
ンジスタＱ２とバイポーラトランジスタＱ７は定電流源
１−４を共有し、定電流源１−３と定電流源１−４とは
抵抗Ｒを介して接続され、バイポーラトランジスタＱ
４、Ｑ７とそれぞれベースを共通接続し、エミッタを抵
抗Ｒのそれぞれ両端に接続したバイポーラトランジスタ
Ｑ５、Ｑ８から出力電流を取り出している。
バイポーラＯＴＡの回路構成の一例を示す。図７を参照
すると、定電流源１−１、１−２を負荷としてそれぞれ
定電流駆動されるｎｐｎ型バイポーラトランジスタＱ
１、Ｑ２はベース端子間に差動入力電圧Ｖiを入力する
入力差動対を構成し、バイポーラトランジスタＱ１、Ｑ
２のコレクタにベースを接続しエミッタを電源ＶＣＣに
接続したｐｎｐ型バイポーラトランジスタＱ３、Ｑ６を
備え、ｐｎｐ型バイポーラトランジスタＱ３、Ｑ６のコ
レクタは、コレクタとベースを接続したｎｐｎ型バイポ
ーラトランジスタＱ４、Ｑ７のコレクタにそれぞれ接続
され、バイポーラトランジスタＱ１とバイポーラトラン
ジスタＱ４は定電流源１−３を共有し、バイポーラトラ
ンジスタＱ２とバイポーラトランジスタＱ７は定電流源
１−４を共有し、定電流源１−３と定電流源１−４とは
抵抗Ｒを介して接続され、バイポーラトランジスタＱ
４、Ｑ７とそれぞれベースを共通接続し、エミッタを抵
抗Ｒのそれぞれ両端に接続したバイポーラトランジスタ
Ｑ５、Ｑ８から出力電流を取り出している。
【００６４】図７において、バイポーラトランジスタＱ
３、Ｑ６は、それぞれ図４に示した反転増幅器２−１、
２−２に相当し、バイポーラトランジスタＱ４、Ｑ５、
および、バイポーラトランジスタＱ７、Ｑ８はそれぞれ
カレントミラー回路を構成しており、バイポーラトラン
ジスタＱ５、Ｑ８が出力トランジスタとなっている。
３、Ｑ６は、それぞれ図４に示した反転増幅器２−１、
２−２に相当し、バイポーラトランジスタＱ４、Ｑ５、
および、バイポーラトランジスタＱ７、Ｑ８はそれぞれ
カレントミラー回路を構成しており、バイポーラトラン
ジスタＱ５、Ｑ８が出力トランジスタとなっている。
【００６５】上述した図７に示す回路の動作を確認でき
る伝達特性の実測値を図８に示す。図８の測定回路は、
バイポーラトランジスタを用いて、電源電圧は２．５
Ｖ、抵抗Ｒは１０ｋΩ、出力電流は負荷抵抗１５ｋΩに
より電圧に変換されて差動出力電圧で示してある。およ
そのＩ0の値としては７０μＡ、Ｉbの値としては２０μ
Ａである。また、回路電流を減らすために、簡略化して
図７のバイポーラトランジスタＱ４、Ｑ７を省略するこ
とも可能である。
る伝達特性の実測値を図８に示す。図８の測定回路は、
バイポーラトランジスタを用いて、電源電圧は２．５
Ｖ、抵抗Ｒは１０ｋΩ、出力電流は負荷抵抗１５ｋΩに
より電圧に変換されて差動出力電圧で示してある。およ
そのＩ0の値としては７０μＡ、Ｉbの値としては２０μ
Ａである。また、回路電流を減らすために、簡略化して
図７のバイポーラトランジスタＱ４、Ｑ７を省略するこ
とも可能である。
【００６６】図９に、本発明の第２の実施の形態に係る
ＣＭＯＳ ＯＴＡを示す。これは図７に示した構成にお
いて、バイポーラＯＴＡをＣＭＯＳ化した例である。図
９において、図７のバイポーラトランジスタＱ１、Ｑ
２、Ｑ４、Ｑ５、Ｑ７、Ｑ８はｎチャネルＭＯＳトラン
ジスタＭ１、Ｍ２、Ｍ４、Ｍ５、Ｍ７、Ｍ８に置き換え
られ、またバイポーラトランジスタＱ３、Ｑ６は、ｐチ
ャネルＭＯＳトランジスタＭ３、Ｍ６に置き換えられて
いる。
ＣＭＯＳ ＯＴＡを示す。これは図７に示した構成にお
いて、バイポーラＯＴＡをＣＭＯＳ化した例である。図
９において、図７のバイポーラトランジスタＱ１、Ｑ
２、Ｑ４、Ｑ５、Ｑ７、Ｑ８はｎチャネルＭＯＳトラン
ジスタＭ１、Ｍ２、Ｍ４、Ｍ５、Ｍ７、Ｍ８に置き換え
られ、またバイポーラトランジスタＱ３、Ｑ６は、ｐチ
ャネルＭＯＳトランジスタＭ３、Ｍ６に置き換えられて
いる。
【００６７】図１０に、本発明の第３の実施の形態に係
るバイポーラＯＴＡの回路構成の一例を示す。図１０を
参照すると、定電流源１−１、１−２を負荷としてそれ
ぞれ定電流駆動されるｎｐｎ型バイポーラトランジスタ
Ｑ１、Ｑ２はベース端子間に差動入力電圧Ｖiを入力す
る入力差動対を構成し、バイポーラトランジスタＱ１、
Ｑ２のコレクタにベースを接続しエミッタを電源ＶＣＣ
に接続したｐｎｐ型バイポーラトランジスタＱ３、Ｑ６
を備え、ｐｎｐ型バイポーラトランジスタＱ３、Ｑ６の
コレクタはそれぞれｐｎｐ型バイポーラトランジスタＱ
４、Ｑ７のエミッタに接続され、ｐｎｐ型バイポーラト
ランジスタＱ４、Ｑ７のベースはそれぞれバイポーラト
ランジスタＱ１、Ｑ２のエミッタに接続されてそれぞれ
抵抗Ｒ１の両端に共通に接続し、ｎｐｎ型バイポーラト
ランジスタＱ５、Ｑ８は、ベースがバイポーラトランジ
スタＱ４、Ｑ７のエミッタに接続され、エミッタがそれ
ぞれ定電流源１−３、１−４と抵抗Ｒとの接続点に接続
され、バイポーラトランジスタＱ５、Ｑ８のコレクタか
ら出力電流を取り出している。
るバイポーラＯＴＡの回路構成の一例を示す。図１０を
参照すると、定電流源１−１、１−２を負荷としてそれ
ぞれ定電流駆動されるｎｐｎ型バイポーラトランジスタ
Ｑ１、Ｑ２はベース端子間に差動入力電圧Ｖiを入力す
る入力差動対を構成し、バイポーラトランジスタＱ１、
Ｑ２のコレクタにベースを接続しエミッタを電源ＶＣＣ
に接続したｐｎｐ型バイポーラトランジスタＱ３、Ｑ６
を備え、ｐｎｐ型バイポーラトランジスタＱ３、Ｑ６の
コレクタはそれぞれｐｎｐ型バイポーラトランジスタＱ
４、Ｑ７のエミッタに接続され、ｐｎｐ型バイポーラト
ランジスタＱ４、Ｑ７のベースはそれぞれバイポーラト
ランジスタＱ１、Ｑ２のエミッタに接続されてそれぞれ
抵抗Ｒ１の両端に共通に接続し、ｎｐｎ型バイポーラト
ランジスタＱ５、Ｑ８は、ベースがバイポーラトランジ
スタＱ４、Ｑ７のエミッタに接続され、エミッタがそれ
ぞれ定電流源１−３、１−４と抵抗Ｒとの接続点に接続
され、バイポーラトランジスタＱ５、Ｑ８のコレクタか
ら出力電流を取り出している。
【００６８】図１０において、バイポーラトランジスタ
Ｑ３、Ｑ４、および、バイポーラトランジスタＱ６、Ｑ
７は、それぞれ図４に示した反転増幅器２−１、２−２
に相当し、バイポーラトランジスタＱ５、Ｑ８が出力ト
ランジスタとなっている。
Ｑ３、Ｑ４、および、バイポーラトランジスタＱ６、Ｑ
７は、それぞれ図４に示した反転増幅器２−１、２−２
に相当し、バイポーラトランジスタＱ５、Ｑ８が出力ト
ランジスタとなっている。
【００６９】上述した図１０に示す回路の動作を確認で
きる伝達特性の実測値を図１１に示す。図１１の測定回
路は、バイポーラトランジスタを用いて、電源電圧は
２．５Ｖ、抵抗Ｒは１０ｋΩ、出力電流は負荷抵抗１０
ｋΩにより電圧に変換されて差動出力電圧で示してあ
る。およそのＩ0の値としては１０μＡ、Ｉbの値として
は５０μＡである。
きる伝達特性の実測値を図１１に示す。図１１の測定回
路は、バイポーラトランジスタを用いて、電源電圧は
２．５Ｖ、抵抗Ｒは１０ｋΩ、出力電流は負荷抵抗１０
ｋΩにより電圧に変換されて差動出力電圧で示してあ
る。およそのＩ0の値としては１０μＡ、Ｉbの値として
は５０μＡである。
【００７０】また、本発明の第３の実施の形態に係るＣ
ＭＯＳ ＯＴＡを図１２に示す。これは、図１０に示し
たバイポーラＯＴＡをＣＭＯＳ化した例である。図１２
において、図１０のバイポーラトランジスタＱ１、Ｑ
２、Ｑ５、Ｑ８はｎチャネルＭＯＳトランジスタＭ１、
Ｍ２、Ｍ５、Ｍ８に置き換えられ、図１０のバイポーラ
トランジスタＱ３、Ｑ４、Ｑ６、Ｑ７はｐチャネルＭＯ
ＳトランジスタＭ３、Ｍ４、Ｍ６、Ｍ７に置き換えられ
ている。
ＭＯＳ ＯＴＡを図１２に示す。これは、図１０に示し
たバイポーラＯＴＡをＣＭＯＳ化した例である。図１２
において、図１０のバイポーラトランジスタＱ１、Ｑ
２、Ｑ５、Ｑ８はｎチャネルＭＯＳトランジスタＭ１、
Ｍ２、Ｍ５、Ｍ８に置き換えられ、図１０のバイポーラ
トランジスタＱ３、Ｑ４、Ｑ６、Ｑ７はｐチャネルＭＯ
ＳトランジスタＭ３、Ｍ４、Ｍ６、Ｍ７に置き換えられ
ている。
【００７１】さらに、図１３に、本発明の第４の実施の
形態に係るバイポーラＯＴＡの回路構成の一例を示す。
図１３を参照すると、コレクタがそれぞれ定電流源Ｉ0
に接続されたｎｐｎ型バイポーラトランジスタＱ１、Ｑ
２はベース端子間に差動入力電圧Ｖiを入力する入力差
動対を構成し、バイポーラトランジスタＱ１、Ｑ２のコ
レクタにそれぞれエミッタを接続し、ベースをそれぞれ
バイポーラトランジスタＱ１、Ｑ２のエミッタに接続す
るとともに、抵抗Ｒの両端に接続したｐｎｐ型バイポー
ラトランジスタＱ３、Ｑ６と、バイポーラトランジスタ
Ｑ１、Ｑ２のエミッタにそれぞれコレクタを接続しエミ
ッタを接地したバイポーラトランジスタＱ４、Ｑ７と、
バイポーラトランジスタＱ４、Ｑ７とベースを共通接続
したバイポーラトランジスタＱ５、Ｑ８と、を備え、バ
イポーラトランジスタＱ３、Ｑ６のコレクタは、それぞ
れバイポーラトランジスタＱ４、Ｑ５の共通ベース、及
びトランジスタＱ７、Ｑ８の共通ベースに接続されてい
る。
形態に係るバイポーラＯＴＡの回路構成の一例を示す。
図１３を参照すると、コレクタがそれぞれ定電流源Ｉ0
に接続されたｎｐｎ型バイポーラトランジスタＱ１、Ｑ
２はベース端子間に差動入力電圧Ｖiを入力する入力差
動対を構成し、バイポーラトランジスタＱ１、Ｑ２のコ
レクタにそれぞれエミッタを接続し、ベースをそれぞれ
バイポーラトランジスタＱ１、Ｑ２のエミッタに接続す
るとともに、抵抗Ｒの両端に接続したｐｎｐ型バイポー
ラトランジスタＱ３、Ｑ６と、バイポーラトランジスタ
Ｑ１、Ｑ２のエミッタにそれぞれコレクタを接続しエミ
ッタを接地したバイポーラトランジスタＱ４、Ｑ７と、
バイポーラトランジスタＱ４、Ｑ７とベースを共通接続
したバイポーラトランジスタＱ５、Ｑ８と、を備え、バ
イポーラトランジスタＱ３、Ｑ６のコレクタは、それぞ
れバイポーラトランジスタＱ４、Ｑ５の共通ベース、及
びトランジスタＱ７、Ｑ８の共通ベースに接続されてい
る。
【００７２】図１３において、バイポーラトランジスタ
Ｑ３、および、バイポーラトランジスタＱ６はそれぞれ
バイアストランジスタとなっており、バイポーラトラン
ジスタＱ４、および、バイポーラトランジスタＱ７に
は、それぞれ入力バイポーラトランジスタＱ１と抵抗Ｒ
に流れる電流の和あるいは差電流、および入力バイポー
ラトランジスタＱ２と抵抗Ｒに流れる電流の差あるいは
和電流が流れるように負帰還電流ループを構成してい
る。また、バイポーラトランジスタＱ４、Ｑ５、およ
び、バイポーラトランジスタＱ７、Ｑ８はそれぞれカレ
ントミラー回路を構成しており、バイポーラトランジス
タＱ５、Ｑ８が出力トランジスタとなっている。
Ｑ３、および、バイポーラトランジスタＱ６はそれぞれ
バイアストランジスタとなっており、バイポーラトラン
ジスタＱ４、および、バイポーラトランジスタＱ７に
は、それぞれ入力バイポーラトランジスタＱ１と抵抗Ｒ
に流れる電流の和あるいは差電流、および入力バイポー
ラトランジスタＱ２と抵抗Ｒに流れる電流の差あるいは
和電流が流れるように負帰還電流ループを構成してい
る。また、バイポーラトランジスタＱ４、Ｑ５、およ
び、バイポーラトランジスタＱ７、Ｑ８はそれぞれカレ
ントミラー回路を構成しており、バイポーラトランジス
タＱ５、Ｑ８が出力トランジスタとなっている。
【００７３】上述した図１３に示す回路の動作を確認で
きる伝達特性の実測値を図１４に示す。図１４の測定回
路は、バイポーラトランジスタを用いて、電源電圧は
２．０Ｖ、抵抗Ｒは１０ｋΩ、出力電流は負荷抵抗１８
ｋΩにより電圧に変換されて差動出力電圧で示してあ
る。およそのＩ0の値としては６０μＡである。
きる伝達特性の実測値を図１４に示す。図１４の測定回
路は、バイポーラトランジスタを用いて、電源電圧は
２．０Ｖ、抵抗Ｒは１０ｋΩ、出力電流は負荷抵抗１８
ｋΩにより電圧に変換されて差動出力電圧で示してあ
る。およそのＩ0の値としては６０μＡである。
【００７４】また、図１５に、本発明の第４の実施の形
態に係るＣＭＯＳ ＯＴＡを示す。これは、図１３に示
したバイポーラＯＴＡをＣＭＯＳ化した例である。ここ
で、Ｉ0＞Ｉbである。図１５において、図１３のバイポ
ーラトランジスタＱ３、Ｑ６をｐチャネルＭＯＳトラン
ジスタＭ３、Ｍ６で置き換え、図１３のバイポーラトラ
ンジスタＱ１、Ｑ２、Ｑ４、Ｑ５、Ｑ７、Ｑ８はｎチャ
ネルＭＯＳトランジスタＭ１、Ｍ２、Ｍ４、Ｍ５、Ｍ
７、Ｍ８で置き換えられている。
態に係るＣＭＯＳ ＯＴＡを示す。これは、図１３に示
したバイポーラＯＴＡをＣＭＯＳ化した例である。ここ
で、Ｉ0＞Ｉbである。図１５において、図１３のバイポ
ーラトランジスタＱ３、Ｑ６をｐチャネルＭＯＳトラン
ジスタＭ３、Ｍ６で置き換え、図１３のバイポーラトラ
ンジスタＱ１、Ｑ２、Ｑ４、Ｑ５、Ｑ７、Ｑ８はｎチャ
ネルＭＯＳトランジスタＭ１、Ｍ２、Ｍ４、Ｍ５、Ｍ
７、Ｍ８で置き換えられている。
【００７５】さらに、図１３に示したバイポーラＯＴＡ
においては、バイポーラトランジスタＱ３、Ｑ６のベー
ス電圧を固定の別電圧で与えても良い。
においては、バイポーラトランジスタＱ３、Ｑ６のベー
ス電圧を固定の別電圧で与えても良い。
【００７６】図１６に、本発明の第５の実施の形態に係
るバイポーラＯＴＡの回路構成の一例を示す。図１６を
参照すると、コレクタを定電流源Ｉ0にそれぞれ接続
し、エミッタを抵抗Ｒを介して接続したｎｐｎ型バイポ
ーラトランジスタＱ１、Ｑ２はベース端子間に差動入力
電圧Ｖiを入力する入力差動対を構成し、バイポーラト
ランジスタＱ１、Ｑ２のコレクタにエミッタをそれぞれ
接続し、ベースをバイアス電源Ｖbに接続したｐｎｐ型
バイポーラトランジスタＱ３、Ｑ６と、バイポーラトラ
ンジスタＱ１、Ｑ２のエミッタにコレクタを接続しエミ
ッタを接地したバイポーラトランジスタＱ４、Ｑ７と、
バイポーラトランジスタＱ４、Ｑ７とベースを共通接続
したバイポーラトランジスタＱ５、Ｑ８と、を備え、バ
イポーラトランジスタＱ３、Ｑ６のコレクタは、それぞ
れ、バイポーラトランジスタＱ４、Ｑ５のベース、バイ
ポーラトランジスタＱ７、Ｑ８の共通ベースに接続され
ている。
るバイポーラＯＴＡの回路構成の一例を示す。図１６を
参照すると、コレクタを定電流源Ｉ0にそれぞれ接続
し、エミッタを抵抗Ｒを介して接続したｎｐｎ型バイポ
ーラトランジスタＱ１、Ｑ２はベース端子間に差動入力
電圧Ｖiを入力する入力差動対を構成し、バイポーラト
ランジスタＱ１、Ｑ２のコレクタにエミッタをそれぞれ
接続し、ベースをバイアス電源Ｖbに接続したｐｎｐ型
バイポーラトランジスタＱ３、Ｑ６と、バイポーラトラ
ンジスタＱ１、Ｑ２のエミッタにコレクタを接続しエミ
ッタを接地したバイポーラトランジスタＱ４、Ｑ７と、
バイポーラトランジスタＱ４、Ｑ７とベースを共通接続
したバイポーラトランジスタＱ５、Ｑ８と、を備え、バ
イポーラトランジスタＱ３、Ｑ６のコレクタは、それぞ
れ、バイポーラトランジスタＱ４、Ｑ５のベース、バイ
ポーラトランジスタＱ７、Ｑ８の共通ベースに接続され
ている。
【００７７】上述した図１６に示す回路の動作を確認で
きる伝達特性の実測値を図１７に示す。図１７の測定回
路は、バイポーラトランジスタを用いて、電源電圧は
２．０Ｖ、バイアス電圧Ｖbは１．０Ｖ、抵抗Ｒは１０
ｋΩ、出力電流は出力バイポーラトランジスタＱ５、Ｑ
８のコレクタにそれぞれ負荷抵抗１８ｋΩを負荷して電
圧に変換して差動出力電圧で示してある。およそのＩ0
の値としては６０μＡである。
きる伝達特性の実測値を図１７に示す。図１７の測定回
路は、バイポーラトランジスタを用いて、電源電圧は
２．０Ｖ、バイアス電圧Ｖbは１．０Ｖ、抵抗Ｒは１０
ｋΩ、出力電流は出力バイポーラトランジスタＱ５、Ｑ
８のコレクタにそれぞれ負荷抵抗１８ｋΩを負荷して電
圧に変換して差動出力電圧で示してある。およそのＩ0
の値としては６０μＡである。
【００７８】また、本発明の第５の実施の形態に係るＣ
ＭＯＳ ＯＴＡを図１８に示す。これは、図１６に示し
た本発明のバイポーラＯＴＡをＣＭＯＳ化した例であ
る。ここで、Ｉ0＞Ｉbである。図１８において、図１６
のバイポーラトランジスタＱ３、Ｑ６をｐチャネルＭＯ
ＳトランジスタＭ３、Ｍ６とし、図１６のバイポーラト
ランジスタＱ１、Ｑ２、Ｑ４、Ｑ５、Ｑ７、Ｑ８をｎチ
ャネルＭＯＳトランジスタＭ１、Ｍ２、Ｍ４、Ｍ５、Ｍ
７、Ｍ８に置き換えている。
ＭＯＳ ＯＴＡを図１８に示す。これは、図１６に示し
た本発明のバイポーラＯＴＡをＣＭＯＳ化した例であ
る。ここで、Ｉ0＞Ｉbである。図１８において、図１６
のバイポーラトランジスタＱ３、Ｑ６をｐチャネルＭＯ
ＳトランジスタＭ３、Ｍ６とし、図１６のバイポーラト
ランジスタＱ１、Ｑ２、Ｑ４、Ｑ５、Ｑ７、Ｑ８をｎチ
ャネルＭＯＳトランジスタＭ１、Ｍ２、Ｍ４、Ｍ５、Ｍ
７、Ｍ８に置き換えている。
【００７９】以上説明したように、本発明の差動回路
は、ＢｉＣＭＯＳプロセスを用いずとも、バイポーラプ
ロセス、あるいはＣＭＯＳプロセスを用いて実現でき、
線形な入力電圧範囲を１Ｖ程度確保する場合においても
３Ｖ以下の低電圧で動作させることが可能なＯＴＡを実
現できるという効果がある。
は、ＢｉＣＭＯＳプロセスを用いずとも、バイポーラプ
ロセス、あるいはＣＭＯＳプロセスを用いて実現でき、
線形な入力電圧範囲を１Ｖ程度確保する場合においても
３Ｖ以下の低電圧で動作させることが可能なＯＴＡを実
現できるという効果がある。
【００８０】
【発明の効果】以上説明したように、本発明によれば、
下記記載の効果を奏する。
下記記載の効果を奏する。
【００８１】本発明の第１の効果は、線形動作するＯＴ
Ａを実現できる、ということである。
Ａを実現できる、ということである。
【００８２】その理由は、本発明においては、入力トラ
ンジスタを定電流駆動としてフローティング抵抗を実現
しているからである。
ンジスタを定電流駆動としてフローティング抵抗を実現
しているからである。
【００８３】本発明の第２の効果は、３Ｖ以下の低電圧
で動作させることが可能なＯＴＡを実現できる、という
ことである。
で動作させることが可能なＯＴＡを実現できる、という
ことである。
【００８４】その理由は、入力トランジスタとフローテ
ィング抵抗に電流を流し込むトランジスタを並列接続と
しているからである。
ィング抵抗に電流を流し込むトランジスタを並列接続と
しているからである。
【図１】本発明の第１の実施の形態に係るバイポーラＯ
ＴＡの回路構成を示す図である。
ＴＡの回路構成を示す図である。
【図２】本発明の第１の実施の形態に係るＣＭＯＳ Ｏ
ＴＡの回路構成を示す図である。
ＴＡの回路構成を示す図である。
【図３】図１に示す本発明の第１の実施の形態に係るバ
イポーラＯＴＡの実測値を示す特性図である。
イポーラＯＴＡの実測値を示す特性図である。
【図４】本発明の第１の実施の形態に係るバイポーラＯ
ＴＡの変形例を示す図である。
ＴＡの変形例を示す図である。
【図５】本発明の第１の実施の形態に係るＣＭＯＳ Ｏ
ＴＡの構成を示す図である。
ＴＡの構成を示す図である。
【図６】本発明の第１の実施の形態に係る出力電流可変
回路付きバイポーラＯＴＡの回路構成を示す図である。
回路付きバイポーラＯＴＡの回路構成を示す図である。
【図７】本発明の第２の実施の形態に係るバイポーラＯ
ＴＡの他の実施例を示す回路構成を示す図である。
ＴＡの他の実施例を示す回路構成を示す図である。
【図８】図７に示す本発明の第２の実施の形態に係るバ
イポーラＯＴＡの実測値を示す特性図である。
イポーラＯＴＡの実測値を示す特性図である。
【図９】本発明の第２の実施の形態に係るＣＭＯＳ Ｏ
ＴＡの回路構成を示す図である。
ＴＡの回路構成を示す図である。
【図１０】本発明の第３の実施の形態に係るバイポーラ
ＯＴＡの他の実施例を示す回路構成を示す図である。
ＯＴＡの他の実施例を示す回路構成を示す図である。
【図１１】図１１に示す本発明の第３の実施の形態に係
るバイポーラＯＴＡの実測値を示す特性図である。
るバイポーラＯＴＡの実測値を示す特性図である。
【図１２】本発明の第３の実施の形態に係るＣＭＯＳ
ＯＴＡの回路構成を示す図である。
ＯＴＡの回路構成を示す図である。
【図１３】本発明の第４の実施の形態に係るバイポーラ
ＯＴＡの他の実施例を示す回路構成を示す図である。
ＯＴＡの他の実施例を示す回路構成を示す図である。
【図１４】図１３に示す本発明の第４の実施の形態に係
るバイポーラＯＴＡの実測値を示す特性図である。
るバイポーラＯＴＡの実測値を示す特性図である。
【図１５】本発明の第４の実施の形態に係るＣＭＯＳ
ＯＴＡの回路構成を示す図である。
ＯＴＡの回路構成を示す図である。
【図１６】本発明の第５の実施の形態に係るバイポーラ
ＯＴＡの他の実施例を示す回路構成を示す図である。
ＯＴＡの他の実施例を示す回路構成を示す図である。
【図１７】図１６に示す本発明の第５の実施の形態に係
るバイポーラＯＴＡの実測値を示す特性図である。
るバイポーラＯＴＡの実測値を示す特性図である。
【図１８】本発明の第５の実施の形態に係るＣＭＯＳ
ＯＴＡの回路構成を示す図である。
ＯＴＡの回路構成を示す図である。
【図１９】従来のＢｉＣＭＯＳ ＯＴＡを示す図であ
る。
る。
Ｉb 定電流 Ｍ１〜Ｍ８ ＭＯＳトランジスタ Ｑ１〜Ｑ８ バイポーラトランジスタ Ｖi 差動入力電圧 １−１、１−２ 定電流源 １−３、１−４ 定電流源 ２−１、２−２ 反転増幅器
Claims (6)
- 【請求項１】第１、第２の定電流源をそれぞれ負荷とし
て定電流駆動される第１、第２のトランジスタが入力差
動対を構成し、 前記第１、第２のトランジスタの出力で制御される第
３、第４のトランジスタが出力対を構成し、 前記第１、第３のトランジスタ、及び第２、第４のトラ
ンジスタが、第３、及び第４の定電流源をそれぞれ共有
し、 前記第３の定電流源と第４の定電流源とは抵抗を介して
接続され、 前記第３、第４の定電流源の電流値が前記第１、第２の
定電流源の電流値よりも大きい、ことを特徴とする差動
回路。 - 【請求項２】前記第３、第４のトランジスタが、前記第
１、第２のトランジスタと異なる極性のトランジスタで
あり、 前記第１、第２のトランジスタの出力が、前記第３、第
４のトランジスタの入力に直接接続される、ことを特徴
とする請求項１記載の差動回路。 - 【請求項３】前記第３、第４のトランジスタが、前記第
１、第２のトランジスタと同一極性のトランジスタであ
り、 前記第１、第２のトランジスタの出力が、前記第３、第
４のトランジスタの入力に反転増幅器を介して接続され
る、ことを特徴とする請求項１記載の差動回路。 - 【請求項４】第１、第２の定電流源をそれぞれ負荷とし
て定電流駆動される第１、第２のトランジスタが入力差
動対を構成し、抵抗を介して接続される差動回路におい
て、 前記第１、第２のトランジスタの出力で制御される第
３、第４のトランジスタを介して、第５、第６のトラン
ジスタがバイアスされ、前記第５、第６のトランジスタ
には、前記第１、第２のトランジスタと前記抵抗に流れ
る電流の和および差電流が流し込まれる、ことを特徴と
する差動回路。 - 【請求項５】請求項４において、前記第５、第６のトラ
ンジスタとそれぞれカレントミラー回路を構成する第
７、第８のトランジスタがそれぞれ出力トランジスタを
構成する、ことを特徴とする差動回路。 - 【請求項６】前記第１、第２のトランジスタと前記第
３、第４の入力トランジスタは極性の異なるトランジス
タであることを特徴とする請求項４記載の差動回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32082596A JPH10150332A (ja) | 1996-11-15 | 1996-11-15 | 差動回路 |
| GB9724184A GB2319418A (en) | 1996-11-15 | 1997-11-14 | Operational transconductance amplifier with floating resistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32082596A JPH10150332A (ja) | 1996-11-15 | 1996-11-15 | 差動回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10150332A true JPH10150332A (ja) | 1998-06-02 |
Family
ID=18125664
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32082596A Pending JPH10150332A (ja) | 1996-11-15 | 1996-11-15 | 差動回路 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH10150332A (ja) |
| GB (1) | GB2319418A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002135065A (ja) * | 2000-10-27 | 2002-05-10 | Nec Microsystems Ltd | 差動増幅器 |
| JP2003133867A (ja) * | 2001-10-23 | 2003-05-09 | Olympus Optical Co Ltd | 電流増幅回路及びその電流増幅回路を用いたサーボエラー信号生成回路 |
| JP2004320440A (ja) * | 2003-04-16 | 2004-11-11 | Sharp Corp | バッファ回路 |
| JP2008503167A (ja) * | 2004-06-15 | 2008-01-31 | アナログ デバイセス インコーポレーテッド | 電流モード計装用増幅器 |
| JP2011228935A (ja) * | 2010-04-20 | 2011-11-10 | Olympus Corp | 増幅回路 |
| JP2012050006A (ja) * | 2010-08-30 | 2012-03-08 | Olympus Corp | 増幅回路 |
| US8223512B2 (en) | 2008-03-31 | 2012-07-17 | Fuji Electric Co., Ltd. | Power converter having an inductor including a first set of windings and a second set of windings both wound on a common core |
| JP2017200173A (ja) * | 2016-04-22 | 2017-11-02 | パナソニックＩｐマネジメント株式会社 | 差動増幅回路及びレーダー装置 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7602246B2 (en) | 2004-06-02 | 2009-10-13 | Qualcomm, Incorporated | General-purpose wideband amplifier |
| US8169263B2 (en) * | 2009-12-16 | 2012-05-01 | Broadcom Corporation | Differential gm-boosting circuit and applications |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1212720B (it) * | 1983-03-23 | 1989-11-30 | Ates Componenti Elettron | Convertitore tensione-corrente ad alta precisione, particolarmente per basse tensioni di alimentazione. |
| US4675594A (en) * | 1986-07-31 | 1987-06-23 | Honeywell Inc. | Voltage-to-current converter |
| JP2944398B2 (ja) * | 1993-07-05 | 1999-09-06 | 日本電気株式会社 | Ｍｏｓ差動電圧電流変換回路 |
| US5489872A (en) * | 1994-01-25 | 1996-02-06 | Texas Instruments Incorporated | Transconductance-capacitor filter circuit with current sensor circuit |
| JP2874616B2 (ja) * | 1995-10-13 | 1999-03-24 | 日本電気株式会社 | Ｏｔａ及びマルチプライヤ |
| JPH09238032A (ja) * | 1996-02-29 | 1997-09-09 | Nec Corp | Ｏｔａおよびバイポーラマルチプライヤ |
-
1996
- 1996-11-15 JP JP32082596A patent/JPH10150332A/ja active Pending
-
1997
- 1997-11-14 GB GB9724184A patent/GB2319418A/en not_active Withdrawn
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2003133867A (ja) * | 2001-10-23 | 2003-05-09 | Olympus Optical Co Ltd | 電流増幅回路及びその電流増幅回路を用いたサーボエラー信号生成回路 |
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| JP2008503167A (ja) * | 2004-06-15 | 2008-01-31 | アナログ デバイセス インコーポレーテッド | 電流モード計装用増幅器 |
| US8223512B2 (en) | 2008-03-31 | 2012-07-17 | Fuji Electric Co., Ltd. | Power converter having an inductor including a first set of windings and a second set of windings both wound on a common core |
| JP2011228935A (ja) * | 2010-04-20 | 2011-11-10 | Olympus Corp | 増幅回路 |
| JP2012050006A (ja) * | 2010-08-30 | 2012-03-08 | Olympus Corp | 増幅回路 |
| JP2017200173A (ja) * | 2016-04-22 | 2017-11-02 | パナソニックＩｐマネジメント株式会社 | 差動増幅回路及びレーダー装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| GB2319418A (en) | 1998-05-20 |
| GB9724184D0 (en) | 1998-01-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19991130 |