JPH098569A - 差動増幅回路 - Google Patents
差動増幅回路Info
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- JPH098569A JPH098569A JP7154970A JP15497095A JPH098569A JP H098569 A JPH098569 A JP H098569A JP 7154970 A JP7154970 A JP 7154970A JP 15497095 A JP15497095 A JP 15497095A JP H098569 A JPH098569 A JP H098569A
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- Nonlinear Science (AREA)
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Abstract
(57)【要約】
【目的】 入力に対する出力の非線形性を改善する
【構成】 整合のとれた第１および第２差動増幅器１
１，１２の入力側には、第１入力バッファ２１および第
２入力バッファ２２と、第３入力バッファ２３および第
４入力バッファ２４とをそれぞれ接続する。第１および
第２入力バッファ２１，２２内の入力トランジスタＱ
５，Ｑ８は、カレントミラー回路によって第２差動増幅
器１２の差動トランジスタＱ３，Ｑ４のコレクタ電流に
対応するエミッタ電流が流れる。ＮＰＮトランジスタＱ
５，Ｑ８のベース・エミッタ間電圧と、ＮＰＮトランジ
スタＱ１，Ｑ２のベース・エミッタ間電圧の変化は相殺
し、逆相出力端子３３と正相出力端子３４との間には、
線形性が改善された出力電圧が得られる。
１，１２の入力側には、第１入力バッファ２１および第
２入力バッファ２２と、第３入力バッファ２３および第
４入力バッファ２４とをそれぞれ接続する。第１および
第２入力バッファ２１，２２内の入力トランジスタＱ
５，Ｑ８は、カレントミラー回路によって第２差動増幅
器１２の差動トランジスタＱ３，Ｑ４のコレクタ電流に
対応するエミッタ電流が流れる。ＮＰＮトランジスタＱ
５，Ｑ８のベース・エミッタ間電圧と、ＮＰＮトランジ
スタＱ１，Ｑ２のベース・エミッタ間電圧の変化は相殺
し、逆相出力端子３３と正相出力端子３４との間には、
線形性が改善された出力電圧が得られる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路内でア
ナログ信号を増幅するために使用される差動増幅回路に
関する。
ナログ信号を増幅するために使用される差動増幅回路に
関する。
【０００２】
【従来の技術】従来から、半導体集積回路内では差動増
幅回路が広く用いられている。半導体集積回路では、特
性の揃ったペア回路を構成することが容易であり、アナ
ログ信号の増幅などに広く用いられている。たとえば、
特開平６−２１８１７には、アナログ信号をデジタル信
号に変換する直並列型Ａ／Ｄ変換器に使用する差動増幅
回路の改善に関連する先行技術が開示されている。
幅回路が広く用いられている。半導体集積回路では、特
性の揃ったペア回路を構成することが容易であり、アナ
ログ信号の増幅などに広く用いられている。たとえば、
特開平６−２１８１７には、アナログ信号をデジタル信
号に変換する直並列型Ａ／Ｄ変換器に使用する差動増幅
回路の改善に関連する先行技術が開示されている。
【０００３】図５は、従来から広く用いられている典型
的な差動増幅回路の構成を示す。ＮＰＮ型のバイポーラ
トランジスタＱａとＱｂとが差動対を構成している。ト
ランジスタＱａ，Ｑｂのベースは、正相入力端子１およ
び逆相入力端子２にそれぞれ接続される。トランジスタ
Ｑａ，Ｑｂのコレクタは、逆相出力端子３および正相出
力端子４にそれぞれ接続される。トランジスタＱａ，Ｑ
ｂのコレクタと正電源端子５との間には、抵抗Ｒａ，Ｒ
ｂがそれぞれ接続される。トランジスタＱａ，Ｑｂのエ
ミッタ間には、共通抵抗Ｒが挿入される。トランジスタ
Ｑａ，Ｑｂのエミッタは、ＮＰＮ型トランジスタＱｃ，
Ｑｄのコレクタにそれぞれ接続される。トランジスタＱ
ｃ，Ｑｄのエミッタは、抵抗Ｒｃ，Ｒｄを介して負電源
端子６にそれぞれ接続される。トランジスタＱｃ，Ｑｄ
のベースはＮＰＮトランジスタＱｅのベースに共通接続
される。トランジスタＱｅのエミッタは、抵抗Ｒｅを介
して負電源端子６に接続される。トランジスタＱａ，Ｑ
ｂおよび抵抗Ｒ，Ｒａ，Ｒｂは、差動増幅器７を構成
し、トランジスタＱｃ，Ｑｄ，Ｑｅおよび抵抗Ｒｃ，Ｒ
ｄ，Ｒｅは定電流源８をそれぞれ構成する。
的な差動増幅回路の構成を示す。ＮＰＮ型のバイポーラ
トランジスタＱａとＱｂとが差動対を構成している。ト
ランジスタＱａ，Ｑｂのベースは、正相入力端子１およ
び逆相入力端子２にそれぞれ接続される。トランジスタ
Ｑａ，Ｑｂのコレクタは、逆相出力端子３および正相出
力端子４にそれぞれ接続される。トランジスタＱａ，Ｑ
ｂのコレクタと正電源端子５との間には、抵抗Ｒａ，Ｒ
ｂがそれぞれ接続される。トランジスタＱａ，Ｑｂのエ
ミッタ間には、共通抵抗Ｒが挿入される。トランジスタ
Ｑａ，Ｑｂのエミッタは、ＮＰＮ型トランジスタＱｃ，
Ｑｄのコレクタにそれぞれ接続される。トランジスタＱ
ｃ，Ｑｄのエミッタは、抵抗Ｒｃ，Ｒｄを介して負電源
端子６にそれぞれ接続される。トランジスタＱｃ，Ｑｄ
のベースはＮＰＮトランジスタＱｅのベースに共通接続
される。トランジスタＱｅのエミッタは、抵抗Ｒｅを介
して負電源端子６に接続される。トランジスタＱａ，Ｑ
ｂおよび抵抗Ｒ，Ｒａ，Ｒｂは、差動増幅器７を構成
し、トランジスタＱｃ，Ｑｄ，Ｑｅおよび抵抗Ｒｃ，Ｒ
ｄ，Ｒｅは定電流源８をそれぞれ構成する。
【０００４】トランジスタＱａ，Ｑｂはほぼ同一特性で
あり、トランジスタＱｃ，Ｑｄもほぼ同一特性である。
抵抗Ｒａ，Ｒｂは同一抵抗値であり、抵抗Ｒｃ，Ｒｄも
同一抵抗値である。トランジスタＱｅのベースおよびコ
レクタに共通接続されるバイアス入力端子９に流す電流
を調整することによって、トランジスタＱｃ，Ｑｄのコ
レクタエミッタ間に一定の無信号時電流Ｉを流すことが
できる。
あり、トランジスタＱｃ，Ｑｄもほぼ同一特性である。
抵抗Ｒａ，Ｒｂは同一抵抗値であり、抵抗Ｒｃ，Ｒｄも
同一抵抗値である。トランジスタＱｅのベースおよびコ
レクタに共通接続されるバイアス入力端子９に流す電流
を調整することによって、トランジスタＱｃ，Ｑｄのコ
レクタエミッタ間に一定の無信号時電流Ｉを流すことが
できる。
【０００５】正相入力端子１および逆相入力端子２の入
力電圧をそれぞれＶ１，Ｖ２とすると、入力電位差ΔＶ
＝Ｖ１−Ｖ２に応じて、共通抵抗Ｒに電流Δｉが流れ
る。このとき、トランジスタＱａのコレクタに接続され
ている抵抗Ｒａの電位降下はＲａ・（Ｉ＋Δｉ）であ
り、トランジスタＱｂのコレクタに接続されている負荷
抵抗Ｒｂの電位降下はＲｂ・（Ｉ−Δｉ）である。Ｒａ
＝Ｒｂであるから、これをＲｏとすると、正相出力端子
４および逆相出力端子３の出力端子間の電圧、すなわち
差動出力電圧Ｖｏ＝Ｖｏ２−Ｖｏ１は、次の第１式のよ
うに表される。
力電圧をそれぞれＶ１，Ｖ２とすると、入力電位差ΔＶ
＝Ｖ１−Ｖ２に応じて、共通抵抗Ｒに電流Δｉが流れ
る。このとき、トランジスタＱａのコレクタに接続され
ている抵抗Ｒａの電位降下はＲａ・（Ｉ＋Δｉ）であ
り、トランジスタＱｂのコレクタに接続されている負荷
抵抗Ｒｂの電位降下はＲｂ・（Ｉ−Δｉ）である。Ｒａ
＝Ｒｂであるから、これをＲｏとすると、正相出力端子
４および逆相出力端子３の出力端子間の電圧、すなわち
差動出力電圧Ｖｏ＝Ｖｏ２−Ｖｏ１は、次の第１式のよ
うに表される。
【０００６】 Vo＝Vcc−Ro・(I−Δi)−(Vcc−Ro・(I＋Δi))＝2・Ro・Δi …（１）
【０００７】
【発明が解決しようとする課題】第１式のΔｉは、入力
差電圧に応じて変化するけれども、差動対を構成するト
ランジスタＱａ，Ｑｂのコレクタ電流にΔｉ×２の差が
生じる。トランジスタＱａ，Ｑｂの特性が完全に揃って
いたとしても、コレクタ電流が異なるので、入力差電圧
ΔＶに対する線形性が保たれない。このことを定量的に
考えるため、図５の差動増幅器７を二等分し、入力に差
動信号が入らないときのバイアス電位をＶ０とする。無
信号時には、トランジスタＱａのベースの入力はＶ１＝
Ｖ０となる。すなわち、無信号の時には２分割した抵抗
Ｒの分割点の電位として、次の第２式が得られる。
差電圧に応じて変化するけれども、差動対を構成するト
ランジスタＱａ，Ｑｂのコレクタ電流にΔｉ×２の差が
生じる。トランジスタＱａ，Ｑｂの特性が完全に揃って
いたとしても、コレクタ電流が異なるので、入力差電圧
ΔＶに対する線形性が保たれない。このことを定量的に
考えるため、図５の差動増幅器７を二等分し、入力に差
動信号が入らないときのバイアス電位をＶ０とする。無
信号時には、トランジスタＱａのベースの入力はＶ１＝
Ｖ０となる。すなわち、無信号の時には２分割した抵抗
Ｒの分割点の電位として、次の第２式が得られる。
【０００８】 V0−VBE0＝V0−（kT／q）・ln（I／Is） …（２） ここに、ＶＢＥ０は無信号時すなわち入力電圧＝Ｖ０の
ときのトランジスタＱａのベース・エミッタ間電圧であ
り、ｋはボルツマン定数であり、Ｔは絶対温度であり、
ｑは電子の電荷であり、ＩｓはトランジスタＱａの逆方
向飽和電流である。入力端子電圧がＶ１のときには、出
力電流成分Δｉは次の第３式で示される。
ときのトランジスタＱａのベース・エミッタ間電圧であ
り、ｋはボルツマン定数であり、Ｔは絶対温度であり、
ｑは電子の電荷であり、ＩｓはトランジスタＱａの逆方
向飽和電流である。入力端子電圧がＶ１のときには、出
力電流成分Δｉは次の第３式で示される。
【０００９】 Δi＝(1/(R/2))・{V1−VBE1−(V0−VBE0)} ＝(1/(R/2))・{V1−(kT/q)・ln((I＋Δi)/Is)−V0＋(kT/q)・ln(I/Is)} ＝(1/(R/2))・{V1−V0−(kT/q)・ln(1＋Δi/I)} …（３） ここでＶＢＥ１は、入力電圧がＶ１の時のトランジスタ
Ｑａのベース・エミッタ間電圧である。第３式では、Δ
ｉ／Ｉが非線形要因となっている。この非線形性のため
に、差動増幅器７の出力の歪率が大きくなったり、入力
のダイナミックレンジが制限されたりして好ましくない
現象が現れるようになる。
Ｑａのベース・エミッタ間電圧である。第３式では、Δ
ｉ／Ｉが非線形要因となっている。この非線形性のため
に、差動増幅器７の出力の歪率が大きくなったり、入力
のダイナミックレンジが制限されたりして好ましくない
現象が現れるようになる。
【００１０】本発明の目的は、バイポーラトランジスタ
を用いる差動増幅回路の入力と出力との間の線形性を、
広い範囲にわたって確保することができる差動増幅回路
を提供することである。
を用いる差動増幅回路の入力と出力との間の線形性を、
広い範囲にわたって確保することができる差動増幅回路
を提供することである。
【００１１】
【課題を解決するための手段】本発明は、一対の入力端
子間に入力される電位差に対応する出力を、一対の出力
端子間から導出する差動増幅回路において、バイポーラ
型で一方の導電形式を有する一対の第１差動トランジス
タを有し、エミッタ間に第１抵抗が挿入され、コレクタ
が出力端子にそれぞれ接続される第１差動増幅器と、第
１差動トランジスタの一方のトランジスタのベースにエ
ミッタが接続され、一方の入力端子にベースが接続さ
れ、第１差動トランジスタと異なる他方導電形式を有す
る第１入力トランジスタを備える第１入力バッファと、
第１入力トランジスタと同一導電形式でほぼ同一特性を
有し、第１差動トランジスタの他方のトランジスタのベ
ースにエミッタが接続され、他方の入力端子にベースが
接続される第２入力トランジスタを備える第２入力バッ
ファと、前記第１差動トランジスタと同一の導電形式で
ほぼ同一特性の一対の第２差動トランジスタを有し、エ
ミッタ間に第２抵抗が挿入される第２差動増幅器と、第
２差動トランジスタの一方のトランジスタのベースと一
方の入力端子との間に介在される第３入力バッファと、
第２差動トランジスタの他方のトランジスタのベースと
他方の入力端子との間に介在される第４入力バッファと
を含み、前記第１および第２入力バッファは、前記第２
差動トランジスタの一方および他方のコレクタ電流に対
応する電流を、前記第１および第２入力トランジスタに
それぞれ流すことを特徴とする差動増幅回路である。 また本発明の前記第１および第２入力バッファはそれぞ
れカレントミラー回路を備え、カレントミラー回路の入
力側に第２差動トランジスタのコレクタ電流を流し、カ
レントミラー回路の出力側から第１および第２入力トラ
ンジスタのエミッタに電流をそれぞれ供給することを特
徴とする。 また本発明の前記第３および第４入力バッファは、前記
第１および第２入力バッファと同一構成を有し、第２差
動トランジスタの各ベースと各入力端子との間に挿入さ
れる第３および第４入力トランジスタをそれぞれ備え、
第３および第４入力トランジスタは定電流駆動されるこ
とを特徴とする。
子間に入力される電位差に対応する出力を、一対の出力
端子間から導出する差動増幅回路において、バイポーラ
型で一方の導電形式を有する一対の第１差動トランジス
タを有し、エミッタ間に第１抵抗が挿入され、コレクタ
が出力端子にそれぞれ接続される第１差動増幅器と、第
１差動トランジスタの一方のトランジスタのベースにエ
ミッタが接続され、一方の入力端子にベースが接続さ
れ、第１差動トランジスタと異なる他方導電形式を有す
る第１入力トランジスタを備える第１入力バッファと、
第１入力トランジスタと同一導電形式でほぼ同一特性を
有し、第１差動トランジスタの他方のトランジスタのベ
ースにエミッタが接続され、他方の入力端子にベースが
接続される第２入力トランジスタを備える第２入力バッ
ファと、前記第１差動トランジスタと同一の導電形式で
ほぼ同一特性の一対の第２差動トランジスタを有し、エ
ミッタ間に第２抵抗が挿入される第２差動増幅器と、第
２差動トランジスタの一方のトランジスタのベースと一
方の入力端子との間に介在される第３入力バッファと、
第２差動トランジスタの他方のトランジスタのベースと
他方の入力端子との間に介在される第４入力バッファと
を含み、前記第１および第２入力バッファは、前記第２
差動トランジスタの一方および他方のコレクタ電流に対
応する電流を、前記第１および第２入力トランジスタに
それぞれ流すことを特徴とする差動増幅回路である。 また本発明の前記第１および第２入力バッファはそれぞ
れカレントミラー回路を備え、カレントミラー回路の入
力側に第２差動トランジスタのコレクタ電流を流し、カ
レントミラー回路の出力側から第１および第２入力トラ
ンジスタのエミッタに電流をそれぞれ供給することを特
徴とする。 また本発明の前記第３および第４入力バッファは、前記
第１および第２入力バッファと同一構成を有し、第２差
動トランジスタの各ベースと各入力端子との間に挿入さ
れる第３および第４入力トランジスタをそれぞれ備え、
第３および第４入力トランジスタは定電流駆動されるこ
とを特徴とする。
【００１２】
【作用】本発明に従えば、一対の入力端子と第一抵抗の
両端との間には、第１および第２入力トランジスタのベ
ース・エミッタ接合と、第１差動トランジスタの一方の
ベース・エミッタ接合及び他方のベース・エミッタ接合
がそれぞれ介在される。第１および第２入力トランジス
タと第１差動トランジスタとは導電形式が異なるバイポ
ーラトランジスタであり、それぞれのベース・エミッタ
接合に発生する電圧は極性が異なるので、相互に打ち消
し合う。第１および第２入力トランジスタを含む第１お
よび第２入力バッファは、第３および第４入力バッファ
を介して入力端子にベースがそれぞれ接続される第２差
動トランジスタのコレクタ電流に対応する電流を第１お
よび第２入力トランジスタにそれぞれ流すので、電流の
変化分による変動も相互に打ち消し合って抑制され、非
線形性が改善される。
両端との間には、第１および第２入力トランジスタのベ
ース・エミッタ接合と、第１差動トランジスタの一方の
ベース・エミッタ接合及び他方のベース・エミッタ接合
がそれぞれ介在される。第１および第２入力トランジス
タと第１差動トランジスタとは導電形式が異なるバイポ
ーラトランジスタであり、それぞれのベース・エミッタ
接合に発生する電圧は極性が異なるので、相互に打ち消
し合う。第１および第２入力トランジスタを含む第１お
よび第２入力バッファは、第３および第４入力バッファ
を介して入力端子にベースがそれぞれ接続される第２差
動トランジスタのコレクタ電流に対応する電流を第１お
よび第２入力トランジスタにそれぞれ流すので、電流の
変化分による変動も相互に打ち消し合って抑制され、非
線形性が改善される。
【００１３】また本発明に従えば、第１および第２入力
バッファはカレントミラー回路の入力側に第２差動トラ
ンジスタのコレクタ電流を流す。カレントミラー回路の
出力側からは第１および第２入力トランジスタエミッタ
にそれぞれ電流をそれぞれ供給するので、第１および第
２入力トランジスタには第２差動トランジスタのコレク
タ電流に対応する電流を流すことができる。第２差動ト
ランジスタには入力端子間に入力される電位差に応じ
て、第１差動トランジスタとほぼ同様なコレクタ電流が
流れるので、第１および第２入力トランジスタにも入力
電位差に対応する電流を流すことができ、非線形性を有
効に改善することができる。
バッファはカレントミラー回路の入力側に第２差動トラ
ンジスタのコレクタ電流を流す。カレントミラー回路の
出力側からは第１および第２入力トランジスタエミッタ
にそれぞれ電流をそれぞれ供給するので、第１および第
２入力トランジスタには第２差動トランジスタのコレク
タ電流に対応する電流を流すことができる。第２差動ト
ランジスタには入力端子間に入力される電位差に応じ
て、第１差動トランジスタとほぼ同様なコレクタ電流が
流れるので、第１および第２入力トランジスタにも入力
電位差に対応する電流を流すことができ、非線形性を有
効に改善することができる。
【００１４】また本発明に従えば、第３および第４入力
バッファは、第１および第２入力バッファと同一構成を
有し、入力端子と第２差動トランジスタのベースとの間
に介在される第３および第４入力トランジスタを備えて
定電流駆動される。第１〜第４入力バッファを同一構成
とすることができるので、入力端子間の電位差に応じて
第２差動トランジスタの動作を第１差動トランジスタの
動作とほとんど一致させ、第１および第２入力バッファ
を介する非線形性の改善を有効に行うことができる。
バッファは、第１および第２入力バッファと同一構成を
有し、入力端子と第２差動トランジスタのベースとの間
に介在される第３および第４入力トランジスタを備えて
定電流駆動される。第１〜第４入力バッファを同一構成
とすることができるので、入力端子間の電位差に応じて
第２差動トランジスタの動作を第１差動トランジスタの
動作とほとんど一致させ、第１および第２入力バッファ
を介する非線形性の改善を有効に行うことができる。
【００１５】
【実施例】図１は本発明の一実施例の原理的構成を示
し、図２は図１の構成を半導体集積回路上に実現した電
気的構成を示す。本実施例では、同一構成の第１差動増
幅器１１および第２差動増幅器１２が備えられる。第１
差動増幅器１１の入力側には、同一構成の第１入力バッ
ファ２１および第２入力バッファ２２が介在される。第
２差動増幅器１２の入力側には、同一構成の第３入力バ
ッファ２３および第４入力バッファ２４が介在される。
一対の入力端子のうちの一方である正相入力端子３１
は、第１入力バッファ２１および第３入力バッファ２３
の入力側に接続される。一対の入力端子のうちの他方で
ある逆相入力端子３２は、第２入力バッファ２２および
第４入力バッファ２４の入力側に接続される。第１差動
増幅器１１からは、一対の出力端子である逆相出力端子
３３および正相出力端子３４を介して差動出力が導出さ
れる。電源電圧は、正電源端子３５を介してＶｃｃが与
えられ、負電源端子３６は接地される。バイアス入力端
子３９は、第１差動増幅器１１内の定電流源４１，４
２、第２差動増幅器１２内の定電流源４３，４４、第３
入力バッファ内の定電流源４５および第４入力バッファ
内の定電流源４６に流れる電流Ｉを調整するための入力
電圧が与えられる。
し、図２は図１の構成を半導体集積回路上に実現した電
気的構成を示す。本実施例では、同一構成の第１差動増
幅器１１および第２差動増幅器１２が備えられる。第１
差動増幅器１１の入力側には、同一構成の第１入力バッ
ファ２１および第２入力バッファ２２が介在される。第
２差動増幅器１２の入力側には、同一構成の第３入力バ
ッファ２３および第４入力バッファ２４が介在される。
一対の入力端子のうちの一方である正相入力端子３１
は、第１入力バッファ２１および第３入力バッファ２３
の入力側に接続される。一対の入力端子のうちの他方で
ある逆相入力端子３２は、第２入力バッファ２２および
第４入力バッファ２４の入力側に接続される。第１差動
増幅器１１からは、一対の出力端子である逆相出力端子
３３および正相出力端子３４を介して差動出力が導出さ
れる。電源電圧は、正電源端子３５を介してＶｃｃが与
えられ、負電源端子３６は接地される。バイアス入力端
子３９は、第１差動増幅器１１内の定電流源４１，４
２、第２差動増幅器１２内の定電流源４３，４４、第３
入力バッファ内の定電流源４５および第４入力バッファ
内の定電流源４６に流れる電流Ｉを調整するための入力
電圧が与えられる。
【００１６】第１差動増幅器１１には、一対のバイポー
ラ型ＮＰＮトランジスタＱ１，Ｑ２による第１差動トラ
ンジスタと、トランジスタＱ１，Ｑ２のエミッタ間に挿
入される第１抵抗Ｒ１が含まれる。第２差動増幅器１２
には、第１差動増幅器と同一の導電形式であるＮＰＮ型
のトランジスタＱ３，Ｑ４による第２差動トランジスタ
およびそのエミッタ間に挿入される第２抵抗Ｒ２が含ま
れる。第１および第２抵抗の抵抗値は、たとえば１０ｋ
Ωとする。第２差動トランジスタは第１差動トランジス
タとほぼ同一特性とし、第２抵抗Ｒ２の抵抗値も第１抵
抗Ｒ１の抵抗値と同一にして、第１差動増幅器１１およ
び第２差動増幅器１２の整合をとる。
ラ型ＮＰＮトランジスタＱ１，Ｑ２による第１差動トラ
ンジスタと、トランジスタＱ１，Ｑ２のエミッタ間に挿
入される第１抵抗Ｒ１が含まれる。第２差動増幅器１２
には、第１差動増幅器と同一の導電形式であるＮＰＮ型
のトランジスタＱ３，Ｑ４による第２差動トランジスタ
およびそのエミッタ間に挿入される第２抵抗Ｒ２が含ま
れる。第１および第２抵抗の抵抗値は、たとえば１０ｋ
Ωとする。第２差動トランジスタは第１差動トランジス
タとほぼ同一特性とし、第２抵抗Ｒ２の抵抗値も第１抵
抗Ｒ１の抵抗値と同一にして、第１差動増幅器１１およ
び第２差動増幅器１２の整合をとる。
【００１７】第１入力バッファ２１内には、第１差動ト
ランジスタであるトランジスタＱ１，Ｑ２とは導電型の
異なるＰＮＰ型のトランジスタＱ５，Ｑ６，Ｑ７が含ま
れる。第１入力トランジスタであるトランジスタＱ５の
ベースは正相入力端子３１に接続され、コレクタは接地
され、エミッタはトランジスタＱ６のコレクタに接続さ
れる。トランジスタＱ６はトランジスタＱ７と同一特性
に形成され、ベースおよびエミッタがそれぞれ共通接続
されてカレントミラー回路を構成する。共通接続された
エミッタは正電源端子３５から供給される電源電圧Ｖｃ
ｃに接続され、共通接続されたベースはトランジスタＱ
７のコレクタに接続されて、第２差動増幅器１２の一方
のトランジスタＱ３のコレクタに接続される。トランジ
スタＱ６はカレントミラー回路の入力側、トランジスタ
Ｑ７はカレントミラー回路の出力側となり、入力側に流
れる電流と同一の電流を出力側に流す。
ランジスタであるトランジスタＱ１，Ｑ２とは導電型の
異なるＰＮＰ型のトランジスタＱ５，Ｑ６，Ｑ７が含ま
れる。第１入力トランジスタであるトランジスタＱ５の
ベースは正相入力端子３１に接続され、コレクタは接地
され、エミッタはトランジスタＱ６のコレクタに接続さ
れる。トランジスタＱ６はトランジスタＱ７と同一特性
に形成され、ベースおよびエミッタがそれぞれ共通接続
されてカレントミラー回路を構成する。共通接続された
エミッタは正電源端子３５から供給される電源電圧Ｖｃ
ｃに接続され、共通接続されたベースはトランジスタＱ
７のコレクタに接続されて、第２差動増幅器１２の一方
のトランジスタＱ３のコレクタに接続される。トランジ
スタＱ６はカレントミラー回路の入力側、トランジスタ
Ｑ７はカレントミラー回路の出力側となり、入力側に流
れる電流と同一の電流を出力側に流す。
【００１８】第２入力バッファ２２も、第１入力バッフ
ァ２１と同一の構成を有し、第２入力トランジスタであ
るトランジスタＱ８およびカレントミラー回路を構成す
るトランジスタＱ９，Ｑ１０を含む。トランジスタＱ８
のエミッタとトランジスタＱ９のコレクタの接続点に第
１差動トランジスタの他方のトランジスタＱ２のベース
が接続される。トランジスタＱ９とともにカレントミラ
ーを構成するトランジスタＱ１０のコレクタは、トラン
ジスタＱ９およびトランジスタＱ１０のベースに共通接
続されるとともに、第２差動トランジスタの他方のトラ
ンジスタＱ４のコレクタに接続される。トランジスタＱ
１０は入力側、トランジスタＱ９は出力側となる。
ァ２１と同一の構成を有し、第２入力トランジスタであ
るトランジスタＱ８およびカレントミラー回路を構成す
るトランジスタＱ９，Ｑ１０を含む。トランジスタＱ８
のエミッタとトランジスタＱ９のコレクタの接続点に第
１差動トランジスタの他方のトランジスタＱ２のベース
が接続される。トランジスタＱ９とともにカレントミラ
ーを構成するトランジスタＱ１０のコレクタは、トラン
ジスタＱ９およびトランジスタＱ１０のベースに共通接
続されるとともに、第２差動トランジスタの他方のトラ
ンジスタＱ４のコレクタに接続される。トランジスタＱ
１０は入力側、トランジスタＱ９は出力側となる。
【００１９】第２差動増幅回路１２と正相入力端子３１
および逆相入力端子３２との間に介在される第３および
第４入力バッファ２３，２４は、基本的構成は第１およ
び第２入力バッファ２１，２２と同一である。第３およ
び第４入力バッファ２３，２４は、第３および第４入力
トランジスタであるトランジスタＱ１１，Ｑ１４と、カ
レントミラー回路を構成するトランジスタＱ１２，Ｑ１
３；Ｑ１５，Ｑ１６とを含む。
および逆相入力端子３２との間に介在される第３および
第４入力バッファ２３，２４は、基本的構成は第１およ
び第２入力バッファ２１，２２と同一である。第３およ
び第４入力バッファ２３，２４は、第３および第４入力
トランジスタであるトランジスタＱ１１，Ｑ１４と、カ
レントミラー回路を構成するトランジスタＱ１２，Ｑ１
３；Ｑ１５，Ｑ１６とを含む。
【００２０】図２において、トランジスタＱ１，Ｑ２の
コレクタと、正電源端子３５との間に接続される抵抗Ｒ
３，Ｒ４の抵抗値は等しく、たとえば１０ｋΩとする。
ベースが共通接続されるＮＰＮ型トランジスタＱ１７，
Ｑ１８，Ｑ１９，Ｑ２０，Ｑ２１，Ｑ２２，Ｑ２３は同
一特性でｈFEが充分大きく、各エミッタと負電源端子３
６との間に接続される抵抗Ｒ５，Ｒ６，Ｒ７，Ｒ８，Ｒ
９，Ｒ１０，Ｒ１１の抵抗値はたとえば３ｋΩで同一と
する。トランジスタＱ１９，Ｑ２０および抵抗Ｒ７，Ｒ
８、トランジスタＱ１８，Ｑ２１および抵抗Ｒ６，Ｒ
９、トランジスタＱ１７，Ｑ２２および抵抗Ｒ５，Ｒ１
０はトランジスタＱ２３および抵抗Ｒ１１とそれぞれカ
レントミラー回路を構成する。したがって、トランジス
タＱ１９と抵抗Ｒ７、トランジスタＱ２０と抵抗Ｒ８、
トランジスタＱ１８と抵抗Ｒ６、トランジスタＱ２１と
抵抗Ｒ９、トランジスタＱ１７と抵抗Ｒ５およびトラン
ジスタＱ２２と抵抗Ｒ１０は、それぞれ図１の定電流源
４１，４２，４３，４４，４５，４６を構成し、バイア
ス入力端子３９から流込む電流と同一の電流を吸込む定
電流源となる。
コレクタと、正電源端子３５との間に接続される抵抗Ｒ
３，Ｒ４の抵抗値は等しく、たとえば１０ｋΩとする。
ベースが共通接続されるＮＰＮ型トランジスタＱ１７，
Ｑ１８，Ｑ１９，Ｑ２０，Ｑ２１，Ｑ２２，Ｑ２３は同
一特性でｈFEが充分大きく、各エミッタと負電源端子３
６との間に接続される抵抗Ｒ５，Ｒ６，Ｒ７，Ｒ８，Ｒ
９，Ｒ１０，Ｒ１１の抵抗値はたとえば３ｋΩで同一と
する。トランジスタＱ１９，Ｑ２０および抵抗Ｒ７，Ｒ
８、トランジスタＱ１８，Ｑ２１および抵抗Ｒ６，Ｒ
９、トランジスタＱ１７，Ｑ２２および抵抗Ｒ５，Ｒ１
０はトランジスタＱ２３および抵抗Ｒ１１とそれぞれカ
レントミラー回路を構成する。したがって、トランジス
タＱ１９と抵抗Ｒ７、トランジスタＱ２０と抵抗Ｒ８、
トランジスタＱ１８と抵抗Ｒ６、トランジスタＱ２１と
抵抗Ｒ９、トランジスタＱ１７と抵抗Ｒ５およびトラン
ジスタＱ２２と抵抗Ｒ１０は、それぞれ図１の定電流源
４１，４２，４３，４４，４５，４６を構成し、バイア
ス入力端子３９から流込む電流と同一の電流を吸込む定
電流源となる。
【００２１】図３は、図２の電気的構成によって実現さ
れる差動入力特性を示す。□印でプロットした本実施例
による動作特性のうちの直線性範囲Ｗｉ１は、■印でプ
ロットした図５の構成による動作特性の直線性入力電圧
範囲Ｗｉ２よりも大きくなり、線形性が改善されている
ことが判る。線形性の改善によって、半導体集積回路中
で処理するアナログ信号のダイナミックレンジを広くと
ることができ、たとえばデジタル変換する場合の精度を
高めることができる。
れる差動入力特性を示す。□印でプロットした本実施例
による動作特性のうちの直線性範囲Ｗｉ１は、■印でプ
ロットした図５の構成による動作特性の直線性入力電圧
範囲Ｗｉ２よりも大きくなり、線形性が改善されている
ことが判る。線形性の改善によって、半導体集積回路中
で処理するアナログ信号のダイナミックレンジを広くと
ることができ、たとえばデジタル変換する場合の精度を
高めることができる。
【００２２】図４は、図１および図２の実施例の構成を
二等分して、その左側について示す。入力端子電圧Ｖ１
は無信号時にはＶ０であるとする。無信号時、すなわち
Ｖ１＝Ｖ０のときの二等分した抵抗Ｒ１，Ｒ２の分割点
電位を、それぞれＶ０１，Ｖ０３とする。トランジスタ
Ｑ１，Ｑ３，Ｑ５，Ｑ１１のベース・エミッタ電圧ＶＢ
Ｅをそれぞれ、ＶＢＥ１，ＶＢＥ３，ＶＢＥ５，ＶＢＥ
１１とし、これらは動作電流の関数と考えることができ
るので、ＶＢＥ１＝ＶＢＥ１（Ｉ）のように記述する。
トランジスタＱ１，Ｑ３，Ｑ５，Ｑ１１の逆方向飽和電
流Ｉｓを、それぞれＩｓ１，Ｉｓ３，Ｉｓ５，Ｉｓ１１
とする。トランジスタＱ１，Ｑ３のエミッタの電位をそ
れぞれＶＥ１，ＶＥ３とすると、次の第４式〜第９式が
得られる。
二等分して、その左側について示す。入力端子電圧Ｖ１
は無信号時にはＶ０であるとする。無信号時、すなわち
Ｖ１＝Ｖ０のときの二等分した抵抗Ｒ１，Ｒ２の分割点
電位を、それぞれＶ０１，Ｖ０３とする。トランジスタ
Ｑ１，Ｑ３，Ｑ５，Ｑ１１のベース・エミッタ電圧ＶＢ
Ｅをそれぞれ、ＶＢＥ１，ＶＢＥ３，ＶＢＥ５，ＶＢＥ
１１とし、これらは動作電流の関数と考えることができ
るので、ＶＢＥ１＝ＶＢＥ１（Ｉ）のように記述する。
トランジスタＱ１，Ｑ３，Ｑ５，Ｑ１１の逆方向飽和電
流Ｉｓを、それぞれＩｓ１，Ｉｓ３，Ｉｓ５，Ｉｓ１１
とする。トランジスタＱ１，Ｑ３のエミッタの電位をそ
れぞれＶＥ１，ＶＥ３とすると、次の第４式〜第９式が
得られる。
【００２３】 VE3＝V1＋VBE11(I)−VBE3(I＋Δi3) ＝V1＋(kT/q)・ln(I/Is11)−(kT/q)・ln((I＋Δi3)/Is3) …（４） V03＝V0＋(kT/q)・ln(I/Is11)−(kT/q)・ln(I/Is3) ＝V0＋(kT/q)・ln(Is3/Is11) …（５） Δi3＝{1/(R/2)}・(VE3−V03) ＝{1/(R/2)}・{V1−V0−(kT/q)・ln(1＋Δi3/I)} …（６） VE1＝V1＋VBE5(I＋Δi3)−VBE1(I＋Δi1) ＝V1＋(kT/q)・ln{(I＋Δi3)/Is5}−(kT/q)・ln{(I＋Δi1)/Is1} …（７） V01＝V0＋(kT/q)・ln(I/Is5)−(kT/q)・ln{(I＋Δi1)/Is1} ＝V0＋(kT/q)・ln(Is1／Is5) …（８） Δi1＝{1/(R/2)}・(VE1−V01) ＝{1/(R/2)}・[V1−V0＋(kT/q)・ln{1＋(Δi3−Δi1)/I}] …（９） 出力電流成分は、第９式で表される。第９式では非線形
項がΔｉ３とΔｉ１とでキャンセルするため、特にΔｉ
３−Δｉ１≪Ｉの場合０に近くなり、良好な線形性を得
ることができる。
項がΔｉ３とΔｉ１とでキャンセルするため、特にΔｉ
３−Δｉ１≪Ｉの場合０に近くなり、良好な線形性を得
ることができる。
【００２４】本実施例では、第１〜第４入力バッファ２
１〜２４で、カレントミラー回路を利用して第１〜第４
入力トランジスタＱ５，Ｑ８，Ｑ１１，Ｑ１４のエミッ
タ電流を設定しているけれども、他の構成を利用して設
定するようにしてもよい。カレントミラーによれば、最
も簡単に電流の補正を行うことができる。また、差動ト
ランジスタをＮＰＮ型、入力バッファをＰＮＰ型でそれ
ぞれ構成しているけれども、導電形式を逆にすることも
できる。
１〜２４で、カレントミラー回路を利用して第１〜第４
入力トランジスタＱ５，Ｑ８，Ｑ１１，Ｑ１４のエミッ
タ電流を設定しているけれども、他の構成を利用して設
定するようにしてもよい。カレントミラーによれば、最
も簡単に電流の補正を行うことができる。また、差動ト
ランジスタをＮＰＮ型、入力バッファをＰＮＰ型でそれ
ぞれ構成しているけれども、導電形式を逆にすることも
できる。
【００２５】
【発明の効果】以上のように本発明によれば、一対の入
力端子および出力端子にそれぞれ接続される第１差動増
幅器と、一対の入力端子に入力側が接続される第２差動
増幅器とを同一構成にし、第２差動増幅器のコレクタ電
流によって第１差動増幅器の入力側の第１および第２入
力トランジスタのエミッタ電流を対応させるので、ベー
ス・エミッタ接合特性による非線形性を改善し、歪みが
小さな状態で増幅可能な入力電圧の範囲を広くとること
ができる。線形領域が広くなるので、入力電圧の広い範
囲にわたって歪みを押さえたダイナミックレンジの広い
差動増幅回路を構成することができる。
力端子および出力端子にそれぞれ接続される第１差動増
幅器と、一対の入力端子に入力側が接続される第２差動
増幅器とを同一構成にし、第２差動増幅器のコレクタ電
流によって第１差動増幅器の入力側の第１および第２入
力トランジスタのエミッタ電流を対応させるので、ベー
ス・エミッタ接合特性による非線形性を改善し、歪みが
小さな状態で増幅可能な入力電圧の範囲を広くとること
ができる。線形領域が広くなるので、入力電圧の広い範
囲にわたって歪みを押さえたダイナミックレンジの広い
差動増幅回路を構成することができる。
【００２６】また本発明によれば、第１および第２入力
バッファは、カレントミラー回路によって第２差動トラ
ンジスタのコレクタ電流と第１および第２入力トランジ
スタのエミッタ電流とをそれぞれ対応させるので、簡単
で半導体集積回路に容易に形成することができる構成に
よって、入力電圧の線形性を改善することができる。
バッファは、カレントミラー回路によって第２差動トラ
ンジスタのコレクタ電流と第１および第２入力トランジ
スタのエミッタ電流とをそれぞれ対応させるので、簡単
で半導体集積回路に容易に形成することができる構成に
よって、入力電圧の線形性を改善することができる。
【００２７】また本発明によれば、第１および第２差動
増幅器および第１〜第４入力バッファは、同一構成を有
するので、半導体集積回路上で特性を容易に揃えること
ができ、入力電位差に対する応答の線形性の範囲を容易
に拡大することができる。
増幅器および第１〜第４入力バッファは、同一構成を有
するので、半導体集積回路上で特性を容易に揃えること
ができ、入力電位差に対する応答の線形性の範囲を容易
に拡大することができる。
【図１】本発明の一実施例の基本的構成を示すブロック
図である。
図である。
【図２】図１の実施例の電気的構成を示す回路図であ
る。
る。
【図３】図２の構成の動作特性を示すグラフである。
【図４】図１の実施例の二等分した左側を示す部分回路
図である。
図である。
【図５】従来からの典型的な差動増幅回路の電気回路図
である。
である。
【図６】図５の構成の二等分した左側の部分的な電気回
路図である。
路図である。
１１ 第１差動増幅器 １２ 第２差動増幅器 ２１ 第１入力バッファ ２２ 第２入力バッファ ２３ 第３入力バッファ ２４ 第４入力バッファ ３１ 正相入力端子 ３２ 逆相入力端子 ３３ 逆相出力端子 ３４ 正相出力端子 ３９ バイアス入力端子 ４１〜４６ 定電流源 Ｑ１，Ｑ２ 第１差動トランジスタ Ｑ３，Ｑ４ 第２差動トランジスタ Ｑ５ 第１入力トランジスタ Ｑ８ 第２入力トランジスタ Ｑ１１ 第３入力トランジスタ Ｑ１４ 第４入力トランジスタ Ｒ１ 第１抵抗 Ｒ２ 第２抵抗
Claims (3)
- 【請求項１】 一対の入力端子間に入力される電位差に
対応する出力を、一対の出力端子間から導出する差動増
幅回路において、 バイポーラ型で一方の導電形式を有する一対の第１差動
トランジスタを有し、エミッタ間に第１抵抗が挿入さ
れ、コレクタが出力端子にそれぞれ接続される第１差動
増幅器と、 第１差動トランジスタの一方のトランジスタのベースに
エミッタが接続され、一方の入力端子にベースが接続さ
れ、第１差動トランジスタと異なる他方導電形式を有す
る第１入力トランジスタを備える第１入力バッファと、 第１入力トランジスタと同一導電形式でほぼ同一特性を
有し、第１差動トランジスタの他方のトランジスタのベ
ースにエミッタが接続され、他方の入力端子にベースが
接続される第２入力トランジスタを備える第２入力バッ
ファと、 前記第１差動トランジスタと同一の導電形式でほぼ同一
特性の一対の第２差動トランジスタを有し、エミッタ間
に第２抵抗が挿入される第２差動増幅器と、 第２差動トランジスタの一方のトランジスタのベースと
一方の入力端子との間に介在される第３入力バッファ
と、 第２差動トランジスタの他方のトランジスタのベースと
他方の入力端子との間に介在される第４入力バッファと
を含み、 前記第１および第２入力バッファは、前記第２差動トラ
ンジスタの一方および他方のコレクタ電流に対応する電
流を、前記第１および第２入力トランジスタにそれぞれ
流すことを特徴とする差動増幅回路。 - 【請求項２】 前記第１および第２入力バッファはそれ
ぞれカレントミラー回路を備え、カレントミラー回路の
入力側に第２差動トランジスタのコレクタ電流を流し、
カレントミラー回路の出力側から第１および第２入力ト
ランジスタのエミッタに電流をそれぞれ供給することを
特徴とする請求項１記載の差動増幅回路。 - 【請求項３】 前記第３および第４入力バッファは、前
記第１および第２入力バッファと同一構成を有し、第２
差動トランジスタの各ベースと各入力端子との間に挿入
される第３および第４入力トランジスタをそれぞれ備
え、第３および第４入力トランジスタは定電流駆動され
ることを特徴とする請求項１または２記載の差動増幅回
路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07154970A JP3118393B2 (ja) | 1995-06-21 | 1995-06-21 | 差動増幅回路 |
| US08/667,708 US5699010A (en) | 1995-06-21 | 1996-06-21 | Differential amplifier circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07154970A JP3118393B2 (ja) | 1995-06-21 | 1995-06-21 | 差動増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH098569A true JPH098569A (ja) | 1997-01-10 |
| JP3118393B2 JP3118393B2 (ja) | 2000-12-18 |
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ID=15595873
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07154970A Expired - Fee Related JP3118393B2 (ja) | 1995-06-21 | 1995-06-21 | 差動増幅回路 |
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| Country | Link |
|---|---|
| US (1) | US5699010A (ja) |
| JP (1) | JP3118393B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012109932A (ja) * | 2010-08-30 | 2012-06-07 | Onkyo Corp | 増幅回路 |
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| JPH1051248A (ja) * | 1996-07-31 | 1998-02-20 | Mitsumi Electric Co Ltd | 差動増幅回路 |
| US6043700A (en) | 1997-10-17 | 2000-03-28 | National Semiconductor Corporation | Analog multiplier with thermally compensated gain |
| US6081140A (en) * | 1998-02-06 | 2000-06-27 | Texas Instruments, Inc. | Control circuit with both positive and negative sensing |
| US6286127B1 (en) * | 1998-02-06 | 2001-09-04 | Texas Instruments Incorporated | Control circuit having multiple functions set by a single programmable terminal |
| US6100723A (en) * | 1999-01-06 | 2000-08-08 | Texas Instruments Incorporated | High-speed differential comparator |
| DE19909492A1 (de) * | 1999-03-04 | 2000-09-07 | Philips Corp Intellectual Pty | Differenzverstärker |
| US6392581B1 (en) * | 2000-03-17 | 2002-05-21 | Hughes Electronics Corp. | Tuning circuit for an analog-to-digital converter |
| US6320467B1 (en) * | 2000-04-28 | 2001-11-20 | Credence Systems Corporation | Ft multiplier amplifier with low-power biasing circuit |
| JP2001344559A (ja) * | 2000-05-30 | 2001-12-14 | Matsushita Electric Ind Co Ltd | アナログ乗算回路および可変利得増幅回路 |
| JP3667700B2 (ja) * | 2002-03-06 | 2005-07-06 | エルピーダメモリ株式会社 | 入力バッファ回路及び半導体記憶装置 |
| US7099098B2 (en) * | 2003-01-22 | 2006-08-29 | Stmicroelectronics, Inc. | Preamplifier circuit and method for a disk drive device |
| US7132860B2 (en) * | 2004-03-18 | 2006-11-07 | Intersil Americas Inc. | Differential-mode current feedback amplifiers |
| JP4666346B2 (ja) * | 2004-11-17 | 2011-04-06 | ルネサスエレクトロニクス株式会社 | 電圧比較器 |
| JP2007231918A (ja) * | 2006-03-03 | 2007-09-13 | Toyota Motor Corp | 圧縮着火式内燃機関の排気浄化装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5307024A (en) * | 1992-07-27 | 1994-04-26 | Tektronix, Inc. | Linearized level-shifting amplifier |
| JPH0621817A (ja) * | 1992-07-01 | 1994-01-28 | Mitsubishi Electric Corp | 差動増幅器及び直並列型ａ／ｄ変換器 |
| JP2845699B2 (ja) * | 1992-11-30 | 1999-01-13 | 三菱電機株式会社 | 増幅回路 |
| US5399991A (en) * | 1993-01-28 | 1995-03-21 | National Semiconductor Corporation | High speed low power op-amp circuit |
| US5491455A (en) * | 1994-11-10 | 1996-02-13 | National Semiconductor Corporation | Differential-to-single ended translator that generates an output signal with very small signal distortion |
-
1995
- 1995-06-21 JP JP07154970A patent/JP3118393B2/ja not_active Expired - Fee Related
-
1996
- 1996-06-21 US US08/667,708 patent/US5699010A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012109932A (ja) * | 2010-08-30 | 2012-06-07 | Onkyo Corp | 増幅回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3118393B2 (ja) | 2000-12-18 |
| US5699010A (en) | 1997-12-16 |
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