JP3153569B2 - 電圧電流変換回路 - Google Patents
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
- G05F1/561—Voltage to current converters
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/22—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the bipolar type only
- G05F3/222—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the bipolar type only with compensation for device parameters, e.g. Early effect, gain, manufacturing process, or external variations, e.g. temperature, loading, supply voltage
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、非直線歪の少ない電圧
電流変換回路に関するものである。
電流変換回路に関するものである。
【０００２】
【従来の技術】電圧電流変換回路は、入力電圧と直線関
係となる電流を取り出す回路であり、図３に最も簡単な
例を示す。同図において、トランジスタＱのベースを入
力端子ＩＮとし、エミッタは負荷抵抗Ｒを介して接地さ
れ、コレクタが正電源Ｖｃｃに接続され、エミッタ・ホ
ロワ構成としている。この回路において、入力端子ＩＮ
に加わる入力電圧をＶｉ、負荷抵抗Ｒに流れる電流、す
なわちエミッタ電流をＩＥとすれば、数式１の関係があ
る。
係となる電流を取り出す回路であり、図３に最も簡単な
例を示す。同図において、トランジスタＱのベースを入
力端子ＩＮとし、エミッタは負荷抵抗Ｒを介して接地さ
れ、コレクタが正電源Ｖｃｃに接続され、エミッタ・ホ
ロワ構成としている。この回路において、入力端子ＩＮ
に加わる入力電圧をＶｉ、負荷抵抗Ｒに流れる電流、す
なわちエミッタ電流をＩＥとすれば、数式１の関係があ
る。
【０００３】
【数１】 ここで、ＶＢＥはトランジスタＱのベース・エミッタ間
電圧である。また、 ＩＳ：トランジスタＱのベース・エミッタ間のダイオー
ド特性による逆方向の飽和電流 ｑ：電子の電荷（１．６０２×１０−１９Ｃ） Ｋ：ボルツマン定数（１．３８×１０−２３Ｊ／Ｋ） Ｔ：絶対温度［゜Ｋ］ とすれば、一般的に、
電圧である。また、 ＩＳ：トランジスタＱのベース・エミッタ間のダイオー
ド特性による逆方向の飽和電流 ｑ：電子の電荷（１．６０２×１０−１９Ｃ） Ｋ：ボルツマン定数（１．３８×１０−２３Ｊ／Ｋ） Ｔ：絶対温度［゜Ｋ］ とすれば、一般的に、
【０００４】
【数２】 の関係があるから、ベース・エミッタ間電圧ＶＢＥはエ
ミッタ電流ＩＥに対し非直線であり、従って数式１で示
される特性もベース・エミッタ間電圧ＶＢＥの非直線特
性を含むため非直線特性である。また、この回路の入力
インピーダンスはトランジスタＱの電流増幅率をｈｆｅ
とすれば概略、負荷抵抗Ｒのｈｆｅ倍となるが、高入力
インピーダンスを必要とする場合にはそれでも不十分で
ある。
ミッタ電流ＩＥに対し非直線であり、従って数式１で示
される特性もベース・エミッタ間電圧ＶＢＥの非直線特
性を含むため非直線特性である。また、この回路の入力
インピーダンスはトランジスタＱの電流増幅率をｈｆｅ
とすれば概略、負荷抵抗Ｒのｈｆｅ倍となるが、高入力
インピーダンスを必要とする場合にはそれでも不十分で
ある。
【０００５】そこで、これを改良するため、図４に示す
ように演算増幅器４０により負帰還をかけた回路があ
る。すなわち演算増幅器４０の非反転入力を入力端子と
し、トランジスタＱのベースは演算増幅器４０の出力に
接続され、反転入力端子ヘトランジスタＱのエミッタ電
圧すなわち負荷抵抗Ｒにかかる電圧をフィードバックし
ている。ここで、演算増幅器の特性を理想的なもの、す
なわち入力インピーダンスが無限大、入力オフセット電
圧がゼロ、開ループゲインが無限大とすれば、負荷抵抗
Ｒに流れる電流ＩＲは、
ように演算増幅器４０により負帰還をかけた回路があ
る。すなわち演算増幅器４０の非反転入力を入力端子と
し、トランジスタＱのベースは演算増幅器４０の出力に
接続され、反転入力端子ヘトランジスタＱのエミッタ電
圧すなわち負荷抵抗Ｒにかかる電圧をフィードバックし
ている。ここで、演算増幅器の特性を理想的なもの、す
なわち入力インピーダンスが無限大、入力オフセット電
圧がゼロ、開ループゲインが無限大とすれば、負荷抵抗
Ｒに流れる電流ＩＲは、
【０００６】
【数３】 となり、ベース・エミッタ間電圧ＶＢＥの非直線特性に
起因する非直線歪は発生せず、入力インピーダンスも無
限大とすることができる。しかしながら、理想的な演算
増幅器は現実には存在せず、十分な効果を得ようとして
理想的なものに近付けようとすれば、その内部構造が複
雑なものとならざるを得ず、コストアップの要因になっ
ていた。
起因する非直線歪は発生せず、入力インピーダンスも無
限大とすることができる。しかしながら、理想的な演算
増幅器は現実には存在せず、十分な効果を得ようとして
理想的なものに近付けようとすれば、その内部構造が複
雑なものとならざるを得ず、コストアップの要因になっ
ていた。
【０００７】
【発明が解決しようとする課題】以上述べたように、従
来の電圧電流変換回路は、トランジスタのベース・エミ
ッタ間の非直線特性により出力電流に歪が発生する欠点
を有し、またそれを低減するために演算増幅器等の複雑
な回路を必要とし、しかも歪が完全に無くせないという
問題があった。本発明は、従来のものの欠点を解消し、
簡単な回路構成で高い入力インピーダンスを得、かつ非
直線歪の発生を防止する電圧電流変換回路を提供するこ
とを目的としている。
来の電圧電流変換回路は、トランジスタのベース・エミ
ッタ間の非直線特性により出力電流に歪が発生する欠点
を有し、またそれを低減するために演算増幅器等の複雑
な回路を必要とし、しかも歪が完全に無くせないという
問題があった。本発明は、従来のものの欠点を解消し、
簡単な回路構成で高い入力インピーダンスを得、かつ非
直線歪の発生を防止する電圧電流変換回路を提供するこ
とを目的としている。
【０００８】
【課題を解決するための手段】上記目的を達成するた
め、本発明の電圧電流変換回路においては、エミッタを
入力端とする第１のトランジスタと、前記第１のトラン
ジスタのベースにベースが接続され、エミッタに所定の
負荷が接続された第２のトランジスタと、前記第２のト
ランジスタのコレクタ側の電流を基準とし、これと等し
い値の電流を前記第１のトランジスタのコレクタ側及び
第１の電流源にそれぞれ供給する第１のカレントミラー
回路と、第２の電流源に流れる電流を基準とし、これと
等しい値の電流を前記第１のトランジスタのエミッタに
供給する第２のカレントミラー回路を備え、前記第２の
電流源は前記第１の電流源に直列接続されて電流値が同
一であり、前記第１のトランジスタと前記第２のトラン
ジスタはそれぞれのエミッタの電位が等しいことを特徴
とする。
め、本発明の電圧電流変換回路においては、エミッタを
入力端とする第１のトランジスタと、前記第１のトラン
ジスタのベースにベースが接続され、エミッタに所定の
負荷が接続された第２のトランジスタと、前記第２のト
ランジスタのコレクタ側の電流を基準とし、これと等し
い値の電流を前記第１のトランジスタのコレクタ側及び
第１の電流源にそれぞれ供給する第１のカレントミラー
回路と、第２の電流源に流れる電流を基準とし、これと
等しい値の電流を前記第１のトランジスタのエミッタに
供給する第２のカレントミラー回路を備え、前記第２の
電流源は前記第１の電流源に直列接続されて電流値が同
一であり、前記第１のトランジスタと前記第２のトラン
ジスタはそれぞれのエミッタの電位が等しいことを特徴
とする。
【０００９】
【作用】本発明の電圧電流変換回路においては、ベース
を共通接続した入力側となる第１のトランジスタと、出
力側となる第２のトランジスタにおいて、前記第２のト
ランジスタのコレクタ電流に等しい電流が第１のカレン
トミラー回路により前記第１のトランジスタのコレクタ
電流として供給され、更にこれと同一値の電流が第１及
び第２の電流源及び第２のカレントミラー回路により前
記第１のトランジスタのエミッタ電流の値となる。これ
により、入力側及び出力側のトランジスタのエミッタ電
流が等しくなり、それぞれのトランジスタのベース・エ
ミッタ間電圧が等しくなる。従って、非直線歪の原因と
なるベース・エミッタ間電圧は相殺されて負荷には現れ
ず、入力電圧と直線関係で且つ非直線歪のない電流が負
荷に得られる。更に、入力側のトランジスタのエミッタ
における入力電圧源からの流入、流出電流がゼロとなる
ことで、入力インピーダンスが無限大になる。
を共通接続した入力側となる第１のトランジスタと、出
力側となる第２のトランジスタにおいて、前記第２のト
ランジスタのコレクタ電流に等しい電流が第１のカレン
トミラー回路により前記第１のトランジスタのコレクタ
電流として供給され、更にこれと同一値の電流が第１及
び第２の電流源及び第２のカレントミラー回路により前
記第１のトランジスタのエミッタ電流の値となる。これ
により、入力側及び出力側のトランジスタのエミッタ電
流が等しくなり、それぞれのトランジスタのベース・エ
ミッタ間電圧が等しくなる。従って、非直線歪の原因と
なるベース・エミッタ間電圧は相殺されて負荷には現れ
ず、入力電圧と直線関係で且つ非直線歪のない電流が負
荷に得られる。更に、入力側のトランジスタのエミッタ
における入力電圧源からの流入、流出電流がゼロとなる
ことで、入力インピーダンスが無限大になる。
【００１０】
【実施例】図１は、本発明の動作原理を説明する図であ
り、入出力の一対のトランジスタとしてＮＰＮ型を使用
した例である。尚、以下の説明においては、一対のトラ
ンジスタの特性は揃っており、ｈｆｅが充分大きく、ベ
ース電流が無視できるものとする。図１において、第１
のトランジスタＱ１は、エミッタを入力端子とすると共
に、電流源１２を介し、正電源＋Ｖｃｃに接続されてい
る。第２のトランジスタＱ２は、ベースが前記第１のト
ランジスタＱ１のベースに繋がれ、エミッタを出力端子
Ａとすると共に、負荷抵抗ＲＡを介して接地され、コレ
クタは電流源１１を介して正電源＋Ｖｃｃに接続されて
いる。さらに、トタンジスタＱ１のコレクタとベースは
接続されており、トランジスタＱ１とトランジスタＱ２
はエミッタの電位が等しければトランジスタＱ１側を基
準とするカレントミラー回路と見なすことができる。ま
た、正電源＋Ｖｃｃからは、電流源１３及び電流源２１
が直列に接続されたうえ、負電源−ＶＥＥに接続され、
同一の電流Ｉ３が流れる。ここで、電流源１１、１２、
１３は第１のカレントミラー回路を構成しており、電流
源１１の電流Ｉ２を基準とし、これに等しい電流が電流
源１２、１３にそれぞれ供給される。
り、入出力の一対のトランジスタとしてＮＰＮ型を使用
した例である。尚、以下の説明においては、一対のトラ
ンジスタの特性は揃っており、ｈｆｅが充分大きく、ベ
ース電流が無視できるものとする。図１において、第１
のトランジスタＱ１は、エミッタを入力端子とすると共
に、電流源１２を介し、正電源＋Ｖｃｃに接続されてい
る。第２のトランジスタＱ２は、ベースが前記第１のト
ランジスタＱ１のベースに繋がれ、エミッタを出力端子
Ａとすると共に、負荷抵抗ＲＡを介して接地され、コレ
クタは電流源１１を介して正電源＋Ｖｃｃに接続されて
いる。さらに、トタンジスタＱ１のコレクタとベースは
接続されており、トランジスタＱ１とトランジスタＱ２
はエミッタの電位が等しければトランジスタＱ１側を基
準とするカレントミラー回路と見なすことができる。ま
た、正電源＋Ｖｃｃからは、電流源１３及び電流源２１
が直列に接続されたうえ、負電源−ＶＥＥに接続され、
同一の電流Ｉ３が流れる。ここで、電流源１１、１２、
１３は第１のカレントミラー回路を構成しており、電流
源１１の電流Ｉ２を基準とし、これに等しい電流が電流
源１２、１３にそれぞれ供給される。
【００１１】一方、電流源２１、２２は第２のカレント
ミラー回路２を構成しており、電流源２１の電流Ｉ３を
基準として、これに等しい電流が電流源２２に供給され
る。従って、Ｉ２＝Ｉ１＝Ｉ３、及び、Ｉ３＝Ｉ４であ
るから、Ｉ１＝Ｉ４となり、入力端子ＩＮからの電流の
流入、流出はなく、すなわち入力インピーダンスが無限
大となる。また、トランジスタＱ１とトランジスタＱ２
は前述のように、トランジスタＱ１側を基準とするカレ
ントミラー回路の構成と見なせば、前述の通りｈｆｅが
充分大きくベース電流が無視できる条件において、エミ
ッタ電流をそれぞれＩ１、Ｉ２で等しくしたから、エミ
ッタの電位は等しくなければならず、これは、前記数式
２に基づけばベース・エミッタ間電圧ＶＢＥが等しくな
ることから明らかである。すなわち、本回路は、入力端
子ＩＮの電圧をＶｉ、出力端子Ａの電圧をＶＡとすれ
ば、Ｖｉ＝ＶＡであり、負荷抵抗ＲＡに流れる電流ＩＡ
はＶｉに比例する電圧電流変換回路として動作する。但
し、図１の回路においてはＶｉは正の電圧とする。
ミラー回路２を構成しており、電流源２１の電流Ｉ３を
基準として、これに等しい電流が電流源２２に供給され
る。従って、Ｉ２＝Ｉ１＝Ｉ３、及び、Ｉ３＝Ｉ４であ
るから、Ｉ１＝Ｉ４となり、入力端子ＩＮからの電流の
流入、流出はなく、すなわち入力インピーダンスが無限
大となる。また、トランジスタＱ１とトランジスタＱ２
は前述のように、トランジスタＱ１側を基準とするカレ
ントミラー回路の構成と見なせば、前述の通りｈｆｅが
充分大きくベース電流が無視できる条件において、エミ
ッタ電流をそれぞれＩ１、Ｉ２で等しくしたから、エミ
ッタの電位は等しくなければならず、これは、前記数式
２に基づけばベース・エミッタ間電圧ＶＢＥが等しくな
ることから明らかである。すなわち、本回路は、入力端
子ＩＮの電圧をＶｉ、出力端子Ａの電圧をＶＡとすれ
ば、Ｖｉ＝ＶＡであり、負荷抵抗ＲＡに流れる電流ＩＡ
はＶｉに比例する電圧電流変換回路として動作する。但
し、図１の回路においてはＶｉは正の電圧とする。
【００１２】図２は、図１の原理に基づいた本発明の一
実施例であり、正負の入力電圧に対応し、且つ、出力電
流を外部に取り出し得るようにしたものである。ここ
で、図１と同一符号で示すものは同一の作用、効果を成
すものであり、説明を省略する。トランジスタＱ３、Ｑ
４、Ｑ５、Ｑ６は、それぞれのエミッタ及びベースを共
通接続し、トランジスタＱ５のコレクタとベースを接続
してこれを基準とするカレントミラー回路を構成してい
る。トランジスタＱ５、Ｑ４、Ｑ３はそれぞれ図１の電
流源１１、１２、１３に対応し、第１のカレントミラー
回路１を構成するものであるが、これに更にトランジス
タＱ６を加え、出力電流を外部に取り出すようにしてい
る。また、トランジスタＱ７、Ｑ８はそれぞれのエミッ
タ及びベースを共通接続し、トランジスタＱ７のコレク
タとベースを接続してこれを基準とするカレントミラー
回路を構成し、それぞれ図１の電流源２１、２２として
示す第２のカレントミラー回路２に対応している。トラ
ンジスタＱ２のエミッタは定電流源３１を介し、負電源
−ＶＥＥに接続されると共に、抵抗Ｒ１を介して接地さ
れている。トランジスタＱ６のコレクタは定電流源３２
を介し、負電源−ＶＥＥに接続されると共に、抵抗Ｒ２
を介して接地されている。なお、入力端子ＩＮと接地間
に接続された抵抗Ｒｉは、実用上において入力インピー
ダンスを確定するためのものであり、本発明の目的とは
直接関係のないものである。
実施例であり、正負の入力電圧に対応し、且つ、出力電
流を外部に取り出し得るようにしたものである。ここ
で、図１と同一符号で示すものは同一の作用、効果を成
すものであり、説明を省略する。トランジスタＱ３、Ｑ
４、Ｑ５、Ｑ６は、それぞれのエミッタ及びベースを共
通接続し、トランジスタＱ５のコレクタとベースを接続
してこれを基準とするカレントミラー回路を構成してい
る。トランジスタＱ５、Ｑ４、Ｑ３はそれぞれ図１の電
流源１１、１２、１３に対応し、第１のカレントミラー
回路１を構成するものであるが、これに更にトランジス
タＱ６を加え、出力電流を外部に取り出すようにしてい
る。また、トランジスタＱ７、Ｑ８はそれぞれのエミッ
タ及びベースを共通接続し、トランジスタＱ７のコレク
タとベースを接続してこれを基準とするカレントミラー
回路を構成し、それぞれ図１の電流源２１、２２として
示す第２のカレントミラー回路２に対応している。トラ
ンジスタＱ２のエミッタは定電流源３１を介し、負電源
−ＶＥＥに接続されると共に、抵抗Ｒ１を介して接地さ
れている。トランジスタＱ６のコレクタは定電流源３２
を介し、負電源−ＶＥＥに接続されると共に、抵抗Ｒ２
を介して接地されている。なお、入力端子ＩＮと接地間
に接続された抵抗Ｒｉは、実用上において入力インピー
ダンスを確定するためのものであり、本発明の目的とは
直接関係のないものである。
【００１３】次に、動作について説明する。図２の回路
において、定電流源３１の電流値Ｉ０は入力電圧Ｖｉが
ゼロのとき回路全体のバイアス電流を与えるものであ
る。本回路は前述のように動作するので、Ｖｉ＝０のと
き、抵抗Ｒ１にかかる電圧はゼロであり、従ってＩ５＝
０であるから、Ｉ１＝Ｉ２＝Ｉ３＝Ｉ４＝Ｉ６＝Ｉ０と
なる。一般的には、Ｖｉ≠０のときは、負荷抵抗Ｒ２に
流れる電流をＩ８、定電流源３２の電流をＩ７とすれ
ば、
において、定電流源３１の電流値Ｉ０は入力電圧Ｖｉが
ゼロのとき回路全体のバイアス電流を与えるものであ
る。本回路は前述のように動作するので、Ｖｉ＝０のと
き、抵抗Ｒ１にかかる電圧はゼロであり、従ってＩ５＝
０であるから、Ｉ１＝Ｉ２＝Ｉ３＝Ｉ４＝Ｉ６＝Ｉ０と
なる。一般的には、Ｖｉ≠０のときは、負荷抵抗Ｒ２に
流れる電流をＩ８、定電流源３２の電流をＩ７とすれ
ば、
【００１４】
【数４】 となる。ここで、Ｉ０＝Ｉ７に設定すれば、Ｉ５＝Ｉ８
となり、入力電圧Ｖｉに比例した電流が外部の負荷抵抗
Ｒ２に取り出せることになる。補足すると、今、入力電
圧Ｖｉが正の時はＩ６はＩ７を上回り、その差分の電流
が図２のＩ８で示す矢印の向きに流れ、従って出力端子
Ｂの電圧Ｖ２は正となる。一方、入力電圧Ｖｉが負のと
きはＩ６はＩ７を下回り、その差分の電流は図２のＩ８
で示す矢印の向きと反対方向に流れ、出力端子Ｂの電圧
Ｖ２は負となる。すなわち、接地端より抵抗Ｒ２を介し
定電流源３２に電流が吸込まれるよう動作する。これに
より、本回路は正負の入力電圧に対応が可能である。ま
た、トランジスタＱ２のエミッタＡの電圧は前述のとお
りＶｉに等しく、出力端子Ｂの電圧Ｖ２は、Ｖ２＝Ｒ２
×Ｉ８であり、Ｉ５＝Ｉ８＝Ｖｉ／Ｒ１であるから、本
回路を電圧増幅器としてみた場合の電圧増幅率Ａｖは、
となり、入力電圧Ｖｉに比例した電流が外部の負荷抵抗
Ｒ２に取り出せることになる。補足すると、今、入力電
圧Ｖｉが正の時はＩ６はＩ７を上回り、その差分の電流
が図２のＩ８で示す矢印の向きに流れ、従って出力端子
Ｂの電圧Ｖ２は正となる。一方、入力電圧Ｖｉが負のと
きはＩ６はＩ７を下回り、その差分の電流は図２のＩ８
で示す矢印の向きと反対方向に流れ、出力端子Ｂの電圧
Ｖ２は負となる。すなわち、接地端より抵抗Ｒ２を介し
定電流源３２に電流が吸込まれるよう動作する。これに
より、本回路は正負の入力電圧に対応が可能である。ま
た、トランジスタＱ２のエミッタＡの電圧は前述のとお
りＶｉに等しく、出力端子Ｂの電圧Ｖ２は、Ｖ２＝Ｒ２
×Ｉ８であり、Ｉ５＝Ｉ８＝Ｖｉ／Ｒ１であるから、本
回路を電圧増幅器としてみた場合の電圧増幅率Ａｖは、
【００１５】
【数５】 となる。
【００１６】なお、以上述べたように、入力部及び出力
部を構成する一対のトランジスタＱ１、Ｑ２はエミッタ
の電位が等しいとき、言い替えるとエミッタを共通接続
したときにカレントミラー回路の構成を満たすように電
圧・電流関係が整えばよいから、他のカレントミラー回
路を原型としてもよく、例えば、図５に示すカレントミ
ラー回路や図６に示すカレントミラー回路としてもよ
い。図５、図６のいずれの場合も図１において同一の符
号を付した端子Ｃ１、Ｃ２、Ｅ１、Ｅ２を対応させて置
き換えれば、同様の作用、効果が得られる。
部を構成する一対のトランジスタＱ１、Ｑ２はエミッタ
の電位が等しいとき、言い替えるとエミッタを共通接続
したときにカレントミラー回路の構成を満たすように電
圧・電流関係が整えばよいから、他のカレントミラー回
路を原型としてもよく、例えば、図５に示すカレントミ
ラー回路や図６に示すカレントミラー回路としてもよ
い。図５、図６のいずれの場合も図１において同一の符
号を付した端子Ｃ１、Ｃ２、Ｅ１、Ｅ２を対応させて置
き換えれば、同様の作用、効果が得られる。
【００１７】また、実施例においては、トランジスタＱ
１、Ｑ２がＮＰＮ型の場合を示したが、ＰＮＰ型であっ
ても他のトランジスタの導電型及び電圧極性も反転して
構成すれば、同様の効果を奏し得る。また、図２の実施
例においては、電圧電流変換された非直線歪を含まない
電流として、トランジスタＱ２のコレクタ電流Ｉ２をト
ランジスタＱ５を基準とするカレントミラー回路によ
り、トランジスタＱ６から取り出すようにしたが、電流
Ｉ１、Ｉ３、Ｉ４も同一電流であるので、これらを基準
として構成してもよく、例えばトランジスタＱ７を基準
とするカレントミラー回路を構成するトランジスタを更
に設け、電流Ｉ３を基準にして負荷を取り出し、電圧電
流変換出力を得るようにしても良い。
１、Ｑ２がＮＰＮ型の場合を示したが、ＰＮＰ型であっ
ても他のトランジスタの導電型及び電圧極性も反転して
構成すれば、同様の効果を奏し得る。また、図２の実施
例においては、電圧電流変換された非直線歪を含まない
電流として、トランジスタＱ２のコレクタ電流Ｉ２をト
ランジスタＱ５を基準とするカレントミラー回路によ
り、トランジスタＱ６から取り出すようにしたが、電流
Ｉ１、Ｉ３、Ｉ４も同一電流であるので、これらを基準
として構成してもよく、例えばトランジスタＱ７を基準
とするカレントミラー回路を構成するトランジスタを更
に設け、電流Ｉ３を基準にして負荷を取り出し、電圧電
流変換出力を得るようにしても良い。
【００１８】
【発明の効果】本発明の電圧電流変換回路は、上述のよ
うに構成したので、簡単な構成で入力側及び出力側のト
ランジスタのエミッタ電流が等しくなり、ベース・エミ
ッタ間電圧の非直線性に起因する電流歪が防止でき、ま
た、入力側トランジスタのエミッタに接続される入力電
圧源からの流入・流出電流をゼロとすることで、入力イ
ンピーダンスを無限大とすることができる。
うに構成したので、簡単な構成で入力側及び出力側のト
ランジスタのエミッタ電流が等しくなり、ベース・エミ
ッタ間電圧の非直線性に起因する電流歪が防止でき、ま
た、入力側トランジスタのエミッタに接続される入力電
圧源からの流入・流出電流をゼロとすることで、入力イ
ンピーダンスを無限大とすることができる。
【図１】本発明の動作原理を説明する回路図である。
【図２】本発明の一実施例を示す回路図である。
【図３】従来の実施例を示す回路図である。
【図４】従来の他の実施例を示す回路図である。
【図５】本発明の一部の他の実施例を示す回路図であ
る。
る。
【図６】本発明の一部の他の実施例を示す回路図であ
る。
る。
１，２………………カレントミラー回路 １１，１２，１３…電流源 ２１，２２…………電流源 ３１，３２…………定電流源 ４０…………………演算増幅器 ＩＮ…………………入力端子 Ｖｉ…………………入力電圧 ＋Ｖｃｃ……………正電源 −ＶＥＥ……………負電源 ＲＡ，Ｒ２…………負荷抵抗
Claims (1)
- 【請求項１】 エミッタを入力端とする第１のトランジ
スタと、前記第１のトランジスタのベースにベースが接
続され、エミッタに所定の負荷が接続された第２のトラ
ンジスタと、前記第２のトランジスタのコレクタ側の電
流を基準とし、これと等しい値の電流を前記第１のトラ
ンジスタのコレクタ側及び第１の電流源にそれぞれ供給
する第１のカレントミラー回路と、第２の電流源に流れ
る電流を基準とし、これと等しい値の電流を前記第１の
トランジスタのエミッタに供給する第２のカレントミラ
ー回路を備え、前記第２の電流源は前記第１の電流源に
直列接続されて電流値が同一であり、前記第１のトラン
ジスタと前記第２のトランジスタはそれぞれのエミッタ
の電位が等しいことを特徴とする電圧電流変換回路。
Priority Applications (3)
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|---|---|---|---|
| JP17350691A JP3153569B2 (ja) | 1991-04-15 | 1991-04-15 | 電圧電流変換回路 |
| US07/804,420 US5164681A (en) | 1991-04-15 | 1991-12-10 | Voltage-current conversion circuit |
| DE4200480A DE4200480C2 (de) | 1991-04-15 | 1992-01-10 | Spannung-Strom-Wandlerschaltkreis |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17350691A JP3153569B2 (ja) | 1991-04-15 | 1991-04-15 | 電圧電流変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04316203A JPH04316203A (ja) | 1992-11-06 |
| JP3153569B2 true JP3153569B2 (ja) | 2001-04-09 |
Family
ID=15961793
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17350691A Expired - Fee Related JP3153569B2 (ja) | 1991-04-15 | 1991-04-15 | 電圧電流変換回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5164681A (ja) |
| JP (1) | JP3153569B2 (ja) |
| DE (1) | DE4200480C2 (ja) |
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| US6992530B2 (en) * | 2003-04-03 | 2006-01-31 | Agilent Technologies, Inc. | RF amplifier with improved impedance matching |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| SU853632A1 (ru) * | 1979-12-07 | 1981-08-07 | Львовский Государственный Медицин-Ский Институт | Устройство дл моделировани НЕйРОНА |
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| SU1096622A1 (ru) * | 1982-10-22 | 1984-06-07 | Львовский Ордена Ленина Политехнический Институт Им.Ленинского Комсомола | Преобразователь напр жение-ток |
| SU1076887A1 (ru) * | 1983-01-07 | 1984-02-29 | Предприятие П/Я Г-4934 | Источник опорного напр жени |
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| GB2236444A (en) * | 1989-09-27 | 1991-04-03 | Motorola Inc | Current mirror |
-
1991
- 1991-04-15 JP JP17350691A patent/JP3153569B2/ja not_active Expired - Fee Related
- 1991-12-10 US US07/804,420 patent/US5164681A/en not_active Expired - Fee Related
-
1992
- 1992-01-10 DE DE4200480A patent/DE4200480C2/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04316203A (ja) | 1992-11-06 |
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| DE4200480C2 (de) | 1993-12-09 |
| US5164681A (en) | 1992-11-17 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |