JP3063432B2 - 電圧制御増幅回路 - Google Patents
電圧制御増幅回路Info
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- JP3063432B2 JP3063432B2 JP4297528A JP29752892A JP3063432B2 JP 3063432 B2 JP3063432 B2 JP 3063432B2 JP 4297528 A JP4297528 A JP 4297528A JP 29752892 A JP29752892 A JP 29752892A JP 3063432 B2 JP3063432 B2 JP 3063432B2
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- Japan
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- transistor
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Description
【０００１】
【産業上の利用分野】本発明は電圧制御増幅回路に関
し、特にＡＧＣ増幅回路等に用いられる電圧制御増幅回
路に関する。
し、特にＡＧＣ増幅回路等に用いられる電圧制御増幅回
路に関する。
【０００２】
【従来の技術】従来の電圧制御増幅回路は、図３に示す
ように、入力信号源ｖｉを増幅するトランジスタＱ１，
Ｑ２によって構成される第１の差動増幅回路と、外部制
御端子Ｔ１によって、出力電流を可変するトランジスタ
Ｑ３，Ｑ４，トランジスタＱ５，Ｑ６によって構成され
る第２，第３の差動増幅回路によって構成される。
ように、入力信号源ｖｉを増幅するトランジスタＱ１，
Ｑ２によって構成される第１の差動増幅回路と、外部制
御端子Ｔ１によって、出力電流を可変するトランジスタ
Ｑ３，Ｑ４，トランジスタＱ５，Ｑ６によって構成され
る第２，第３の差動増幅回路によって構成される。
【０００３】第１の差動増幅回路は、抵抗ＲＥ，定電流
源Ｉ１，Ｉ２を有する。入力信号源ｖｉには、定電圧源
Ｖ１が付加されている。第２の差動増幅回路は、ｎｐｎ
トランジスタＱ３のコレクタに抵抗ＲＬが付加されてい
る。第３の差動増幅回路には定電流源Ｉ３が付加されて
いる。これらの電源として、定電圧源Ｖ２が用意されて
いる。
源Ｉ１，Ｉ２を有する。入力信号源ｖｉには、定電圧源
Ｖ１が付加されている。第２の差動増幅回路は、ｎｐｎ
トランジスタＱ３のコレクタに抵抗ＲＬが付加されてい
る。第３の差動増幅回路には定電流源Ｉ３が付加されて
いる。これらの電源として、定電圧源Ｖ２が用意されて
いる。
【０００４】次に図３の回路の動作について説明する。
トランジスタＱ１，Ｑ２，エミッタ抵抗ＲＥ，定電流源
Ｉ１，Ｉ２によって構成された第１の差動増幅回路に入
力された信号ｖｉは、トランジスタＱ１，Ｑ２のコレク
タ電流ＩＣ１，ＩＣ２として、次式のように表わされ
る。定電流源Ｉ１，Ｉ２の電流値をＩ０とする。
トランジスタＱ１，Ｑ２，エミッタ抵抗ＲＥ，定電流源
Ｉ１，Ｉ２によって構成された第１の差動増幅回路に入
力された信号ｖｉは、トランジスタＱ１，Ｑ２のコレク
タ電流ＩＣ１，ＩＣ２として、次式のように表わされ
る。定電流源Ｉ１，Ｉ２の電流値をＩ０とする。
【０００５】
【０００６】このトランジスタＱ２のコレクタ電流ＩＣ
２は、トランジスタＱ３，Ｑ４の共通エミッタに接続さ
れており、トランジスタＱ３，Ｑ４のベース電位は、外
部制御端子Ｔ１によって制御されている。今、トランジ
スタＱ３，Ｑ４のそれぞれのベース電圧差（ＶＢ３−Ｖ
Ｂ４）をＶＡとすると、トランジスタＱ３のコレクタ電
流ＩＣ３は次式のようになる。
２は、トランジスタＱ３，Ｑ４の共通エミッタに接続さ
れており、トランジスタＱ３，Ｑ４のベース電位は、外
部制御端子Ｔ１によって制御されている。今、トランジ
スタＱ３，Ｑ４のそれぞれのベース電圧差（ＶＢ３−Ｖ
Ｂ４）をＶＡとすると、トランジスタＱ３のコレクタ電
流ＩＣ３は次式のようになる。
【０００７】
【０００８】前記（３）式に前記式を代入すると、次の
（４）式が得られる。
（４）式が得られる。
【０００９】
【００１０】また、トランジスタＱ５，Ｑ６のベース電
圧差（ＶＢ６−ＶＢ５）もＶＡである為、トランジスタ
Ｑ５のコレクタ電流ＩＣ５は、次の（５）式のようにな
る。
圧差（ＶＢ６−ＶＢ５）もＶＡである為、トランジスタ
Ｑ５のコレクタ電流ＩＣ５は、次の（５）式のようにな
る。
【００１１】
【００１２】ここで、定電流源Ｉ３の電流をＩ０とす
る。負荷抵抗ＲＬに流れる電流は、（ＩＣ３＋ＩＣ５）
である為、出力電圧ｖ０は次式の様になる。
る。負荷抵抗ＲＬに流れる電流は、（ＩＣ３＋ＩＣ５）
である為、出力電圧ｖ０は次式の様になる。
【００１３】
【００１４】従って、出力のＤＣ電圧は、（Ｉ０×Ｒ
Ｌ）で、制御電圧ＶＡに依らず一定電圧で、ＡＣ成分の
み制御電圧ＶＡによって利得が可変することができる。
Ｌ）で、制御電圧ＶＡに依らず一定電圧で、ＡＣ成分の
み制御電圧ＶＡによって利得が可変することができる。
【００１５】今、ここで、ＶＣＣ＝５Ｖとして出力振幅
を考える。トランジスタＱ１，Ｑ２のベース電位は、定
電流源Ｉ１，Ｉ２をトランジスタで構成する場合には少
なくともトランジスタのベースエミッタ電圧ＶＢＥの２
倍以上は必要である為、Ｖ１＝２Ｖとする。次に、トラ
ンジスタＱ３〜Ｑ６のベース電位を考えると、この電圧
はＶ１よりも少なくとも（ＶＢＥ＋入力）振幅分は必要
となる為に、端子Ｔ１の電圧を３Ｖとする。従って、出
力振幅としては、ＶＣＣ＝５Ｖから制御端子Ｔ１の電圧
３Ｖを引いた２ＶＰＰまで最大限とることができること
になる。
を考える。トランジスタＱ１，Ｑ２のベース電位は、定
電流源Ｉ１，Ｉ２をトランジスタで構成する場合には少
なくともトランジスタのベースエミッタ電圧ＶＢＥの２
倍以上は必要である為、Ｖ１＝２Ｖとする。次に、トラ
ンジスタＱ３〜Ｑ６のベース電位を考えると、この電圧
はＶ１よりも少なくとも（ＶＢＥ＋入力）振幅分は必要
となる為に、端子Ｔ１の電圧を３Ｖとする。従って、出
力振幅としては、ＶＣＣ＝５Ｖから制御端子Ｔ１の電圧
３Ｖを引いた２ＶＰＰまで最大限とることができること
になる。
【００１６】
【発明が解決しようとする課題】この従来の電圧制御増
幅回路では、信号が入力される差動増幅回路を構成する
トランジスタ対と、利得を可変する為の差動増幅回路を
構成するトランジスタ対とを縦積みにしていつ為、出力
電圧の振幅が制限されるという問題点があった。例え
ば、電源電圧を５Ｖとすると、出力振幅は最大でも２Ｖ
ＰＰまでしかとれなかった。
幅回路では、信号が入力される差動増幅回路を構成する
トランジスタ対と、利得を可変する為の差動増幅回路を
構成するトランジスタ対とを縦積みにしていつ為、出力
電圧の振幅が制限されるという問題点があった。例え
ば、電源電圧を５Ｖとすると、出力振幅は最大でも２Ｖ
ＰＰまでしかとれなかった。
【００１７】本発明の目的は、前記問題点を解決し、出
力振幅を大きくとれるようにした電圧制御増幅回路を提
供することにある。
力振幅を大きくとれるようにした電圧制御増幅回路を提
供することにある。
【００１８】
【課題を解決するための手段】本発明の構成は、入力信
号がベースに印加される第１，第２のトランジスタと、
前記第１，第２のトランジスタのエミッタの間を接続す
る第１のエミッタ抵抗と、前記第１，第２のトランジス
タのエミッタにそれぞれ一端が接続された第１，第２の
定電流源とを有する第１の差動増幅回路と、第３，第４
のトランジスタのエミッタ同士を接続して第３の定電流
源の一端に接続した第２の差動増幅回路と、第５，第６
のトランジスタのエミッタ同士を接続して第４の定電流
源の一端に接続した第３の差動増幅回路とを備えた電圧
制御増幅回路において、前記第２のトランジスタのコレ
クタは、前記第５，第６のトランジスタのエミッタの共
通接続点に接続し、前記第３，第６のトランジスタのベ
ースは共通接続されて第１の制御端子となし、前記第
４，第５のトランジスタのベースは共通接続されて第２
の制御端子となし、前記第４，第６のトランジスタのコ
レクタは、負荷抵抗と出力端子とに接続し、前記第１の
トランジスタのコレクタと前記第１，第２の定電流源の
他端との間、および前記第３，第５のトランジスタのコ
レクタと前記前記第３，第４の定電流源の他端との間に
それぞれ電源が接続されたことを特徴とする。
号がベースに印加される第１，第２のトランジスタと、
前記第１，第２のトランジスタのエミッタの間を接続す
る第１のエミッタ抵抗と、前記第１，第２のトランジス
タのエミッタにそれぞれ一端が接続された第１，第２の
定電流源とを有する第１の差動増幅回路と、第３，第４
のトランジスタのエミッタ同士を接続して第３の定電流
源の一端に接続した第２の差動増幅回路と、第５，第６
のトランジスタのエミッタ同士を接続して第４の定電流
源の一端に接続した第３の差動増幅回路とを備えた電圧
制御増幅回路において、前記第２のトランジスタのコレ
クタは、前記第５，第６のトランジスタのエミッタの共
通接続点に接続し、前記第３，第６のトランジスタのベ
ースは共通接続されて第１の制御端子となし、前記第
４，第５のトランジスタのベースは共通接続されて第２
の制御端子となし、前記第４，第６のトランジスタのコ
レクタは、負荷抵抗と出力端子とに接続し、前記第１の
トランジスタのコレクタと前記第１，第２の定電流源の
他端との間、および前記第３，第５のトランジスタのコ
レクタと前記前記第３，第４の定電流源の他端との間に
それぞれ電源が接続されたことを特徴とする。
【００１９】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の第１の実施例の電圧制御増幅回路を
示す回路図である。
る。図１は本発明の第１の実施例の電圧制御増幅回路を
示す回路図である。
【００２０】図１において、本実施例は、トランジスタ
Ｑ１，Ｑ２，エミッタ抵抗ＲＥ，定電流源Ｉ１，Ｉ２に
よって構成される第１の差動増幅回路に定電圧Ｖ１でバ
イアスされた入力信号ｖｉが入力され、前記第１の差動
増幅回路の出力すなわちトランジスタＱ２のコレクタ
は、第２の差動増幅回路を構成する第５，第６のトラン
ジスタの共通エミッタに接続されると共に定電流源Ｉ４
に接続される。一方、前記第２の差動増幅回路の入力
は、制御端子Ｔ１に接続されると共に第３の差動増幅回
路の入力にも接続し、前記第３の差動増幅回路を構成す
るトランジスタＱ３，Ｑ４の共通エミッタは定電流源Ｉ
３に接続され、前記トランジスタＱ４のコレクタと前記
第６のトランジスタのコレクタとは共通に接続されて負
荷抵抗ＲＬに接続され、電圧制御増幅回路の出力ｖｏと
する。これらの回路は、定電圧源Ｖ２によって、バイア
スされている。
Ｑ１，Ｑ２，エミッタ抵抗ＲＥ，定電流源Ｉ１，Ｉ２に
よって構成される第１の差動増幅回路に定電圧Ｖ１でバ
イアスされた入力信号ｖｉが入力され、前記第１の差動
増幅回路の出力すなわちトランジスタＱ２のコレクタ
は、第２の差動増幅回路を構成する第５，第６のトラン
ジスタの共通エミッタに接続されると共に定電流源Ｉ４
に接続される。一方、前記第２の差動増幅回路の入力
は、制御端子Ｔ１に接続されると共に第３の差動増幅回
路の入力にも接続し、前記第３の差動増幅回路を構成す
るトランジスタＱ３，Ｑ４の共通エミッタは定電流源Ｉ
３に接続され、前記トランジスタＱ４のコレクタと前記
第６のトランジスタのコレクタとは共通に接続されて負
荷抵抗ＲＬに接続され、電圧制御増幅回路の出力ｖｏと
する。これらの回路は、定電圧源Ｖ２によって、バイア
スされている。
【００２１】次に動作について説明する。トランジスタ
Ｑ１，Ｑ２，エミッタ抵抗ＲＥ，定電流源Ｉ１，Ｉ２に
よって構成された第１の差動増幅回路に入力された信号
ｖｉは、トランジスタＱ１，Ｑ２のコレクタ電流，ＩＣ
１，ＩＣ２として次式のように表わされる。
Ｑ１，Ｑ２，エミッタ抵抗ＲＥ，定電流源Ｉ１，Ｉ２に
よって構成された第１の差動増幅回路に入力された信号
ｖｉは、トランジスタＱ１，Ｑ２のコレクタ電流，ＩＣ
１，ＩＣ２として次式のように表わされる。
【００２２】
【００２３】ただし、定電流源Ｉ１，Ｉ２の電流値をＩ
０とする。
０とする。
【００２４】このトランジスタＱ２のコレクタは、トラ
ンジスタＱ５，Ｑ６の共通エミッタに接続されると共に
定電流源Ｉ４に接続されている。今、定電流源Ｉ４の電
流値を２Ｉ０とし、トランジスタＱ５，Ｑ６のベース電
位差すなわち外部制御端子Ｔ１の電位差をＶＡ＝ＶＢ５
−ＶＢ６とすると、トランジスタＱ５，Ｑ６のコレクタ
電流ＩＣ５，ＩＣ６は、それぞれ次の（１３），（１
４）式の様に表わされる。
ンジスタＱ５，Ｑ６の共通エミッタに接続されると共に
定電流源Ｉ４に接続されている。今、定電流源Ｉ４の電
流値を２Ｉ０とし、トランジスタＱ５，Ｑ６のベース電
位差すなわち外部制御端子Ｔ１の電位差をＶＡ＝ＶＢ５
−ＶＢ６とすると、トランジスタＱ５，Ｑ６のコレクタ
電流ＩＣ５，ＩＣ６は、それぞれ次の（１３），（１
４）式の様に表わされる。
【００２５】
【００２６】前記（１４）式に、前記（１２）式を代入
すると、次の（１５）式が得られる
すると、次の（１５）式が得られる
【００２７】
【００２８】一方、トランジスタＱ３，Ｑ４，定電流源
Ｉ３による差動増幅回路にＶＡの電圧が入力されること
により、トランジスタＱ３，Ｑ４のコレクタ電流ＩＣ
３，ＩＣ４は次の（１６），（１７）式の様になる。
Ｉ３による差動増幅回路にＶＡの電圧が入力されること
により、トランジスタＱ３，Ｑ４のコレクタ電流ＩＣ
３，ＩＣ４は次の（１６），（１７）式の様になる。
【００２９】
【００３０】ただし、定電流源Ｉ３の電流値をＩ０とす
る。
る。
【００３１】次に、トランジスタＱ４，Ｑ６のコレクタ
を共通に接続し、負荷抵抗ＲＬに接続し、負荷抵抗ＲＬ
の両端より出力ｖｏを取り出すと、出力ｖｏは次式の様
になる。
を共通に接続し、負荷抵抗ＲＬに接続し、負荷抵抗ＲＬ
の両端より出力ｖｏを取り出すと、出力ｖｏは次式の様
になる。
【００３２】
【００３３】従って、出力のＤＣ電圧はＩ０×ＲＬで、
制御電圧ＶＡに依らず一定電圧であり、ＡＣ成分のみ制
御電圧ＶＡによって利得が可変することができる。
制御電圧ＶＡに依らず一定電圧であり、ＡＣ成分のみ制
御電圧ＶＡによって利得が可変することができる。
【００３４】今ここで、ＶＣＣ＝５Ｖとして出力振幅を
考える。トランジスタＱ１，Ｑ２のベース電位は、定電
流源Ｉ１，Ｉ２をトランジスタで構成する場合には、少
なくともトランジスタのベースエミッタ電圧ＶＢＥの２
倍以上は必要である為、Ｖ１＝２Ｖとする。またトラン
ジスタＱ３〜Ｑ６のベース電圧すなわち制御端子Ｔ１の
制御電圧を考えると、定電流源Ｉ３，Ｉ４をトランジス
タで構成する為、電源電圧から２ＶＢＥ以上下げる必要
がある。従って、端子Ｔ１の電圧を３Ｖに設定すること
ができ、出力振幅としては３ＶＰＰまで最大限とること
ができる。
考える。トランジスタＱ１，Ｑ２のベース電位は、定電
流源Ｉ１，Ｉ２をトランジスタで構成する場合には、少
なくともトランジスタのベースエミッタ電圧ＶＢＥの２
倍以上は必要である為、Ｖ１＝２Ｖとする。またトラン
ジスタＱ３〜Ｑ６のベース電圧すなわち制御端子Ｔ１の
制御電圧を考えると、定電流源Ｉ３，Ｉ４をトランジス
タで構成する為、電源電圧から２ＶＢＥ以上下げる必要
がある。従って、端子Ｔ１の電圧を３Ｖに設定すること
ができ、出力振幅としては３ＶＰＰまで最大限とること
ができる。
【００３５】図２は本発明の第２の実施例の電圧制御増
幅回路を示す回路図である。
幅回路を示す回路図である。
【００３６】図２において、本実施例は、図１内のｎｐ
ｎトランジスタ，ｐｎｐトランジスタを、逆のｐｎｐト
ランジスタ，ｎｐｎトランジスタに置き換えたもので、
これにともないその他の構成も必然的に変更となってい
る。本回路の動作等は、第１の実施例と同様である。
ｎトランジスタ，ｐｎｐトランジスタを、逆のｐｎｐト
ランジスタ，ｎｐｎトランジスタに置き換えたもので、
これにともないその他の構成も必然的に変更となってい
る。本回路の動作等は、第１の実施例と同様である。
【００３７】尚図２において、定電圧源Ｖ１は、接地側
ではなく、定電圧源Ｖ２の配線と入力信号源ｖｉとの間
に接続されてもよい。
ではなく、定電圧源Ｖ２の配線と入力信号源ｖｉとの間
に接続されてもよい。
【００３８】
【発明の効果】以上説明した様に、本発明は、入力信号
を増幅する差動増幅回路を構成するトランジスタと、特
に逆接合のトランジスタによって構成する差動増幅回路
とによって、利得を変化させる為に、従来の電圧制御増
幅回路と比べて、出力電位との許容範囲が広くとれる、
すなわち出力振幅を大きくとれるという効果を有する。
を増幅する差動増幅回路を構成するトランジスタと、特
に逆接合のトランジスタによって構成する差動増幅回路
とによって、利得を変化させる為に、従来の電圧制御増
幅回路と比べて、出力電位との許容範囲が広くとれる、
すなわち出力振幅を大きくとれるという効果を有する。
【００３９】例えば、電源電圧を５Ｖとすると、制御端
子Ｔ１の電位としては、３Ｖ以上の高い電位に設定でき
る。従って、出力ｖｏとしても最大で３Ｖまで許容でき
る。これは、従来の電圧制御増幅回路に比べて、１．５
倍の振幅をとることができるという効果がある。
子Ｔ１の電位としては、３Ｖ以上の高い電位に設定でき
る。従って、出力ｖｏとしても最大で３Ｖまで許容でき
る。これは、従来の電圧制御増幅回路に比べて、１．５
倍の振幅をとることができるという効果がある。
【図１】本発明の第１の実施例の電圧制御増幅回路を示
す回路図である。
す回路図である。
【図２】本発明の第２の実施例の回路図である。
【図３】従来の電圧制御増幅回路の回路図である。
Ｑ１〜Ｑ６ トランジスタ Ｉ１〜Ｉ４ 定電流源 Ｖ１，Ｖ２ 定電圧源 ｖｉ 入力信号源 ｖｏ 出力 Ｔ１ 制御端子 ＲＬ 負荷抵抗 ＲＥ エミッタ抵抗
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03G 1/00 - 3/10
Claims (2)
- 【請求項１】 入力信号がベースに印加される第１，第
２のトランジスタと、前記第１，第２のトランジスタの
エミッタの間を接続する第１のエミッタ抵抗と、前記第
１，第２のトランジスタのエミッタにそれぞれ一端が接
続された第１，第２の定電流源とを有する第１の差動増
幅回路と、第３，第４のトランジスタのエミッタ同士を
接続して第３の定電流源の一端に接続した第２の差動増
幅回路と、第５，第６のトランジスタのエミッタ同士を
接続して第４の定電流源の一端に接続した第３の差動増
幅回路とを備えた電圧制御増幅回路において、前記第２
のトランジスタのコレクタは、前記第５，第６のトラン
ジスタのエミッタの共通接続点に接続し、前記第３，第
６のトランジスタのベースは共通接続されて第１の制御
端子となし、前記第４，第５のトランジスタのベースは
共通接続されて第２の制御端子となし、前記第４，第６
のトランジスタのコレクタは、負荷抵抗と出力端子とに
接続し、前記第１のトランジスタのコレクタと前記第
１，第２の定電流源の他端との間、および前記第３，第
５のトランジスタのコレクタと前記前記第３，第４の定
電流源の他端との間にそれぞれ電源が接続されたことを
特徴とする電圧制御増幅回路。 - 【請求項２】 第１，第２のトランジスタと、第３乃至
第６のトランジスタとが、互いに逆極性である請求項１
に記載の電圧制御増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4297528A JP3063432B2 (ja) | 1992-11-09 | 1992-11-09 | 電圧制御増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4297528A JP3063432B2 (ja) | 1992-11-09 | 1992-11-09 | 電圧制御増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06152284A JPH06152284A (ja) | 1994-05-31 |
| JP3063432B2 true JP3063432B2 (ja) | 2000-07-12 |
Family
ID=17847700
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4297528A Expired - Lifetime JP3063432B2 (ja) | 1992-11-09 | 1992-11-09 | 電圧制御増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3063432B2 (ja) |
-
1992
- 1992-11-09 JP JP4297528A patent/JP3063432B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06152284A (ja) | 1994-05-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000404 |