JPH0347010B2 - - Google Patents
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- JPH0347010B2 JPH0347010B2 JP59269860A JP26986084A JPH0347010B2 JP H0347010 B2 JPH0347010 B2 JP H0347010B2 JP 59269860 A JP59269860 A JP 59269860A JP 26986084 A JP26986084 A JP 26986084A JP H0347010 B2 JPH0347010 B2 JP H0347010B2
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- 230000005540 biological transmission Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 4
- 230000003321 amplification Effects 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 3
- 238000003199 nucleic acid amplification method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 206010067482 No adverse event Diseases 0.000 description 1
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Description
【発明の詳細な説明】
(イ) 産業上の利用分野
本発明は、オフセツト電圧を有する差動増幅回
路に関するもので、特に安定なオフセツト電圧を
得ることが出来、IC（集積回路）化に適した差動
増幅回路に関するものである。
路に関するもので、特に安定なオフセツト電圧を
得ることが出来、IC（集積回路）化に適した差動
増幅回路に関するものである。
(ロ) 従来の技術
増幅器の入力段として差動増幅回路を用い、オ
フセツト電圧の小なる増幅器を作成する技術が特
公昭58−38968号公報に開示されている。前記公
報の場合、第１及び第２トランジスタQ1及びQ2
を差動接続し、前記第１トランジスタQ1のベー
スに印加される基準電圧を零に設定するととも
に、直流帰還により出力端子T3に得られる出力
電圧を零に設定している。前記第１及び第２トラ
ンジスタQ1及びQ2の電流増幅率hFEを大とし、入
力電流によるオフセツト電圧が無視出来るものと
すれば、前記出力電圧は零になる。
フセツト電圧の小なる増幅器を作成する技術が特
公昭58−38968号公報に開示されている。前記公
報の場合、第１及び第２トランジスタQ1及びQ2
を差動接続し、前記第１トランジスタQ1のベー
スに印加される基準電圧を零に設定するととも
に、直流帰還により出力端子T3に得られる出力
電圧を零に設定している。前記第１及び第２トラ
ンジスタQ1及びQ2の電流増幅率hFEを大とし、入
力電流によるオフセツト電圧が無視出来るものと
すれば、前記出力電圧は零になる。
電源電圧が十分に高い場合、上述の如く、基準
電圧及び出力電圧を零（電源電圧の1/2）にすれ
ば、十分なダイナミツクレンジが確保出来問題が
生じない。一方、例えば乾電池１本（1.5V）で
動作する−電源で低電源電圧の増幅器の場合、減
電圧特性として0.9V程度まで正常動作すること
が要求される。しかして、前記公報の如く、基準
電圧及び出力電圧を電源電圧の1/2に設定すると、
前記基準電圧が0.45Vになり、差動増幅回路を構
成する第１及び第２トランジスタQ1及びQ2の動
作が停止してしまう。また、前記第１及び第２ト
ランジスタQ1及びQ2を動作させる為、前記基準
電圧を0.7V位に上げると、それに応じて出力電
圧も上昇し、電源電圧の1/2にならなくなる。
電圧及び出力電圧を零（電源電圧の1/2）にすれ
ば、十分なダイナミツクレンジが確保出来問題が
生じない。一方、例えば乾電池１本（1.5V）で
動作する−電源で低電源電圧の増幅器の場合、減
電圧特性として0.9V程度まで正常動作すること
が要求される。しかして、前記公報の如く、基準
電圧及び出力電圧を電源電圧の1/2に設定すると、
前記基準電圧が0.45Vになり、差動増幅回路を構
成する第１及び第２トランジスタQ1及びQ2の動
作が停止してしまう。また、前記第１及び第２ト
ランジスタQ1及びQ2を動作させる為、前記基準
電圧を0.7V位に上げると、それに応じて出力電
圧も上昇し、電源電圧の1/2にならなくなる。
その為、第２図に示す如く、第１トランジスタ
１のエミツタに抵抗２を挿入し、前記第１トラン
ジスタ１のベース電圧を第２トランジスタ３のベ
ース電圧よりも高くして基準電圧と出力電圧との
間にオフセツト電圧を発生させ、前記第１トラン
ジスタ１の飽和を防止するとともに、前記第２ト
ランジスタ３のダイナミツクレンジを確保し、か
つ出力電圧を1/2Vccにする方法が考えられる。
１のエミツタに抵抗２を挿入し、前記第１トラン
ジスタ１のベース電圧を第２トランジスタ３のベ
ース電圧よりも高くして基準電圧と出力電圧との
間にオフセツト電圧を発生させ、前記第１トラン
ジスタ１の飽和を防止するとともに、前記第２ト
ランジスタ３のダイナミツクレンジを確保し、か
つ出力電圧を1/2Vccにする方法が考えられる。
(ハ) 発明が解決しようとする問題点
しかしながら、第２図の如き回路構成にする
と、第１及び第２トランジスタ１及び３の共通エ
ミツタに接続される定電流源４に流れる電流を高
精度に安定化しなければならず、かつ抵抗２の精
度も上げなければならないので、IC化に際し、
歩留まりの低下等を招き好ましくない。
と、第１及び第２トランジスタ１及び３の共通エ
ミツタに接続される定電流源４に流れる電流を高
精度に安定化しなければならず、かつ抵抗２の精
度も上げなければならないので、IC化に際し、
歩留まりの低下等を招き好ましくない。
(ニ) 問題点を解決するための手段
本発明は、上述の点に鑑み成されたもので、差
動接続される第１及び第２トランジスタの電流密
度を異にするとともに、前記第１及び第２トラン
ジスタのベース間に第１抵抗を、前記第２トラン
ジスタのベースと出力端子との間に第２抵抗をそ
れぞれ挿入した点を特徴とする。
動接続される第１及び第２トランジスタの電流密
度を異にするとともに、前記第１及び第２トラン
ジスタのベース間に第１抵抗を、前記第２トラン
ジスタのベースと出力端子との間に第２抵抗をそ
れぞれ挿入した点を特徴とする。
(ホ) 作用
本発明に依れば、ベースが入力端子に接続され
た第１トランジスタのベース電圧を、出力電圧と
別個に設定することが出来るので、低電源電圧に
おいても第１トランジスタの飽和を防止出来、か
つ出力ダイナミツクレンジを十分に確保出来る。
た第１トランジスタのベース電圧を、出力電圧と
別個に設定することが出来るので、低電源電圧に
おいても第１トランジスタの飽和を防止出来、か
つ出力ダイナミツクレンジを十分に確保出来る。
(ヘ) 実施例
第１図は、本発明の一実施例を示すもので、５
はベースが入力端子６に接続された第１トランジ
スタ、７はエミツタが前記第１トランジスタ５の
エミツタと共通接続された第２トランジスタ、８
は前記第１及び第２トランジスタ５及び７の共通
エミツタに接続された定電流源、９は前記第１及
び第２トランジスタ５及び７のベース間に挿入さ
れた第１抵抗、１０はダイオード接続型の第３ト
ランジスタ１１とベース及びエミツタが前記第３
トランジスタ１１のベース及びエミツタとそれぞ
れ共通接続された第４トランジスタ１２とによつ
て構成され、入力端が前記第１トランジスタ５の
コレクタに、出力端が前記第２トランジスタ７の
コレクタに接続された電流反転回路、１３は入力
端が前記第２トランジスタ７のコレクタに、出力
端が出力端子１４に接続されたバツフア増幅回
路、及び１５は前記第２トランジスタ７のベース
と前記出力端子１４との間に接続された第２抵抗
である。しかして、入力端子６には、基準電圧
Vrefが印加されており、第１及び第２トランジ
スタ５及び７は、そのエミツタ面積が互いに異な
る様に作成されているので、前記第１及び第２ト
ランジスタ５及び７の電流密度が異なつている。
はベースが入力端子６に接続された第１トランジ
スタ、７はエミツタが前記第１トランジスタ５の
エミツタと共通接続された第２トランジスタ、８
は前記第１及び第２トランジスタ５及び７の共通
エミツタに接続された定電流源、９は前記第１及
び第２トランジスタ５及び７のベース間に挿入さ
れた第１抵抗、１０はダイオード接続型の第３ト
ランジスタ１１とベース及びエミツタが前記第３
トランジスタ１１のベース及びエミツタとそれぞ
れ共通接続された第４トランジスタ１２とによつ
て構成され、入力端が前記第１トランジスタ５の
コレクタに、出力端が前記第２トランジスタ７の
コレクタに接続された電流反転回路、１３は入力
端が前記第２トランジスタ７のコレクタに、出力
端が出力端子１４に接続されたバツフア増幅回
路、及び１５は前記第２トランジスタ７のベース
と前記出力端子１４との間に接続された第２抵抗
である。しかして、入力端子６には、基準電圧
Vrefが印加されており、第１及び第２トランジ
スタ５及び７は、そのエミツタ面積が互いに異な
る様に作成されているので、前記第１及び第２ト
ランジスタ５及び７の電流密度が異なつている。
いま、電流源８に流れる電流をI0とすると、電
流反転回路１０の作用により、第１及び第２トラ
ンジスタ５及び７のコレクタ電流が等しくI0／２に なる。その時、前記第１トランジスタ５のベー
ス・エミツタ間電圧VBE1は、 VBE1＝kT／ｑlnI0／2／IS1 ……(1) 〔ただし、ｋはボルツマン定数、Ｔは絶対温度
ｑは電子の電荷、IS1は第１トランジスタ５の飽
和電流〕 となり、前記第２トランジスタ７のベース・エミ
ツタ間電圧VBE2は、 VBE2＝kT／ｑlnI0／2／IS2 ……(2) （ただし、IS2は第２トランジスタ７の飽和電
流） となり、前記第１トランジスタ５の電流密度を前
記第２トランジスタ７の電流密度より大に設定す
れば、IS1＜IS2となるので、VBE1＞VBE2になる。
その為、第１トランジスタ５のベース電圧が第２
トランジスタ７のベース電圧よりも高くなり、第
１抵抗９にIfの電流が流れる。前記電流Ifの値は、 If＝（VBE1−VBE2）／R1 ……(3) （ただし、R1は第１抵抗９の抵抗値） となり、前記電流Ifは、第２抵抗１５を介して出
力端子１４に流れるから、結局、入力端子６と出
力端子１４との間に△V0のオフセツト電圧が発
生し、該オフセツト電圧△V0は、 △V0＝（R1＋R2）If ……(4) （ただし、R2は第２抵抗１５の抵抗値） となる。従つて、前記第(1)乃至第(4)式より、オフ
セツト電圧△V0は、 △V0＝R1＋R2／R1・kT／ｑlnIS2／IS1 ……(5) となり、第１及び第２抵抗９及び１５の値R1及
びR2と、第１及び第２トランジスタ５及び７の
飽和電流IS1及びIS2に応じたものとなる。前記第
(5)式から明らかな如く、前記オフセツト電圧△
V0は電流源８に流れる電流I0と全く無関係にな
る。その為、前記オフセツト電圧△V0を定める
為に、前記電流I0を厳密に設定する必要が無い。
また、飽和電流IS1及びIS2の比により前記オフセ
ツト電圧△V0が設定される為、第１及び第２ト
ランジスタ５及び７の電流増幅率のバラツキが打
消され、前記オフセツト電圧△V0に悪影響を及
ぼさない。
流反転回路１０の作用により、第１及び第２トラ
ンジスタ５及び７のコレクタ電流が等しくI0／２に なる。その時、前記第１トランジスタ５のベー
ス・エミツタ間電圧VBE1は、 VBE1＝kT／ｑlnI0／2／IS1 ……(1) 〔ただし、ｋはボルツマン定数、Ｔは絶対温度
ｑは電子の電荷、IS1は第１トランジスタ５の飽
和電流〕 となり、前記第２トランジスタ７のベース・エミ
ツタ間電圧VBE2は、 VBE2＝kT／ｑlnI0／2／IS2 ……(2) （ただし、IS2は第２トランジスタ７の飽和電
流） となり、前記第１トランジスタ５の電流密度を前
記第２トランジスタ７の電流密度より大に設定す
れば、IS1＜IS2となるので、VBE1＞VBE2になる。
その為、第１トランジスタ５のベース電圧が第２
トランジスタ７のベース電圧よりも高くなり、第
１抵抗９にIfの電流が流れる。前記電流Ifの値は、 If＝（VBE1−VBE2）／R1 ……(3) （ただし、R1は第１抵抗９の抵抗値） となり、前記電流Ifは、第２抵抗１５を介して出
力端子１４に流れるから、結局、入力端子６と出
力端子１４との間に△V0のオフセツト電圧が発
生し、該オフセツト電圧△V0は、 △V0＝（R1＋R2）If ……(4) （ただし、R2は第２抵抗１５の抵抗値） となる。従つて、前記第(1)乃至第(4)式より、オフ
セツト電圧△V0は、 △V0＝R1＋R2／R1・kT／ｑlnIS2／IS1 ……(5) となり、第１及び第２抵抗９及び１５の値R1及
びR2と、第１及び第２トランジスタ５及び７の
飽和電流IS1及びIS2に応じたものとなる。前記第
(5)式から明らかな如く、前記オフセツト電圧△
V0は電流源８に流れる電流I0と全く無関係にな
る。その為、前記オフセツト電圧△V0を定める
為に、前記電流I0を厳密に設定する必要が無い。
また、飽和電流IS1及びIS2の比により前記オフセ
ツト電圧△V0が設定される為、第１及び第２ト
ランジスタ５及び７の電流増幅率のバラツキが打
消され、前記オフセツト電圧△V0に悪影響を及
ぼさない。
第３図は、本発明を交流増幅器に応用した例を
示す回路図で、第３及び第４抵抗１６及び１７と
ダイオード１８とコンデンサ１９とによつて基準
電圧を作成し、抵抗２０を介して第１トランジス
タ５のベースに前記基準電圧を印加する様にした
点、前記第１トランジスタ５のベースにコンデン
サ２１を介して入力端子２２を接続し、該入力端
子２２に交流入力信号を印加する様にした点、電
流反転回路１０の入力端を第２トランジスタ７の
コレクタに、出力端を第１トランジスタ５のコレ
クタに接続するとともに、前記第１トランジスタ
５のコレクタに得られる信号を出力端子１４に伝
送する伝送路として第５トランジスタ２３から成
る反転増幅器を用いた点を特徴とする。。尚、第
３図において、第１図と同一の回路素子には同一
の図番を付し、説明を省略する。
示す回路図で、第３及び第４抵抗１６及び１７と
ダイオード１８とコンデンサ１９とによつて基準
電圧を作成し、抵抗２０を介して第１トランジス
タ５のベースに前記基準電圧を印加する様にした
点、前記第１トランジスタ５のベースにコンデン
サ２１を介して入力端子２２を接続し、該入力端
子２２に交流入力信号を印加する様にした点、電
流反転回路１０の入力端を第２トランジスタ７の
コレクタに、出力端を第１トランジスタ５のコレ
クタに接続するとともに、前記第１トランジスタ
５のコレクタに得られる信号を出力端子１４に伝
送する伝送路として第５トランジスタ２３から成
る反転増幅器を用いた点を特徴とする。。尚、第
３図において、第１図と同一の回路素子には同一
の図番を付し、説明を省略する。
いま、電源電圧を1Vとし、前記第３及び第４
抵抗１６及び１７の値を等しく設定すれば、第１
トランジスタ５のベースに印加される基準電圧は
0.8Vになる。また、第１及び第２トランジスタ
５及び７のエミツタ面積を適切に設定すれば、出
力端子１４に得られる出力電圧を0.5V（電源電圧
の1/2）にすることが出来る。そして、第３図の
増幅器の電圧利得Ｇは、 Ｇ＝R1＋R2／R1 ……(6) となるので、第３図の増幅器は、低電源電圧で低
利得の増幅器として利用し得る。尚、第１及び第
２抵抗９及び１５の接続点とアースとの間にコン
デンサと抵抗との直列回路を接続すれば、交流電
圧利得を高めることが出来るので、第３図の増幅
器は、低電源電圧で高利得の交流増幅器として使
用することも出来る。
抵抗１６及び１７の値を等しく設定すれば、第１
トランジスタ５のベースに印加される基準電圧は
0.8Vになる。また、第１及び第２トランジスタ
５及び７のエミツタ面積を適切に設定すれば、出
力端子１４に得られる出力電圧を0.5V（電源電圧
の1/2）にすることが出来る。そして、第３図の
増幅器の電圧利得Ｇは、 Ｇ＝R1＋R2／R1 ……(6) となるので、第３図の増幅器は、低電源電圧で低
利得の増幅器として利用し得る。尚、第１及び第
２抵抗９及び１５の接続点とアースとの間にコン
デンサと抵抗との直列回路を接続すれば、交流電
圧利得を高めることが出来るので、第３図の増幅
器は、低電源電圧で高利得の交流増幅器として使
用することも出来る。
(ト) 発明の効果
以上述べた如く、本発明に依れば、入力端子の
直流電圧と出力端子の直流電圧との値を異ならし
め、オフセツト電圧を持たせることが出来るの
で、入力側のダイナミツクレンジを十分に得て飽
和を防止出来るとともに、出力側のダイナミツク
レンジを十分に得て非対称クリツプを防止するこ
とが出来る。また、本発明に依れば、差動接続さ
れる第１及び第２トランジスタの電流密度を変え
ることにより、オフセツト電圧を得る様にしてい
るので、設計が仕易すく、IC化が容易は差動増
幅回路を提供出来る。
直流電圧と出力端子の直流電圧との値を異ならし
め、オフセツト電圧を持たせることが出来るの
で、入力側のダイナミツクレンジを十分に得て飽
和を防止出来るとともに、出力側のダイナミツク
レンジを十分に得て非対称クリツプを防止するこ
とが出来る。また、本発明に依れば、差動接続さ
れる第１及び第２トランジスタの電流密度を変え
ることにより、オフセツト電圧を得る様にしてい
るので、設計が仕易すく、IC化が容易は差動増
幅回路を提供出来る。
第１図は、本発明の一実施例を示す回路図、第
２図は従来の差動増幅回路を示す回路図、及び第
３図は本発明の別の実施例を示す回路図である。 主な図番の説明、５…第１トランジスタ、７…
第２トランジスタ、９…第１抵抗、１５…第２抵
抗、１０…電流反転回路。
２図は従来の差動増幅回路を示す回路図、及び第
３図は本発明の別の実施例を示す回路図である。 主な図番の説明、５…第１トランジスタ、７…
第２トランジスタ、９…第１抵抗、１５…第２抵
抗、１０…電流反転回路。
Claims (1)
- １ ベースに基準電圧が印加される第１トランジ
スタと、エミツタが前記第１トランジスタのエミ
ツタとともに電流源に接続された第２トランジス
タと、前記第１及び第２トランジスタのベース間
に接続された第１抵抗と、前記第２トランジスタ
のベースと出力端子との間に接続された第２抵抗
と、前記第１及び第２トランジスタによつて差動
増幅された信号を前記出力端子に伝送する伝送路
とから成り、前記第１及び第２トランジスタの電
流密度を異にすることにより前記第１トランジス
タのベースと前記第２トランジスタのベースとの
間に電位差を発生させ、該電位差に応じて発生す
る電流を前記第１及び第２抵抗に流し、前記第１
トランジスタのベースと前記出力端子との間にオ
フセツト電圧を発生させることを特徴とする差動
増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59269860A JPS61146005A (ja) | 1984-12-20 | 1984-12-20 | 差動増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59269860A JPS61146005A (ja) | 1984-12-20 | 1984-12-20 | 差動増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61146005A JPS61146005A (ja) | 1986-07-03 |
| JPH0347010B2 true JPH0347010B2 (ja) | 1991-07-18 |
Family
ID=17478207
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59269860A Granted JPS61146005A (ja) | 1984-12-20 | 1984-12-20 | 差動増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61146005A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2666843B2 (ja) * | 1987-09-17 | 1997-10-22 | 日本電気株式会社 | 差動増幅回路 |
| JPH0770935B2 (ja) * | 1989-10-06 | 1995-07-31 | 株式会社東芝 | 差動電流増幅回路 |
| JP2007304860A (ja) * | 2006-05-11 | 2007-11-22 | Nec Electronics Corp | 電流補償回路 |
-
1984
- 1984-12-20 JP JP59269860A patent/JPS61146005A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61146005A (ja) | 1986-07-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |