JPH0561558A - 基準電圧発生回路 - Google Patents
基準電圧発生回路Info
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- JPH0561558A JPH0561558A JP3220628A JP22062891A JPH0561558A JP H0561558 A JPH0561558 A JP H0561558A JP 3220628 A JP3220628 A JP 3220628A JP 22062891 A JP22062891 A JP 22062891A JP H0561558 A JPH0561558 A JP H0561558A
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- reference voltage
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- transistor
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- 239000000758 substrate Substances 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/082—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including bipolar components only
- H01L27/0821—Combination of lateral and vertical transistors only
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/30—Regulators using the difference between the base-emitter voltages of two bipolar transistors operating at different current densities
Abstract
(57)【要約】 （修正有）
【目的】 基準電圧発生回路において基準電圧を発生さ
せる際に増幅するゲインを小さくし、オフセット電圧の
影響を受け難くする。 【構成】 第１電圧形成手段はＰＮＰトランジスタＱ１
と２つの抵抗Ｒ３及びＲ４からなり、ＰＮＰトランジス
タＱ１のベース・エミッタ間の電圧ＶBE1と２つの抵抗
Ｒ３，Ｒ４の抵抗値Ｒａ，Ｒｂとに基づいて第１の電圧
Ｖ1を形成する。一方、第２電圧形成手段はＰＮＰトラ
ンジスタＱ２と２つの抵抗Ｒ５及びＲ６からなり、ＰＮ
ＰトランジスタＱ２のベース・エミッタ間の電圧ＶBE2
と２つの抵抗Ｒ５，Ｒ６の抵抗値Ｒａ，Ｒｂとに基づい
て第１の電圧Ｖ1とは異なった第２の電圧Ｖ2を形成す
る。第１の電圧Ｖ1と第２の電圧Ｖ2との差電圧ΔＶは、
各電圧形成手段の抵抗値に応じて大きくすることができ
るので、ＤＣアンプＯＰ１のゲインを小さくしても所望
の基準電圧Ｖrefを確保でき、また、オフセット電圧の
影響を受けにくくなる。
せる際に増幅するゲインを小さくし、オフセット電圧の
影響を受け難くする。 【構成】 第１電圧形成手段はＰＮＰトランジスタＱ１
と２つの抵抗Ｒ３及びＲ４からなり、ＰＮＰトランジス
タＱ１のベース・エミッタ間の電圧ＶBE1と２つの抵抗
Ｒ３，Ｒ４の抵抗値Ｒａ，Ｒｂとに基づいて第１の電圧
Ｖ1を形成する。一方、第２電圧形成手段はＰＮＰトラ
ンジスタＱ２と２つの抵抗Ｒ５及びＲ６からなり、ＰＮ
ＰトランジスタＱ２のベース・エミッタ間の電圧ＶBE2
と２つの抵抗Ｒ５，Ｒ６の抵抗値Ｒａ，Ｒｂとに基づい
て第１の電圧Ｖ1とは異なった第２の電圧Ｖ2を形成す
る。第１の電圧Ｖ1と第２の電圧Ｖ2との差電圧ΔＶは、
各電圧形成手段の抵抗値に応じて大きくすることができ
るので、ＤＣアンプＯＰ１のゲインを小さくしても所望
の基準電圧Ｖrefを確保でき、また、オフセット電圧の
影響を受けにくくなる。
Description
【０００１】
【産業上の利用分野】本発明は、種々のＬＳＩ等に使用
される基準電圧発生回路に関する。
される基準電圧発生回路に関する。
【０００２】
【従来の技術】従来の基準電圧発生回路として、図３に
示す等価回路を半導体基板上に形成したものが知られて
いる。この回路は、例えばトランジスタのベースとコレ
クタを短絡してなる２つのダイオードＱ３、Ｑ４のエミ
ッタに面積比を持たせ、これによりバンドキャップ電圧
ΔＶBEを発生させ、この電圧ΔＶBEをオペアンプからな
るＤＣアンプＯＰ２により増幅して、基準電圧Ｖrefを
発生させる構成となっている。なお、図中のＲ７、Ｒ８
は抵抗である。
示す等価回路を半導体基板上に形成したものが知られて
いる。この回路は、例えばトランジスタのベースとコレ
クタを短絡してなる２つのダイオードＱ３、Ｑ４のエミ
ッタに面積比を持たせ、これによりバンドキャップ電圧
ΔＶBEを発生させ、この電圧ΔＶBEをオペアンプからな
るＤＣアンプＯＰ２により増幅して、基準電圧Ｖrefを
発生させる構成となっている。なお、図中のＲ７、Ｒ８
は抵抗である。
【０００３】ところで、この基準電圧発生回路の場合、
上記ダイオードＱ３のエミッタ面積をＡ1とし、同じく
ダイオードＱ４のエミッタ面積をＡ2とすると、バンド
キャップ電圧ΔＶBEは下記数１にて表すことができる。
なお、このときＤＣアンプＯＰ２の出力側から入力側へ
と抵抗Ｒ７を介して流れる電流Ｉfについては、入力電
流Ｉoに対し、Ｉo》Ｉfの関係を満足するようにしてい
る。
上記ダイオードＱ３のエミッタ面積をＡ1とし、同じく
ダイオードＱ４のエミッタ面積をＡ2とすると、バンド
キャップ電圧ΔＶBEは下記数１にて表すことができる。
なお、このときＤＣアンプＯＰ２の出力側から入力側へ
と抵抗Ｒ７を介して流れる電流Ｉfについては、入力電
流Ｉoに対し、Ｉo》Ｉfの関係を満足するようにしてい
る。
【０００４】
【数１】
【０００５】また、ＤＣアンプＯＰ２から出力される基
準電圧Ｖrefについては、下記数２で表される。
準電圧Ｖrefについては、下記数２で表される。
【０００６】
【数２】
【０００７】但し、ＶBE3はダイオードＱ３側からＤＣ
アンプＯＰ２へ入力される電圧値である。Ｒｅ、Ｒｆは
上記抵抗Ｒ７、Ｒ８の抵抗値を示を示し、Ｒｅ／Ｒｆは
ＤＣアンプＯＰ２のゲインを示す。
アンプＯＰ２へ入力される電圧値である。Ｒｅ、Ｒｆは
上記抵抗Ｒ７、Ｒ８の抵抗値を示を示し、Ｒｅ／Ｒｆは
ＤＣアンプＯＰ２のゲインを示す。
【０００８】したがって、この基準電圧Ｖrefは、上記
数２により理解されるようにバンドギャップ電圧ΔＶBE
を利用して発生させている。
数２により理解されるようにバンドギャップ電圧ΔＶBE
を利用して発生させている。
【０００９】
【発明が解決しようとする課題】ところで、従来の基準
電圧発生回路において、例えば基準電圧Ｖrefとして
３．３Ｖを得ようとする場合、エミッタの面積比Ａ2／
Ａ1を１０／１とすると、上記数１よりバンドギャップ
電圧ΔＶBEは６０ｍＶとなる。また、上記数２を変形し
てなる下記数３にて表されるＲｅ／Ｒｆは４４となる。
即ち、ＤＣアンプＯＰ２のゲインＲｅ／Ｒｆとしては、
４４倍が必要となる。
電圧発生回路において、例えば基準電圧Ｖrefとして
３．３Ｖを得ようとする場合、エミッタの面積比Ａ2／
Ａ1を１０／１とすると、上記数１よりバンドギャップ
電圧ΔＶBEは６０ｍＶとなる。また、上記数２を変形し
てなる下記数３にて表されるＲｅ／Ｒｆは４４となる。
即ち、ＤＣアンプＯＰ２のゲインＲｅ／Ｒｆとしては、
４４倍が必要となる。
【００１０】
【数３】
【００１１】このとき、ＤＣアンプＯＰ２のオフセット
電圧Ｖoffsetとして、例えば１０ｍＶ発生したとする
と、そのオフセット電圧Ｖoffsetによる基準電圧Ｖref
の誤差電圧ΔＶref（下記数４参照）が、０．４４Ｖ生
じることになる。
電圧Ｖoffsetとして、例えば１０ｍＶ発生したとする
と、そのオフセット電圧Ｖoffsetによる基準電圧Ｖref
の誤差電圧ΔＶref（下記数４参照）が、０．４４Ｖ生
じることになる。
【００１２】
【数４】
【００１３】そこで、上記誤差電圧ΔＶrefを小さくす
べくＤＣアンプＯＰ２のゲインＲｅ／Ｒｆを小さくしよ
うとすると、エミッタの面積比Ａ2／Ａ1を大きく取って
バンドギャップ電圧ΔＶBEを大きくすることが考えられ
る。
べくＤＣアンプＯＰ２のゲインＲｅ／Ｒｆを小さくしよ
うとすると、エミッタの面積比Ａ2／Ａ1を大きく取って
バンドギャップ電圧ΔＶBEを大きくすることが考えられ
る。
【００１４】しかし、面積比Ａ2／Ａ1を１０倍の１００
としても、バンドギャップ電圧ΔＶBEは２倍の１２０ｍ
Ｖにしかならず、ＤＣアンプＯＰ２のゲインＲｅ／Ｒｆ
は１／２の２２にまでしか低下させ得ない。しかも、エ
ミッタの面積比Ａ2／Ａ1を大きく取ることによる電気特
性上の誤差も大きくなってしまう。
としても、バンドギャップ電圧ΔＶBEは２倍の１２０ｍ
Ｖにしかならず、ＤＣアンプＯＰ２のゲインＲｅ／Ｒｆ
は１／２の２２にまでしか低下させ得ない。しかも、エ
ミッタの面積比Ａ2／Ａ1を大きく取ることによる電気特
性上の誤差も大きくなってしまう。
【００１５】本発明はこのような従来技術の課題を解決
すべくなされたものであり、基準電圧を発生させる際に
増幅するゲインを小さくし、オフセット電圧の影響を受
け難くした基準電圧発生回路を提供することを目的とす
る。
すべくなされたものであり、基準電圧を発生させる際に
増幅するゲインを小さくし、オフセット電圧の影響を受
け難くした基準電圧発生回路を提供することを目的とす
る。
【００１６】
【課題を解決するための手段】本発明の基準電圧発生回
路は、第１のトランジスタ、第１の抵抗及び第２の抵抗
からなり、該第１のトランジスタのベース・エミッタ間
の電圧及び該第１、第２の抵抗の抵抗値に基づいて第１
の電圧を形成する第１電圧形成手段と、第２のトランジ
スタ、第３の抵抗及び第４の抵抗からなり、該第２のト
ランジスタのベース・エミッタ間の電圧及び該第３、第
４の抵抗の抵抗値に基づいて第１の電圧とは異なる第２
の電圧を形成する第２電圧形成手段と、第１電圧形成手
段からの第１の電圧と第２電圧形成手段からの第２の電
圧とを入力し、両電圧の差電圧を増幅して基準電圧を発
生する増幅手段とを備えており、そのことにより上記目
的を達成することができる。
路は、第１のトランジスタ、第１の抵抗及び第２の抵抗
からなり、該第１のトランジスタのベース・エミッタ間
の電圧及び該第１、第２の抵抗の抵抗値に基づいて第１
の電圧を形成する第１電圧形成手段と、第２のトランジ
スタ、第３の抵抗及び第４の抵抗からなり、該第２のト
ランジスタのベース・エミッタ間の電圧及び該第３、第
４の抵抗の抵抗値に基づいて第１の電圧とは異なる第２
の電圧を形成する第２電圧形成手段と、第１電圧形成手
段からの第１の電圧と第２電圧形成手段からの第２の電
圧とを入力し、両電圧の差電圧を増幅して基準電圧を発
生する増幅手段とを備えており、そのことにより上記目
的を達成することができる。
【００１７】
【作用】本発明にあっては、第１電圧形成手段は第１の
トランジスタのベース・エミッタ間の電圧と第１、第２
の抵抗の抵抗値とに基づいて第１の電圧を形成する。一
方、第２電圧形成手段は第２のトランジスタのベース・
エミッタ間の電圧と第３、第４の抵抗の抵抗値とに基づ
いて、第１の電圧とは異なった第２の電圧を形成する。
トランジスタのベース・エミッタ間の電圧と第１、第２
の抵抗の抵抗値とに基づいて第１の電圧を形成する。一
方、第２電圧形成手段は第２のトランジスタのベース・
エミッタ間の電圧と第３、第４の抵抗の抵抗値とに基づ
いて、第１の電圧とは異なった第２の電圧を形成する。
【００１８】したがって、第１の電圧は第１電圧形成手
段の２つの抵抗の値に応じて変化させ得、また第２の電
圧は第２電圧形成手段の２つの抵抗の値に応じて変化さ
せ得る。このため、第１の電圧と第２の電圧との差電圧
は、各電圧形成手段の抵抗値に応じて大きくすることが
できる。即ち、これにより増幅手段のゲインを小さくし
ても所望の基準電圧を確保できる。また、増幅手段はゲ
インが小さいのでオフセット電圧の影響を受けにくくな
る。
段の２つの抵抗の値に応じて変化させ得、また第２の電
圧は第２電圧形成手段の２つの抵抗の値に応じて変化さ
せ得る。このため、第１の電圧と第２の電圧との差電圧
は、各電圧形成手段の抵抗値に応じて大きくすることが
できる。即ち、これにより増幅手段のゲインを小さくし
ても所望の基準電圧を確保できる。また、増幅手段はゲ
インが小さいのでオフセット電圧の影響を受けにくくな
る。
【００１９】
【実施例】以下、本発明の実施例について説明する。
【００２０】図１に本実施例の基準電圧発生回路の等価
回路図を示す。この回路は、半導体基板上に形成された
ものであり、ＰＮＰトランジスタＱ１と抵抗Ｒ３，Ｒ４
とからなる第１電圧形成手段と、ＰＮＰトランジスタＱ
２と抵抗Ｒ５，Ｒ６とからなる第２電圧形成手段と、第
１電圧形成手段にて得られた第１の電圧Ｖ1と第２電圧
形成手段にて得られた第２の電圧Ｖ2との差電圧ΔＶを
増幅して基準電圧Ｖrefを発生させるＤＣアンプＯＰ１
とを備えている。なお、図中のＶｃｃは電源電圧を示
す。
回路図を示す。この回路は、半導体基板上に形成された
ものであり、ＰＮＰトランジスタＱ１と抵抗Ｒ３，Ｒ４
とからなる第１電圧形成手段と、ＰＮＰトランジスタＱ
２と抵抗Ｒ５，Ｒ６とからなる第２電圧形成手段と、第
１電圧形成手段にて得られた第１の電圧Ｖ1と第２電圧
形成手段にて得られた第２の電圧Ｖ2との差電圧ΔＶを
増幅して基準電圧Ｖrefを発生させるＤＣアンプＯＰ１
とを備えている。なお、図中のＶｃｃは電源電圧を示
す。
【００２１】上記ＰＮＰトランジスタＱ１とＰＮＰトラ
ンジスタＱ２とは、エミッタの面積を変えてある。ま
た、第１電圧形成手段の抵抗Ｒ３と第２電圧形成手段の
抵抗Ｒ５とは同一の抵抗値Ｒａをもち、同じく抵抗Ｒ４
と抵抗Ｒ６とは同一の抵抗値Ｒｂをもっている。更に、
上記ＤＣアンプＯＰ１は、抵抗Ｒ１の抵抗値ＲｃとＲ２
の抵抗値Ｒｄとの比Ｒｃ／Ｒｄで表されるゲインを有す
る。ここで、上記エミッタの面積とは、例えば図２の
（ａ）（平面図）及び（ｂ）（Ｃ−Ｃ線による断面図）
に示すラテラルＰＮＰトランジスタを例に挙げて説明す
ると、図中Ｄで示すエミッタの平面視における面積であ
る。従来の技術の箇所で述べたエミッタ面積もこれと同
様である。
ンジスタＱ２とは、エミッタの面積を変えてある。ま
た、第１電圧形成手段の抵抗Ｒ３と第２電圧形成手段の
抵抗Ｒ５とは同一の抵抗値Ｒａをもち、同じく抵抗Ｒ４
と抵抗Ｒ６とは同一の抵抗値Ｒｂをもっている。更に、
上記ＤＣアンプＯＰ１は、抵抗Ｒ１の抵抗値ＲｃとＲ２
の抵抗値Ｒｄとの比Ｒｃ／Ｒｄで表されるゲインを有す
る。ここで、上記エミッタの面積とは、例えば図２の
（ａ）（平面図）及び（ｂ）（Ｃ−Ｃ線による断面図）
に示すラテラルＰＮＰトランジスタを例に挙げて説明す
ると、図中Ｄで示すエミッタの平面視における面積であ
る。従来の技術の箇所で述べたエミッタ面積もこれと同
様である。
【００２２】ところで、基板上に形成されたＰＮＰトラ
ンジスタＱ１とＱ２のエミッタ面積をＡ1、Ａ2とし、ま
た各々のＰＮＰトランジスタＱ１、Ｑ２のベース・エミ
ッタ間の電圧ＶBEをＶBE1、ＶBE2とすると、第１の電圧
Ｖ1、第２電圧Ｖ2、差電圧ΔＶはそれぞれ下記数５、数
６、数７で表すことができる。
ンジスタＱ１とＱ２のエミッタ面積をＡ1、Ａ2とし、ま
た各々のＰＮＰトランジスタＱ１、Ｑ２のベース・エミ
ッタ間の電圧ＶBEをＶBE1、ＶBE2とすると、第１の電圧
Ｖ1、第２電圧Ｖ2、差電圧ΔＶはそれぞれ下記数５、数
６、数７で表すことができる。
【００２３】
【数５】
【００２４】
【数６】
【００２５】
【数７】
【００２６】但し、ΔＶBEはＶBE1とＶBE2との差である
バンドギャップ電圧を示す。また、第２の電圧Ｖ2に影
響を及ぼす電流Ｉfは、入力電流Ｉoに対しＩo》Ｉfの関
係を満足するものとする。
バンドギャップ電圧を示す。また、第２の電圧Ｖ2に影
響を及ぼす電流Ｉfは、入力電流Ｉoに対しＩo》Ｉfの関
係を満足するものとする。
【００２７】したがって、数７より理解されるように、
上記ΔＶはバンドギャップ電圧ΔＶBEを抵抗比Ｒａ／Ｒ
ｂで増幅した値となる。
上記ΔＶはバンドギャップ電圧ΔＶBEを抵抗比Ｒａ／Ｒ
ｂで増幅した値となる。
【００２８】また、差電圧ΔＶを増幅するＤＣアンプＯ
Ｐ１にて得られる基準電圧Ｖrefは、下記数８となる。
Ｐ１にて得られる基準電圧Ｖrefは、下記数８となる。
【００２９】
【数８】
【００３０】よって、上記数８に基づき、上述したＤＣ
アンプＯＰ１のゲインＲａ／Ｒｂは下記数９にて示すよ
うになる。
アンプＯＰ１のゲインＲａ／Ｒｂは下記数９にて示すよ
うになる。
【００３１】
【数９】
【００３２】したがって、本発明の基準電圧発生回路に
おいては、上記数８より理解されるように、第１、第２
電圧形成手段それぞれの抵抗比Ｒａ／Ｒｂを大きくする
ことにより所望の基準電圧Ｖrefを確保できる。このた
め、従来同様のエミッタ面積比Ａ2／Ａ1であっても、Ｄ
ＣアンプＯＰ１のゲインは小さくする事ができる。これ
によって、ＤＣアンプＯＰ１が出力する基準電圧Ｖref
のオフセット電圧に対する影響を減少させて、オフセッ
ト電圧によって生じる誤差電圧を小さくすることができ
る。
おいては、上記数８より理解されるように、第１、第２
電圧形成手段それぞれの抵抗比Ｒａ／Ｒｂを大きくする
ことにより所望の基準電圧Ｖrefを確保できる。このた
め、従来同様のエミッタ面積比Ａ2／Ａ1であっても、Ｄ
ＣアンプＯＰ１のゲインは小さくする事ができる。これ
によって、ＤＣアンプＯＰ１が出力する基準電圧Ｖref
のオフセット電圧に対する影響を減少させて、オフセッ
ト電圧によって生じる誤差電圧を小さくすることができ
る。
【００３３】なお、上記実施例では第１電圧形成手段の
２つの抵抗と第２電圧形成手段の２つの抵抗との値を同
じにしているが、本発明はこのようにする必要はなく、
異なる値にしても構わない。
２つの抵抗と第２電圧形成手段の２つの抵抗との値を同
じにしているが、本発明はこのようにする必要はなく、
異なる値にしても構わない。
【００３４】また、上記実施例ではトランジスタとして
ＰＮＰトランジスタを使用しているが、本発明はこれに
限らず、ＮＰＮトランジスタ等を使用する場合であって
も同様に適用可能である。
ＰＮＰトランジスタを使用しているが、本発明はこれに
限らず、ＮＰＮトランジスタ等を使用する場合であって
も同様に適用可能である。
【００３５】
【発明の効果】以上詳述したように本発明による場合に
は、ＤＣアンプ等の増幅手段のゲインを小さくすること
ができ、これにより増幅手段が受けるオフセット電圧の
影響を低減することができるという優れた効果を有す
る。
は、ＤＣアンプ等の増幅手段のゲインを小さくすること
ができ、これにより増幅手段が受けるオフセット電圧の
影響を低減することができるという優れた効果を有す
る。
【図１】本実施例の基準電圧発生回路を示す等価回路図
である。
である。
【図２】エミッタ面積の説明図であり、（ａ）は平面
図、（ｂ）は（ａ）のＣ−Ｃ線による断面図である。
図、（ｂ）は（ａ）のＣ−Ｃ線による断面図である。
【図３】従来の基準電圧発生回路を示す等価回路図であ
る。
る。
Ｑ１ ＰＮＰトランジスタ Ｑ２ ＰＮＰトランジスタ Ｒ１ 抵抗 Ｒ２ 抵抗 Ｒ３ 抵抗 Ｒ４ 抵抗 Ｒ５ 抵抗 Ｒ６ 抵抗 ＯＰ１ ＤＣアンプ
Claims (1)
- 【請求項１】第１のトランジスタ、第１の抵抗及び第２
の抵抗からなり、該第１のトランジスタのベース・エミ
ッタ間の電圧及び該第１、第２の抵抗の抵抗値に基づい
て第１の電圧を形成する第１電圧形成手段と、 第２のトランジスタ、第３の抵抗及び第４の抵抗からな
り、該第２のトランジスタのベース・エミッタ間の電圧
及び該第３、第４の抵抗の抵抗値に基づいて第１の電圧
とは異なる第２の電圧を形成する第２電圧形成手段と、 第１電圧形成手段からの第１の電圧と第２電圧形成手段
からの第２の電圧とを入力し、両電圧の差電圧を増幅し
て基準電圧を発生する増幅手段とを備えた基準電圧発生
回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3220628A JPH0561558A (ja) | 1991-08-30 | 1991-08-30 | 基準電圧発生回路 |
| US07/858,530 US5229711A (en) | 1991-08-30 | 1992-03-27 | Reference voltage generating circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3220628A JPH0561558A (ja) | 1991-08-30 | 1991-08-30 | 基準電圧発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0561558A true JPH0561558A (ja) | 1993-03-12 |
Family
ID=16753956
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3220628A Pending JPH0561558A (ja) | 1991-08-30 | 1991-08-30 | 基準電圧発生回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5229711A (ja) |
| JP (1) | JPH0561558A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006059315A (ja) * | 2004-08-20 | 2006-03-02 | Asahi Kasei Microsystems Kk | バンドギャップ回路 |
| US7877993B2 (en) | 2004-09-13 | 2011-02-01 | Yanmar Co., Ltd. | Shift operating device for traveling vehicle |
Families Citing this family (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5373226A (en) * | 1991-11-15 | 1994-12-13 | Nec Corporation | Constant voltage circuit formed of FETs and reference voltage generating circuit to be used therefor |
| KR940017214A (ko) * | 1992-12-24 | 1994-07-26 | 가나이 쓰토무 | 기준전압 발생회로 |
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