JPH08186738A - レベル変換回路 - Google Patents
レベル変換回路Info
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- JPH08186738A JPH08186738A JP6327826A JP32782694A JPH08186738A JP H08186738 A JPH08186738 A JP H08186738A JP 6327826 A JP6327826 A JP 6327826A JP 32782694 A JP32782694 A JP 32782694A JP H08186738 A JPH08186738 A JP H08186738A
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- Japan
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- emitter
- base
- voltage
- resistor
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Abstract
(57)【要約】
【目的】 直流バイアスをシフトさせ、且つ低インピー
ダンスで出力する。 【構成】 入力信号の直流バイアスをＶＩＮ、トランジ
スタ１８のベースに接続される電圧源１９の電位をＶＢ
Ｂ、出力信号の直流バイアスをＶＯ、抵抗１２に流れる
電流をＩ、トランジスタ１７のエミッタ・ベース間の電
圧ＶＤ１とトランジスタ１８のエミッタ・ベース間の電
圧ＶＤ２とトランジスタ１３のベース・エミッタ間電圧
ＶＤ３が等しく、抵抗１２につながる電圧源１５の電位
をＶＥＥ、抵抗１１の抵抗値をＲ１、抵抗１２の抵抗値
をＲ２とし、３個のトランジスタの直流電流増幅率ｈｆ
ｅが十分大きいと仮定すると、ＶＯ＝ＶＩＮ−２×（Ｖ
ＢＢ−ＶＥＥ）となり、ＶＩＮのＤＣ電位を２×（ＶＢ
Ｂ−ＶＥＥ）だけ低い方にシフトすることができる。ま
た、ＶＤ１とＶＤ２とＶＤ３の温度特性はほとんど等し
いのでＶＯの温度特性がフラットになる。
ダンスで出力する。 【構成】 入力信号の直流バイアスをＶＩＮ、トランジ
スタ１８のベースに接続される電圧源１９の電位をＶＢ
Ｂ、出力信号の直流バイアスをＶＯ、抵抗１２に流れる
電流をＩ、トランジスタ１７のエミッタ・ベース間の電
圧ＶＤ１とトランジスタ１８のエミッタ・ベース間の電
圧ＶＤ２とトランジスタ１３のベース・エミッタ間電圧
ＶＤ３が等しく、抵抗１２につながる電圧源１５の電位
をＶＥＥ、抵抗１１の抵抗値をＲ１、抵抗１２の抵抗値
をＲ２とし、３個のトランジスタの直流電流増幅率ｈｆ
ｅが十分大きいと仮定すると、ＶＯ＝ＶＩＮ−２×（Ｖ
ＢＢ−ＶＥＥ）となり、ＶＩＮのＤＣ電位を２×（ＶＢ
Ｂ−ＶＥＥ）だけ低い方にシフトすることができる。ま
た、ＶＤ１とＶＤ２とＶＤ３の温度特性はほとんど等し
いのでＶＯの温度特性がフラットになる。
Description
【０００１】
【産業上の利用分野】本発明は、高周波特性を要求され
る映像信号処理回路一般に関するもので、信号の直流バ
イアスをシフトするレベル変換回路に関するものであ
る。
る映像信号処理回路一般に関するもので、信号の直流バ
イアスをシフトするレベル変換回路に関するものであ
る。
【０００２】
【従来の技術】以下に、従来のレベル変換回路について
説明する。図３は従来のレベル変換回路の回路図を示す
ものである。
説明する。図３は従来のレベル変換回路の回路図を示す
ものである。
【０００３】第３図において、抵抗３１および抵抗３２
と直流電圧源３５を結合させ、入力端３３から入力信号
を入力し、抵抗３１と抵抗３２の接続点である出力端３
４より出力信号を得る。入力電位をＶＩＮ、電圧源３５
の電位差をＶ１、抵抗３１の抵抗値をＲ１、抵抗３２の
抵抗値をＲ２とすると、出力電位ＶＯは、 ＶＯ＝ＶＩＮ×Ｒ２／（Ｒ１＋Ｒ２）＋Ｖ１×Ｒ１／
（Ｒ１＋Ｒ２） となる。
と直流電圧源３５を結合させ、入力端３３から入力信号
を入力し、抵抗３１と抵抗３２の接続点である出力端３
４より出力信号を得る。入力電位をＶＩＮ、電圧源３５
の電位差をＶ１、抵抗３１の抵抗値をＲ１、抵抗３２の
抵抗値をＲ２とすると、出力電位ＶＯは、 ＶＯ＝ＶＩＮ×Ｒ２／（Ｒ１＋Ｒ２）＋Ｖ１×Ｒ１／
（Ｒ１＋Ｒ２） となる。
【０００４】
【発明が解決しようとする課題】しかしながら上記のよ
うな構成では、ＡＣ成分の利得がＲ２／（Ｒ１＋Ｒ２）
になってしまう。そして、出力インピーダンスが抵抗３
１および３２の抵抗値に依存されるため、それぞれのの
抵抗値が大きい場合出力インピーダンスが高くなり後段
の入力容量の影響や外部妨害の影響が大きくなるという
課題があった。
うな構成では、ＡＣ成分の利得がＲ２／（Ｒ１＋Ｒ２）
になってしまう。そして、出力インピーダンスが抵抗３
１および３２の抵抗値に依存されるため、それぞれのの
抵抗値が大きい場合出力インピーダンスが高くなり後段
の入力容量の影響や外部妨害の影響が大きくなるという
課題があった。
【０００５】本発明は上記した従来の課題を解決するレ
ベル変換回路を提供することを目的とする。
ベル変換回路を提供することを目的とする。
【０００６】
【課題を解決するための手段】この目的を達成するため
に本発明レベル変換回路は、第１のＮＰＮトランジスタ
のエミッタと第２のＮＰＮトランジスタのコレクタを第
１の抵抗で接続し、前記第１のトランジスタのコレクタ
を前記第１のトランジスタのベースに入力される信号の
直流バイアスより高い電圧を供給する第１の電圧源に接
続し、前記第２のトランジスタのエミッタを第２の抵抗
によって前記第２のトランジスタのベースより低い電圧
を供給する第２の電圧源またはアースに接続し、前記第
２のトランジスタのベースを第３の電圧源に接続し、第
３のＮＰＮトランジスタのベースを前記第２のトランジ
スタのコレクタに接続し、前記第３のトランジスタのエ
ミッタを第３の抵抗によって前記第２の電圧源またはア
ースに接続し、前記第３のトランジスタのコレクタを前
記第１の電圧源に接続し、さらに前記第１の抵抗の値を
前記第２の抵抗の値の２倍程度にすることによって前記
第１のトランジスタのベースに入力される信号の直流バ
イアスをシフトさせる構成を有している。
に本発明レベル変換回路は、第１のＮＰＮトランジスタ
のエミッタと第２のＮＰＮトランジスタのコレクタを第
１の抵抗で接続し、前記第１のトランジスタのコレクタ
を前記第１のトランジスタのベースに入力される信号の
直流バイアスより高い電圧を供給する第１の電圧源に接
続し、前記第２のトランジスタのエミッタを第２の抵抗
によって前記第２のトランジスタのベースより低い電圧
を供給する第２の電圧源またはアースに接続し、前記第
２のトランジスタのベースを第３の電圧源に接続し、第
３のＮＰＮトランジスタのベースを前記第２のトランジ
スタのコレクタに接続し、前記第３のトランジスタのエ
ミッタを第３の抵抗によって前記第２の電圧源またはア
ースに接続し、前記第３のトランジスタのコレクタを前
記第１の電圧源に接続し、さらに前記第１の抵抗の値を
前記第２の抵抗の値の２倍程度にすることによって前記
第１のトランジスタのベースに入力される信号の直流バ
イアスをシフトさせる構成を有している。
【０００７】また、第１のＰＮＰトランジスタのエミッ
タと第２のＰＮＰトランジスタのコレクタを第１の抵抗
で接続し、前記第１のトランジスタのコレクタを前記第
１のトランジスタのベースに入力される信号の直流バイ
アスより低い電圧を供給する第１の電圧源またはアース
に接続し、前記第２のトランジスタのエミッタを第２の
抵抗によって前記第２のトランジスタのベースより高い
電圧を供給する第２の電圧源に接続し、前記第２のトラ
ンジスタのベースを第３の電圧源に接続し、第３のＰＮ
Ｐトランジスタのベースを前記第２のトランジスタのコ
レクタに接続し、前記第３のトランジスタのエミッタを
第３の抵抗によって前記第２の電圧源に接続し、前記第
３のトランジスタのコレクタを前記第１の電圧源または
アースに接続し、さらに前記第１の抵抗の値を前記第２
の抵抗の値の２倍程度にすることによって前記第１のト
ランジスタのベースに入力される信号の直流バイアスを
シフトする構成を有している。
タと第２のＰＮＰトランジスタのコレクタを第１の抵抗
で接続し、前記第１のトランジスタのコレクタを前記第
１のトランジスタのベースに入力される信号の直流バイ
アスより低い電圧を供給する第１の電圧源またはアース
に接続し、前記第２のトランジスタのエミッタを第２の
抵抗によって前記第２のトランジスタのベースより高い
電圧を供給する第２の電圧源に接続し、前記第２のトラ
ンジスタのベースを第３の電圧源に接続し、第３のＰＮ
Ｐトランジスタのベースを前記第２のトランジスタのコ
レクタに接続し、前記第３のトランジスタのエミッタを
第３の抵抗によって前記第２の電圧源に接続し、前記第
３のトランジスタのコレクタを前記第１の電圧源または
アースに接続し、さらに前記第１の抵抗の値を前記第２
の抵抗の値の２倍程度にすることによって前記第１のト
ランジスタのベースに入力される信号の直流バイアスを
シフトする構成を有している。
【０００８】
【作用】この構成によって、信号のＡＣ成分の利得をほ
とんど変化させずに低インピーダンスで出力できるレベ
ル変換回路が実現できる。
とんど変化させずに低インピーダンスで出力できるレベ
ル変換回路が実現できる。
【０００９】
（実施例１）まず、本発明の第１の実施例におけるレベ
ル変換回路を図面を参照しながら説明する。図１は本発
明の第１の実施例におけるレベル変換回路である。
ル変換回路を図面を参照しながら説明する。図１は本発
明の第１の実施例におけるレベル変換回路である。
【００１０】図１の本発明の第１の実施例におけるレベ
ル変換回路は、三つのＮＰＮ型のトランジスタ（以下、
ＴＲと記す）１７・１８・１３と、ＴＲ１７のエミッタ
とＴＲ１８のコレクタおよびＴＲ１３のベースを接続す
る抵抗１１と、ＴＲ１８のエミッタと電圧源１５を接続
する抵抗１２と、ＴＲ１３のエミッタと電圧源１５を接
続する抵抗１４と、ＴＲ１８のベースに直流電圧を加え
る電圧源１９及びＴＲ１７のコレクタとＴＲ１３のコレ
クタに電圧を加える電圧源１６からなる。
ル変換回路は、三つのＮＰＮ型のトランジスタ（以下、
ＴＲと記す）１７・１８・１３と、ＴＲ１７のエミッタ
とＴＲ１８のコレクタおよびＴＲ１３のベースを接続す
る抵抗１１と、ＴＲ１８のエミッタと電圧源１５を接続
する抵抗１２と、ＴＲ１３のエミッタと電圧源１５を接
続する抵抗１４と、ＴＲ１８のベースに直流電圧を加え
る電圧源１９及びＴＲ１７のコレクタとＴＲ１３のコレ
クタに電圧を加える電圧源１６からなる。
【００１１】この構成により、入力端子の入力ＤＣ電位
をＶＩＮ、ＴＲ１８のベースに接続される電圧源１９の
電圧をＶＢＢ、出力端子のＤＣ電位をＶＯ、抵抗１２に
流れる電流をＩ、ＴＲ１７のエミッタ・ベース間の電圧
をＶＤ１、ＴＲ１８のエミッタ・ベース間の電圧をＶＤ
２、ＴＲ１３のベース・エミッタ間電圧をＶＤ３、抵抗
１２につながる電圧源の電圧をＶＥＥ、抵抗１１の抵抗
値をＲ１、抵抗１２の抵抗値をＲ２とし、３個のＴＲの
直流電流増幅率ｈｆｅが十分大きく ｉｃ＝ｉｅ （ｉｃはコレクタ電流、ｉｅはエミッタ電流）であると
仮定すると、 ＶＯ＝ＶＩＮ−ＶＤ１−Ｒ１×Ｉ−ＶＤ３ Ｉ＝（ＶＢＢ−ＶＤ２−ＶＥＥ）／Ｒ２ よって ＶＯ＝ＶＩＮ−ＶＤ１−（ＶＢＢ−ＶＤ２−ＶＥＥ）×
Ｒ１／Ｒ２−ＶＤ３ となる。ここで Ｒ１＝２×Ｒ２ とすると、 ＶＯ＝ＶＩＮ−２×（ＶＢＢ−ＶＤ２−ＶＥＥ）−ＶＤ
１−ＶＤ３ となる。ここで、ＶＤ１＝ＶＤ２＝ＶＤ３であるとき、 ＶＯ＝ＶＩＮ−２×（ＶＢＢ−ＶＥＥ） となり、ＶＩＮのＤＣ電位を２×（ＶＢＢ−ＶＥＥ）だ
け低い方にシフトすることができる。また、ＶＤ１とＶ
Ｄ２とＶＤ３の温度特性はほとんど等しいのでＶＯの温
度特性がフラットになる。
をＶＩＮ、ＴＲ１８のベースに接続される電圧源１９の
電圧をＶＢＢ、出力端子のＤＣ電位をＶＯ、抵抗１２に
流れる電流をＩ、ＴＲ１７のエミッタ・ベース間の電圧
をＶＤ１、ＴＲ１８のエミッタ・ベース間の電圧をＶＤ
２、ＴＲ１３のベース・エミッタ間電圧をＶＤ３、抵抗
１２につながる電圧源の電圧をＶＥＥ、抵抗１１の抵抗
値をＲ１、抵抗１２の抵抗値をＲ２とし、３個のＴＲの
直流電流増幅率ｈｆｅが十分大きく ｉｃ＝ｉｅ （ｉｃはコレクタ電流、ｉｅはエミッタ電流）であると
仮定すると、 ＶＯ＝ＶＩＮ−ＶＤ１−Ｒ１×Ｉ−ＶＤ３ Ｉ＝（ＶＢＢ−ＶＤ２−ＶＥＥ）／Ｒ２ よって ＶＯ＝ＶＩＮ−ＶＤ１−（ＶＢＢ−ＶＤ２−ＶＥＥ）×
Ｒ１／Ｒ２−ＶＤ３ となる。ここで Ｒ１＝２×Ｒ２ とすると、 ＶＯ＝ＶＩＮ−２×（ＶＢＢ−ＶＤ２−ＶＥＥ）−ＶＤ
１−ＶＤ３ となる。ここで、ＶＤ１＝ＶＤ２＝ＶＤ３であるとき、 ＶＯ＝ＶＩＮ−２×（ＶＢＢ−ＶＥＥ） となり、ＶＩＮのＤＣ電位を２×（ＶＢＢ−ＶＥＥ）だ
け低い方にシフトすることができる。また、ＶＤ１とＶ
Ｄ２とＶＤ３の温度特性はほとんど等しいのでＶＯの温
度特性がフラットになる。
【００１２】（実施例２）次に、本発明の第２の実施例
におけるレベル変換回路を図面を参照しながら説明す
る。図２は本発明の第２の実施例におけるレベル変換回
路である。
におけるレベル変換回路を図面を参照しながら説明す
る。図２は本発明の第２の実施例におけるレベル変換回
路である。
【００１３】図２の本発明の第２の実施例におけるレベ
ル変換回路は、三つのＰＮＰ型のＴＲ２７・２８・２３
と、ＴＲ２７のエミッタとＴＲ２８のコレクタおよびＴ
Ｒ２３のベースを接続する抵抗２１と、ＴＲ２８のエミ
ッタと電圧源２５を接続する抵抗２２と、ＴＲ２３のエ
ミッタと電圧源２６を接続する抵抗２４と、ＴＲ２８の
ベースにＤＣ電圧を加える電圧源２９および、ＴＲ２７
のコレクタとＴＲ２３のコレクタに電圧を加える電圧源
２５からなる。
ル変換回路は、三つのＰＮＰ型のＴＲ２７・２８・２３
と、ＴＲ２７のエミッタとＴＲ２８のコレクタおよびＴ
Ｒ２３のベースを接続する抵抗２１と、ＴＲ２８のエミ
ッタと電圧源２５を接続する抵抗２２と、ＴＲ２３のエ
ミッタと電圧源２６を接続する抵抗２４と、ＴＲ２８の
ベースにＤＣ電圧を加える電圧源２９および、ＴＲ２７
のコレクタとＴＲ２３のコレクタに電圧を加える電圧源
２５からなる。
【００１４】この構成により、入力端子の入力ＤＣ電位
をＶＩＮ、ＴＲ２８のベースに接続された電圧源２９の
電圧をＶＢＢ、出力端子のＤＣ電位をＶＯ、抵抗２２に
流れる電流をＩ、ＴＲ２７のエミッタ・ベース間の電圧
をＶＤ１、ＴＲ２８のエミッタ・ベース間の電圧をＶＤ
２、ＴＲ２３のベース・エミッタ間電圧をＶＤ３、抵抗
２２につながる電圧源２６の電位をＶＥＥ、抵抗２１の
抵抗値をＲ１、抵抗２２の抵抗値をＲ２とし、３個のＴ
Ｒの直流電流増幅率ｈｆｅが十分大きく ｉｃ＝ｉｅ （ｉｃはコレクタ電流、ｉｅはエミッタ電流）であると
仮定すると、 ＶＯ＝ＶＩＮ＋ＶＤ１＋Ｒ１×Ｉ＋ＶＤ３ Ｉ＝（ＶＥＥ−ＶＢＢ−ＶＤ２）／Ｒ２ よって ＶＯ＝ＶＩＮ＋ＶＤ１＋（ＶＥＥ−ＶＢＢ−ＶＤ２）×
Ｒ１／Ｒ２＋ＶＤ３ となる。ここでＲ１＝２×Ｒ２とすると、 ＶＯ＝ＶＩＮ＋２×（ＶＥＥ−ＶＢＢ−ＶＤ２）＋ＶＤ
１＋ＶＤ３ となる。ここで、ＶＤ１＝ＶＤ２＝ＶＤ３であるとき、 ＶＯ＝ＶＩＮ＋２×（ＶＥＥ−ＶＢＢ） となり、ＶＩＮのＤＣ電位を２×（ＶＥＥ−ＶＢＢ）だ
け高い方にシフトすることができる。また、ＶＤ１とＶ
Ｄ２とＶＤ３の温度特性はほとんど等しいのでＶＯの温
度特性がフラットになる。
をＶＩＮ、ＴＲ２８のベースに接続された電圧源２９の
電圧をＶＢＢ、出力端子のＤＣ電位をＶＯ、抵抗２２に
流れる電流をＩ、ＴＲ２７のエミッタ・ベース間の電圧
をＶＤ１、ＴＲ２８のエミッタ・ベース間の電圧をＶＤ
２、ＴＲ２３のベース・エミッタ間電圧をＶＤ３、抵抗
２２につながる電圧源２６の電位をＶＥＥ、抵抗２１の
抵抗値をＲ１、抵抗２２の抵抗値をＲ２とし、３個のＴ
Ｒの直流電流増幅率ｈｆｅが十分大きく ｉｃ＝ｉｅ （ｉｃはコレクタ電流、ｉｅはエミッタ電流）であると
仮定すると、 ＶＯ＝ＶＩＮ＋ＶＤ１＋Ｒ１×Ｉ＋ＶＤ３ Ｉ＝（ＶＥＥ−ＶＢＢ−ＶＤ２）／Ｒ２ よって ＶＯ＝ＶＩＮ＋ＶＤ１＋（ＶＥＥ−ＶＢＢ−ＶＤ２）×
Ｒ１／Ｒ２＋ＶＤ３ となる。ここでＲ１＝２×Ｒ２とすると、 ＶＯ＝ＶＩＮ＋２×（ＶＥＥ−ＶＢＢ−ＶＤ２）＋ＶＤ
１＋ＶＤ３ となる。ここで、ＶＤ１＝ＶＤ２＝ＶＤ３であるとき、 ＶＯ＝ＶＩＮ＋２×（ＶＥＥ−ＶＢＢ） となり、ＶＩＮのＤＣ電位を２×（ＶＥＥ−ＶＢＢ）だ
け高い方にシフトすることができる。また、ＶＤ１とＶ
Ｄ２とＶＤ３の温度特性はほとんど等しいのでＶＯの温
度特性がフラットになる。
【００１５】上記のように構成されたレベル変換回路に
おいては、出力信号をエミフォロを通して出力できるこ
とより、低インピーダンスで出力できるものである。
おいては、出力信号をエミフォロを通して出力できるこ
とより、低インピーダンスで出力できるものである。
【００１６】
【発明の効果】以上のように本発明のレベル変換回路
は、出力信号をエミッタフォロワーを通して出力するこ
とで低インピーダンスで出力でき、従来の出力インピー
ダンスが高いため後段の入力容量の影響や外部妨害の影
響を受けるという問題と、出力インピーダンスを下げる
ために回路電流が大きくなるという問題点を解決する高
周波特性が良く、且つ低電力のレベル変換回路を提供す
ることを実現できるものである。
は、出力信号をエミッタフォロワーを通して出力するこ
とで低インピーダンスで出力でき、従来の出力インピー
ダンスが高いため後段の入力容量の影響や外部妨害の影
響を受けるという問題と、出力インピーダンスを下げる
ために回路電流が大きくなるという問題点を解決する高
周波特性が良く、且つ低電力のレベル変換回路を提供す
ることを実現できるものである。
【図１】本発明の第１の実施例におけるレベル変換回路
の回路図
の回路図
【図２】本発明の第２の実施例におけるレベル変換回路
の回路図
の回路図
【図３】従来のレベル変換回路の回路図
１１、１２、１４、２１、２２、２４ 抵抗 １３、１７、１８、２３、２７、２８ トランジスタ １５、１６、１９、２５、２６、２９ 電圧源
Claims (4)
- 【請求項１】 第１のＮＰＮトランジスタのエミッタと
第２のＮＰＮトランジスタのコレクタを第１の抵抗で接
続し、前記第１のトランジスタのコレクタを前記第１の
トランジスタのベースに入力される信号の直流バイアス
より高い電圧を供給する第１の電圧源に接続し、前記第
２のトランジスタのエミッタを第２の抵抗によって前記
第２のトランジスタのベースより低い電圧を供給する第
２の電圧源またはアースに接続し、前記第２のトランジ
スタのベースを第３の電圧源に接続し、第３のＮＰＮト
ランジスタのベースを前記第２のトランジスタのコレク
タに接続し、前記第３のトランジスタのエミッタを第３
の抵抗によって前記第２の電圧源またはアースに接続
し、前記第３のトランジスタのコレクタを前記第１の電
圧源に接続し、さらに前記第１の抵抗の値を前記第２の
抵抗の値の２倍程度にすることによって前記第１のトラ
ンジスタのベースに入力される信号の直流バイアスをシ
フトするレベル変換回路。 - 【請求項２】 第１のＰＮＰトランジスタのエミッタと
第２のＰＮＰトランジスタのコレクタを第１の抵抗で接
続し、前記第１のトランジスタのコレクタを前記第１の
トランジスタのベースに入力される信号の直流バイアス
より低い電圧を供給する第１の電圧源またはアースに接
続し、前記第２のトランジスタのエミッタを第２の抵抗
によって前記第２のトランジスタのベースより高い電圧
を供給する第２の電圧源に接続し、前記第２のトランジ
スタのベースを第３の電圧源に接続し、第３のＰＮＰト
ランジスタのベースを前記第２のトランジスタのコレク
タに接続し、前記第３のトランジスタのエミッタを第３
の抵抗によって前記第２の電圧源に接続し、前記第３の
トランジスタのコレクタを前記第１の電圧源またはアー
スに接続し、さらに前記第１の抵抗の値を前記第２の抵
抗の値の２倍程度にすることによって前記第１のトラン
ジスタのベースに入力される信号の直流バイアスをシフ
トするレベル変換回路。 - 【請求項３】 良好な高周波特性を要求される高周波回
路に使用する請求項１記載のレベル変換回路。 - 【請求項４】 良好な高周波特性を要求される高周波回
路に使用する請求項２記載のレベル変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6327826A JPH08186738A (ja) | 1994-12-28 | 1994-12-28 | レベル変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6327826A JPH08186738A (ja) | 1994-12-28 | 1994-12-28 | レベル変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08186738A true JPH08186738A (ja) | 1996-07-16 |
Family
ID=18203420
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6327826A Pending JPH08186738A (ja) | 1994-12-28 | 1994-12-28 | レベル変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08186738A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114326542A (zh) * | 2022-01-18 | 2022-04-12 | 杭州晶华微电子股份有限公司 | 一种工业混合控制的信号发生电路 |
-
1994
- 1994-12-28 JP JP6327826A patent/JPH08186738A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114326542A (zh) * | 2022-01-18 | 2022-04-12 | 杭州晶华微电子股份有限公司 | 一种工业混合控制的信号发生电路 |
| CN114326542B (zh) * | 2022-01-18 | 2023-12-05 | 杭州晶华微电子股份有限公司 | 一种工业混合控制的信号发生电路 |
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