JP2711411B2 - 演算増幅回路 - Google Patents
演算増幅回路Info
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- JP2711411B2 JP2711411B2 JP2238142A JP23814290A JP2711411B2 JP 2711411 B2 JP2711411 B2 JP 2711411B2 JP 2238142 A JP2238142 A JP 2238142A JP 23814290 A JP23814290 A JP 23814290A JP 2711411 B2 JP2711411 B2 JP 2711411B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、デジタル処理回路等として集積回路化され
て用いられる演算増幅回路の構成に関する。
て用いられる演算増幅回路の構成に関する。
［従来の技術］ 従来から、論理回路やその他の基本的な回路の構成部
材として演算増幅回路（オペアンプ）が用いられてお
り、この演算増幅回路は、二つの入力端子と一つの出力
端子を有し、上記入力端子間に加えられた電圧を増幅す
る一種の差動増幅回路として構成される。
材として演算増幅回路（オペアンプ）が用いられてお
り、この演算増幅回路は、二つの入力端子と一つの出力
端子を有し、上記入力端子間に加えられた電圧を増幅す
る一種の差動増幅回路として構成される。
第２図には、従来の演算増幅回路が示されており、こ
の回路は正転アンプであり、差動増幅動作をする二つの
トランジスタQ1,Q2には、定電流源１がエミッタ端子に
接続されると共に、カレントミラー構成のトランジスタ
Q3,Q4を介して二段目の増幅を行うNPN型の増幅用トラン
ジスタQ5が設けられている。
の回路は正転アンプであり、差動増幅動作をする二つの
トランジスタQ1,Q2には、定電流源１がエミッタ端子に
接続されると共に、カレントミラー構成のトランジスタ
Q3,Q4を介して二段目の増幅を行うNPN型の増幅用トラン
ジスタQ5が設けられている。
また、上記トランジスタQ2のベース側には、利得を決
定するための抵抗R1,R2が接続され、この抵抗R1の他端
には上記トランジスタQ5がダイオードD1を介して接続さ
れており、この接続点Ｂから増幅（電流）出力が得られ
ることになる。
定するための抵抗R1,R2が接続され、この抵抗R1の他端
には上記トランジスタQ5がダイオードD1を介して接続さ
れており、この接続点Ｂから増幅（電流）出力が得られ
ることになる。
なお、上記トランジスタQ1,Q2のコレクタ側にはトラ
ンジスタQ3,Q4を介して電圧Vccが電源４から加えられ、
エミッタ側には定電流源１を介して電圧Veeが電源５か
ら加えられ、また上記出力点Ｂと電源５との間には定電
流源２が介挿される。
ンジスタQ3,Q4を介して電圧Vccが電源４から加えられ、
エミッタ側には定電流源１を介して電圧Veeが電源５か
ら加えられ、また上記出力点Ｂと電源５との間には定電
流源２が介挿される。
このような演算増幅回路によれば、入力端子Ａから差
動トランジスタQ1に信号を入力すると、二つの差動トラ
ンジスタQ1,Q2のコレクタ間に電流差が増幅出力として
現れるが、この差動増幅電流はトランジスタQ5により更
に増幅されることになり、Ｂ点から増幅電流を出力する
ことができる。
動トランジスタQ1に信号を入力すると、二つの差動トラ
ンジスタQ1,Q2のコレクタ間に電流差が増幅出力として
現れるが、この差動増幅電流はトランジスタQ5により更
に増幅されることになり、Ｂ点から増幅電流を出力する
ことができる。
［発明が解決しようとする課題］ しかしながら、上記従来の演算増幅回路では、差動ト
ランジスタQ1,Q2の差動増幅出力において、アーリー効
果により、直流増幅回路の場合はオフセットが生じ、交
流増幅回路の場合は信号に歪が生じるという問題があっ
た。すなわち、上記差動トランジスタQ1のコレクタ電圧
ＶC1は、上記電源電圧Vccで与えられる電圧をV+とし、
トランジスタQ3のベースエミッタ電圧をＶBE3とする
と、 ＶC1＝V+−ＶBE3 …（１） となり、一方差動トランジスタQ2のコレクタ電圧ＶC2
は、増幅用トランジスタQ5のベースエミッタ間電圧をＶ
BE5、ダイオードD1の端子間電圧をＶD1とし、Ｂ点（出
力）の電圧をVoutとすると、 ＶC2＝Vout＋ＶD1＋ＶBE5 …（２） となる。
ランジスタQ1,Q2の差動増幅出力において、アーリー効
果により、直流増幅回路の場合はオフセットが生じ、交
流増幅回路の場合は信号に歪が生じるという問題があっ
た。すなわち、上記差動トランジスタQ1のコレクタ電圧
ＶC1は、上記電源電圧Vccで与えられる電圧をV+とし、
トランジスタQ3のベースエミッタ電圧をＶBE3とする
と、 ＶC1＝V+−ＶBE3 …（１） となり、一方差動トランジスタQ2のコレクタ電圧ＶC2
は、増幅用トランジスタQ5のベースエミッタ間電圧をＶ
BE5、ダイオードD1の端子間電圧をＶD1とし、Ｂ点（出
力）の電圧をVoutとすると、 ＶC2＝Vout＋ＶD1＋ＶBE5 …（２） となる。
従って、上記（１）式においては、電源電圧Vccの変
動によりＶC1が変化し、（２）式では、Voutの変化によ
りＶC2が大きく変化することが分かる。
動によりＶC1が変化し、（２）式では、Voutの変化によ
りＶC2が大きく変化することが分かる。
そして、アーリー効果によれば、第４図の曲線100に
示されるように、コレクターエミッタ間電圧ＶCEが上昇
すると、コレクタ電流Icが増加することになる。一般
に、曲線200のように、電圧ＶCEが上昇しても電流Icが
一定となるのが好ましいが、入力信号が入力された場合
や電源電圧Vccの変動があった場合には、差動トランジ
スタQ1とQ2のコレクタ電圧が変化し、コレクタ電流Icが
増加する。従って、差動増幅出力に直流回路ではオフセ
ットが生じ、交流回路にあっては信号に歪が生じること
になる。
示されるように、コレクターエミッタ間電圧ＶCEが上昇
すると、コレクタ電流Icが増加することになる。一般
に、曲線200のように、電圧ＶCEが上昇しても電流Icが
一定となるのが好ましいが、入力信号が入力された場合
や電源電圧Vccの変動があった場合には、差動トランジ
スタQ1とQ2のコレクタ電圧が変化し、コレクタ電流Icが
増加する。従って、差動増幅出力に直流回路ではオフセ
ットが生じ、交流回路にあっては信号に歪が生じること
になる。
そこで、従来では上記のアーリー効果による影響を防
止するために、第３図に示される構成を採用することが
考えられる。
止するために、第３図に示される構成を採用することが
考えられる。
すなわち、第３図では、第２図で用いている二段目増
幅用のNPN型トランジスタQ5の代りに、トランジスタQ1
のコレクタ側に接続してPNP型のトランジスタQ6を設け
ると共に、位相補償回路としてコンデンサC1を上記トラ
ンジスタQ6のベースコレクタ間に接続する。そうする
と、差動トランジスタQ1のコレクタ電圧ＶC1は、 ＶC1＝V+−ＶBE6 …（３） となり、一方差動トランジスタQ2のコレクタ電圧ＶC2
は、 ＶC2＝V+−ＶBE4 …（４） となる。
幅用のNPN型トランジスタQ5の代りに、トランジスタQ1
のコレクタ側に接続してPNP型のトランジスタQ6を設け
ると共に、位相補償回路としてコンデンサC1を上記トラ
ンジスタQ6のベースコレクタ間に接続する。そうする
と、差動トランジスタQ1のコレクタ電圧ＶC1は、 ＶC1＝V+−ＶBE6 …（３） となり、一方差動トランジスタQ2のコレクタ電圧ＶC2
は、 ＶC2＝V+−ＶBE4 …（４） となる。
ここで、ＶBE6≒ＶBE4となるから、コレクタ電圧ＶC1
≒ＶC2となってコレクタ電圧がほぼ同一となるので、ア
ーリー効果によるオフセット電圧は生じない。
≒ＶC2となってコレクタ電圧がほぼ同一となるので、ア
ーリー効果によるオフセット電圧は生じない。
しかし、第３図の回路では、周波数特性による回路の
安定性を確保するために位相補償回路、すなわちコンデ
ンサC1が必要となるので、IC回路においてはコンデンサ
形成のための面積が大きくなり、回路の小型化が図れな
いという問題がある。
安定性を確保するために位相補償回路、すなわちコンデ
ンサC1が必要となるので、IC回路においてはコンデンサ
形成のための面積が大きくなり、回路の小型化が図れな
いという問題がある。
本発明は上記問題点に鑑みてなされたものであり、そ
の目的は、位相補償回路としてのコンデンサを設けるこ
となく、アーリー効果による影響を有効に防止すること
ができる演算増幅回路を提供することにある。
の目的は、位相補償回路としてのコンデンサを設けるこ
となく、アーリー効果による影響を有効に防止すること
ができる演算増幅回路を提供することにある。
［課題を解決しようとする手段］ 上記目的を達成するために、本発明は、差動増幅回路
を形成する二つの差動トランジスタを有する演算増幅回
路において、上記一方の差動トランジスタのコレクタ側
に接続し、この差動トランジスタのコレクタ電圧をシフ
トさせるコレクタ電圧変換用トランジスタと、上記差動
増幅回路の出力電圧をベースに入力し、コレクタには電
圧供給手段を接続した第一のトランジスタと、この第一
のトランジスタのエミッタにエミッタを接続し、コレク
タとベースを短絡接続し、このベースを上記コレクタ電
圧変換用トランジスタのベースに接続した第二のトラン
ジスタと、この第二のトランジスタのコレクタ及びベー
スに接続された電流供給手段とを有し、上記第一のトラ
ンジスタにより、上記他方の差動トランジスタのコレク
タ電圧の変化を出力電圧の変化として取り出し、上記第
二のトランジスタのベース電圧により上記コレクタ電圧
変換用トランジスタのベース電圧を変化させ、上記二つ
の差動トランジスタのコレクタ電圧が同一となるように
制御するフィードバック回路と、を備えたことを特徴と
する。
を形成する二つの差動トランジスタを有する演算増幅回
路において、上記一方の差動トランジスタのコレクタ側
に接続し、この差動トランジスタのコレクタ電圧をシフ
トさせるコレクタ電圧変換用トランジスタと、上記差動
増幅回路の出力電圧をベースに入力し、コレクタには電
圧供給手段を接続した第一のトランジスタと、この第一
のトランジスタのエミッタにエミッタを接続し、コレク
タとベースを短絡接続し、このベースを上記コレクタ電
圧変換用トランジスタのベースに接続した第二のトラン
ジスタと、この第二のトランジスタのコレクタ及びベー
スに接続された電流供給手段とを有し、上記第一のトラ
ンジスタにより、上記他方の差動トランジスタのコレク
タ電圧の変化を出力電圧の変化として取り出し、上記第
二のトランジスタのベース電圧により上記コレクタ電圧
変換用トランジスタのベース電圧を変化させ、上記二つ
の差動トランジスタのコレクタ電圧が同一となるように
制御するフィードバック回路と、を備えたことを特徴と
する。
［作用］ 上記の構成によれば、例えば基準電圧が入力されてい
る他方の差動トランジスタの出力電圧の変化は、フィー
ドバック回路によりコレクタ電圧変換用トランジスタの
ベースに与えられ、このトランジスタのベース電圧の変
化により、入力信号が入力される一方の差動トランジス
タのコレクタ電圧が変化することになる。ここで、差動
トランジスタの出力電圧の変化はこの差動トランジスタ
のコレクタ電圧の変化であり、結局一方のトランジスタ
のコレクタ電圧は他方のトランジスタのコレクタ電圧と
見掛け上同一となるように制御される。
る他方の差動トランジスタの出力電圧の変化は、フィー
ドバック回路によりコレクタ電圧変換用トランジスタの
ベースに与えられ、このトランジスタのベース電圧の変
化により、入力信号が入力される一方の差動トランジス
タのコレクタ電圧が変化することになる。ここで、差動
トランジスタの出力電圧の変化はこの差動トランジスタ
のコレクタ電圧の変化であり、結局一方のトランジスタ
のコレクタ電圧は他方のトランジスタのコレクタ電圧と
見掛け上同一となるように制御される。
従って、一方のトランジスタのベースに入力信号が入
力し、あるいは電源電圧が変動して、両者のトランジス
タのコレクタ電圧に差が生じたとしても、その差は解消
され、アーリー効果の影響を受けることなく、良好な増
幅動作が行われることになる。
力し、あるいは電源電圧が変動して、両者のトランジス
タのコレクタ電圧に差が生じたとしても、その差は解消
され、アーリー効果の影響を受けることなく、良好な増
幅動作が行われることになる。
［実施例］ 以下、本発明の実施例について図面を参照しながら詳
細に説明する。
細に説明する。
第１図には、実施例に係る演算増幅回路の構成が示さ
れており、実施例の場合も従来と同様に、差動増幅回路
を形成する二つの差動トランジスタQ1,Q2が設けられ、
一方の差動トランジスタQ1のベースには入力信号を入力
しており、他方の差動トランジスタQ2のベースには利得
制御用の抵抗R1,R2が設けられている。また、カレント
ミラー構成のトランジスタQ3,Q4、二段目の増幅を行う
トランジスタQ5、ダイオードD1が設けられており、この
ダイオードD1は、出力スイングによりトランジスタQ2が
飽和するのを防ぐ役目をしている。
れており、実施例の場合も従来と同様に、差動増幅回路
を形成する二つの差動トランジスタQ1,Q2が設けられ、
一方の差動トランジスタQ1のベースには入力信号を入力
しており、他方の差動トランジスタQ2のベースには利得
制御用の抵抗R1,R2が設けられている。また、カレント
ミラー構成のトランジスタQ3,Q4、二段目の増幅を行う
トランジスタQ5、ダイオードD1が設けられており、この
ダイオードD1は、出力スイングによりトランジスタQ2が
飽和するのを防ぐ役目をしている。
そして、実施例では、上記の一方の差動トランジスタ
Q1のコレクタ側にコレクタ電圧変換用トランジスタQ7の
エミッタを接続する。また、このトランジスタQ7のエミ
ッタ電位を定めるためにトランジスタQ8、ダイオードD
2、トランジスタQ9及び定電流源３を設けており、出力
Ｂ点に上記トランジスタQ9のベースを接続し、上記定電
流源３により上記トランジスタQ7、Q8、Q9にバイアスが
与えられる。
Q1のコレクタ側にコレクタ電圧変換用トランジスタQ7の
エミッタを接続する。また、このトランジスタQ7のエミ
ッタ電位を定めるためにトランジスタQ8、ダイオードD
2、トランジスタQ9及び定電流源３を設けており、出力
Ｂ点に上記トランジスタQ9のベースを接続し、上記定電
流源３により上記トランジスタQ7、Q8、Q9にバイアスが
与えられる。
実施例は以上の構成からなり、以下にその作用を説明
する。
する。
まず、入力端子Ａから差動トランジスタQ1のベースに
の信号が入力されると、もう一方の差動トランジスタQ2
のベース電圧との差の電圧が差動電流出力としてトラン
ジスタQ5のベースに注入される。そして、このベース電
流は、二段目のトランジスタQ5により更に増幅された後
に、ダイオードD1を介してＢ点から出力される。
の信号が入力されると、もう一方の差動トランジスタQ2
のベース電圧との差の電圧が差動電流出力としてトラン
ジスタQ5のベースに注入される。そして、このベース電
流は、二段目のトランジスタQ5により更に増幅された後
に、ダイオードD1を介してＢ点から出力される。
この場合、上記Ｂ点の出力電圧（電位）はトランジス
タQ9に与えられており、上記入力信号により出力電圧の
変化があると、トランジスタQ9、ダイオードD2を介して
トランジスタQ8のエミッタ電圧を変化させる。従って、
トランジスタQ8のベース電圧の変化により、コレクタ電
圧変換用トランジスタQ7のベース電圧も変化し、これに
より、上記出力電圧の変化に応じた分だけ差動トランジ
スタQ1のコレクタ電圧を変化させることになる。
タQ9に与えられており、上記入力信号により出力電圧の
変化があると、トランジスタQ9、ダイオードD2を介して
トランジスタQ8のエミッタ電圧を変化させる。従って、
トランジスタQ8のベース電圧の変化により、コレクタ電
圧変換用トランジスタQ7のベース電圧も変化し、これに
より、上記出力電圧の変化に応じた分だけ差動トランジ
スタQ1のコレクタ電圧を変化させることになる。
この差動トランジスタQ1のコレクタ電圧の変化は、出
力側のトランジスタQ2のコレクターエミッタ間の電圧変
化と等しくなり、結局アーリー効果の影響を除去してオ
フセットを解消した状態で差動増幅が行われることにな
る。
力側のトランジスタQ2のコレクターエミッタ間の電圧変
化と等しくなり、結局アーリー効果の影響を除去してオ
フセットを解消した状態で差動増幅が行われることにな
る。
すなわち、上記実施例における差動トランジスタQ1の
コレクタ電圧ＶC1は、トランジスタQ7,Q8,Q9のコレクタ
ーエミッタ間電圧をＶBE7,VBE8,VBE9とし、ダイオードD
2の端子間電圧をＶD2とすると、 ＶC1＝Vout＋ＶBE9＋ＶD2＋ＶBE8−ＶBE7 ≒Vout＋ＶBE9＋ＶD2 （なぜなら、ＶBE8≒ＶBE7であるから） …（５） となり、一方差動トランジスタQ2のコレクタ電圧ＶC2
は、上記（２）式と同様に、 ＶC2＝Vout＋ＶD1＋ＶBE5 …（６） となる。
コレクタ電圧ＶC1は、トランジスタQ7,Q8,Q9のコレクタ
ーエミッタ間電圧をＶBE7,VBE8,VBE9とし、ダイオードD
2の端子間電圧をＶD2とすると、 ＶC1＝Vout＋ＶBE9＋ＶD2＋ＶBE8−ＶBE7 ≒Vout＋ＶBE9＋ＶD2 （なぜなら、ＶBE8≒ＶBE7であるから） …（５） となり、一方差動トランジスタQ2のコレクタ電圧ＶC2
は、上記（２）式と同様に、 ＶC2＝Vout＋ＶD1＋ＶBE5 …（６） となる。
従って、上記式において、ＶD1≒ＶD2、ＶBE5≒ＶBE9
であるから、ＶC1≒ＶC2となり、一定のコレクタ電圧の
下に増幅作用が行われる。この結果、差動トランジスタ
Q1とQ2のアーリー効果によるオフセットを防止すること
ができ、また交流回路の場合は信号の歪がなくなる。
であるから、ＶC1≒ＶC2となり、一定のコレクタ電圧の
下に増幅作用が行われる。この結果、差動トランジスタ
Q1とQ2のアーリー効果によるオフセットを防止すること
ができ、また交流回路の場合は信号の歪がなくなる。
上記実施例では、入力信号を差動トランジスタQ1に与
える場合について説明したが、本実施例は、電源電圧Vc
cが変動する場合も同様に作用する。
える場合について説明したが、本実施例は、電源電圧Vc
cが変動する場合も同様に作用する。
上記実施例では、フィードバック回路をトランジスタ
Q9やダイオードD7等で構成したが、これに限らず、その
他の回路、例えば出力（Ｂ点）電圧の変化に応じた電圧
をコレクタ電圧変換用トランジスタQ7のベースに与える
ことができる電圧源のようなものをフィードバック回路
として用いることができる。
Q9やダイオードD7等で構成したが、これに限らず、その
他の回路、例えば出力（Ｂ点）電圧の変化に応じた電圧
をコレクタ電圧変換用トランジスタQ7のベースに与える
ことができる電圧源のようなものをフィードバック回路
として用いることができる。
また、上記実施例は差動トランジスタQ2側の出力電圧
を取り出しているが、差動トランジスタQ1の出力電圧を
取り出して差動トランジスタQ2のコレクタ電圧をシフト
させることも可能である。
を取り出しているが、差動トランジスタQ1の出力電圧を
取り出して差動トランジスタQ2のコレクタ電圧をシフト
させることも可能である。
［発明の効果］ 以上説明したように、本発明によれば、一方の差動ト
ランジスタのコレクタ側に接続されたコレクタ電圧変換
用トランジスタと、差動増幅回路の出力電圧をベースに
入力する第一のトランジスタ、この第一のトランジスタ
のエミッタにエミッタを接続し、ベースを上記コレクタ
電圧変換用トランジスタのベースに接続した第二のトラ
ンジスタ、この第二のトランジスタに接続された電流供
給手段を有し、この上記他方の差動トランジスタのコレ
クタ電圧の変化を取り出し、上記二つの差動トランジス
タのコレクタ電圧が同一となるように制御するフィード
バック回路とを備えたので、アーリー効果の影響が除去
され、直流回路においてはオフセットがなくなり、交流
回路では信号の歪が防止される。
ランジスタのコレクタ側に接続されたコレクタ電圧変換
用トランジスタと、差動増幅回路の出力電圧をベースに
入力する第一のトランジスタ、この第一のトランジスタ
のエミッタにエミッタを接続し、ベースを上記コレクタ
電圧変換用トランジスタのベースに接続した第二のトラ
ンジスタ、この第二のトランジスタに接続された電流供
給手段を有し、この上記他方の差動トランジスタのコレ
クタ電圧の変化を取り出し、上記二つの差動トランジス
タのコレクタ電圧が同一となるように制御するフィード
バック回路とを備えたので、アーリー効果の影響が除去
され、直流回路においてはオフセットがなくなり、交流
回路では信号の歪が防止される。
また、位相補償回路であるコンデンサを用いる必要が
ないので、IC回路の小型化の支障となることがないとい
う利点がある。
ないので、IC回路の小型化の支障となることがないとい
う利点がある。
第１図は本発明の実施例に係る演算増幅回路の構成を示
す回路図、第２図は従来における演算増幅回路の構成を
示す回路図、第３図は従来においてアーリー効果の影響
を除去した場合の回路構成を示す図、第４図はアーリー
効果を説明するためのグラフ図である。 1,2,3……定電流回路、 Q1,Q2……差動トランジスタ、 Q3,Q4,Q8,Q9……トランジスタ、 Q5……増幅用トランジスタ（NPN型）、 Q6……増幅用トランジスタ（PNP型）、 Q7……コレクタ電圧変換用トランジスタ、 D1,D2……ダイオード、 R1,R2……抵抗。
す回路図、第２図は従来における演算増幅回路の構成を
示す回路図、第３図は従来においてアーリー効果の影響
を除去した場合の回路構成を示す図、第４図はアーリー
効果を説明するためのグラフ図である。 1,2,3……定電流回路、 Q1,Q2……差動トランジスタ、 Q3,Q4,Q8,Q9……トランジスタ、 Q5……増幅用トランジスタ（NPN型）、 Q6……増幅用トランジスタ（PNP型）、 Q7……コレクタ電圧変換用トランジスタ、 D1,D2……ダイオード、 R1,R2……抵抗。
Claims (1)
- 【請求項１】差動増幅回路を形成する二つの差動トラン
ジスタを有する演算増幅回路において、 上記一方の差動トランジスタのコレクタ側に接続し、こ
の差動トランジスタのコレクタ電圧をシフトさせるコレ
クタ電圧変換用トランジスタと、 上記差動増幅回路の出力電圧をベースに入力し、コレク
タには電圧供給手段を接続した第一のトランジスタと、
この第一のトランジスタのエミッタにエミッタを接続
し、コレクタとベースを短絡接続し、このベースを上記
コレクタ電圧変換用トランジスタのベースに接続した第
二のトランジスタと、この第二のトランジスタのコレク
タ及びベースに接続された電流供給手段とを有し、上記
第一のトランジスタにより、上記他方の差動トランジス
タのコレクタ電圧の変化を出力電圧の変化として取り出
し、上記第二のトランジスタのベース電圧により上記コ
レクタ電圧変換用トランジスタのベース電圧を変化さ
せ、上記二つの差動トランジスタのコレクタ電圧が同一
となるように制御するフィードバック回路と、を備えた
ことを特徴とする演算増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2238142A JP2711411B2 (ja) | 1990-09-07 | 1990-09-07 | 演算増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2238142A JP2711411B2 (ja) | 1990-09-07 | 1990-09-07 | 演算増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04119005A JPH04119005A (ja) | 1992-04-20 |
| JP2711411B2 true JP2711411B2 (ja) | 1998-02-10 |
Family
ID=17025813
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2238142A Expired - Lifetime JP2711411B2 (ja) | 1990-09-07 | 1990-09-07 | 演算増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2711411B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2590685B2 (ja) * | 1993-06-15 | 1997-03-12 | 日本電気株式会社 | 差動増幅器 |
| JP3120763B2 (ja) | 1997-11-12 | 2000-12-25 | 日本電気株式会社 | 差動増幅器 |
| JP2006025377A (ja) | 2004-07-09 | 2006-01-26 | Sharp Corp | 受光アンプ回路および光ピックアップ |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60119110A (ja) * | 1983-11-30 | 1985-06-26 | Mitsubishi Electric Corp | オペアンプ回路 |
-
1990
- 1990-09-07 JP JP2238142A patent/JP2711411B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04119005A (ja) | 1992-04-20 |
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