JPH0219648B2

JPH0219648B2 -

Info

Publication number: JPH0219648B2
Application number: JP56014304A
Authority: JP
Inventors: Tetsuo Sato
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1981-02-04
Filing date: 1981-02-04
Publication date: 1990-05-02
Also published as: JPS57129005A

Description

【発明の詳細な説明】この発明はミユート回路に関する。

この発明の目的は、信号伝達時に所定の利得を
有し、ミユート動作時には高減衰量が得られ、簡
単な回路により切り換え時のポツプ音を低下させ
たミユート回路を提供することにある。

以下、この発明を実施例とともに詳細に説明す
る。

第１図はこの発明の一実施例を示す回路図であ
る。

この実施例において、特に限定されないが、す
べての各回路素子は、周知の半導体製造方法によ
つて１個のシリコンチツプに形成される。

２組の差動トランジスタQ₁，Q₂及びQ₃，Q₄に
おける対応するトランジスタQ₁，Q₃及びQ₂，Q₄
のコレクタがそれぞれ共通接続される。

そして、ダイオード形態のトランジスタ（又は
ダイオード以下同じ）Q₁₁とトランジスタQ₁₂で
構成された電流ミラー回路による負荷が上記共通
接続されたトランジスタQ₁，Q₃及びQ₂，Q₄のコ
レクタに共通に設けられる。

一方の差動トランジスタQ₁，Q₃のベースには、
抵抗R₆，R₇を介してバイアス源V_Bにより直流バ
イアス電圧が印加される。また、トランジスタ
Q₁のベースは、伝達すべき信号が印加される入
力端子INに接続される。

差動トランジスタQ₁，Q₂及びQ₃，Q₄のそれぞ
れのエミツタには、トランジスタQ₅，Q₆とエミ
ツタ抵抗R₁，R₂で構成された定電流回路が設け
られる。これらのトランジスタQ₅，Q₆は、制御
回路により択一的に動作させられる。

制御回路は、上記の差動トランジスタQ₁〜Q₄
とは反対導電型であるpnpトランジスタQ₁₈，Q₁₉
により構成された定電流切り換え回路が用いられ
る。

すなわち、定電流I₀が共通接続されたエミツタ
に設けられた差動トランジスタQ₁₈，Q₁₉のコレ
クタに、上記定電流トランジスタQ₆，Q₅ととも
に電流ミラーを構成するダイオード形態のトラン
ジスタQ₂₀，Q₂₁及び抵抗R₄，R₅がそれぞれ設け
られる。そして、一方のトランジスタQ₁₉のベー
スに切り換え基準電圧V_B2が印加される。他方の
トランジスタQ₁₈のベースに切り換え制御信号V_C
が印加される。

一方、差動トランジスタ回路における同相出力
信号が得られるトランジスタQ₂，Q₄のコレクタ
出力電圧は、トランジスタQ₁₃と定電流負荷I₀′と
で構成されたエミツタフオロワ回路に入力され
る。トランジスタQ₁₃のエミツタと定電流負荷
I₀′との間には、バイアス用のダイオード形態の
トランジスタQ₁₄，Q₁₅が設けられる。

そして、このエミツタフオロワ回路により、
npnトランジスタQ₁₆とpnpトランジスタQ₁₇とで
構成されたプツシユプル出力回路が駆動される。
これらのトランジスタQ₁₆，Q₁₇の共通エミツタ
は、出力端子OUTに接続される。

この出力端子OUTと、反転入力端子としての
トランジスタQ₂，Q₄のベースとの間には、利得
設定のための帰還回路を構成する抵抗R₂，R₃が
共通に設けられる。

また、この実施例では、ミユート動作時にオフ
しているトランジスタQ₁，Q₂のベース、エミツ
タ耐圧を超える信号レベルによる逆流を防止する
ため、ダイオード形態のトランジスタQ₇，Q₈が
上記差動トランジスタQ₁，Q₂のエミツタに順方
向に挿入されている。また、回路構成を対称とす
るため、差動トランジスタQ₃，Q₄のエミツタに
も同様なダイオード形態のトランジスタQ₉，Q₁₀
が設けられている。

次に、この実施例回路の動作を説明する。

制御信号V_C＞基準電圧V_B2のときには、トラン
ジスタQ₁₉がオンして、定電流I₀をトランジスタ
Q₂₁に流すため、一方の定電流トランジスタQ₅の
コレクタに同様な定電流が流れる。したがつて、
差動トランジスタQ₁，Q₂が動作するため入力端
子INに印加された伝達すべき信号が増幅されて
出力端子OUTに伝えられる。

一方、制御信号V_C＜基準電圧V_B2に切り換える
と、トランジスタQ₁₉がオフし、トランジスタ
Q₁₈がオンして、定電流I₀をトランジスタQ₂₀に流
すため、他方の定電流トランジスタQ₆のコレク
タに同様な定電流が流れる。したがつて、差動ト
ランジスタQ₁，Q₂がオフして、差動トランジス
タQ₃，Q₄が動作するため、出力OUTには直流バ
イアス電圧のみが伝えられる。

このようにして、ミユート動作が行なわれる。

このミユート動作において、伝達すべき信号が
印加されたトランジスタQ₁，Q₂は、オフしてい
るので大きな信号減衰量が得られる。

また、信号伝達時には、R₂／R₃で決定される
電圧利得をもつて入力信号を出力端子OUTに伝
えることができる。この場合、直流バイアス電圧
も同様に増幅されて出力端子OUTに伝えられる。

一方、ミユート動作時でも上記同一の電圧利得
により増幅された直流バイアス電圧が伝えられ
る。

したがつて、ミユートオン／オフ時において、
出力直流電圧の変動は、差動トランジスタQ₁，
Q₂とQ₃，Q₄におけるそれぞれのオフセツト電圧
の差の微小電圧が増幅されたものとなり、出力端
子OUTにおける直流電圧の変動は大きくならな
い。

これにより、ミユートオン／オフ時のポツプ音
の発生を低減させることができる。

特に、これらのトランジスタをモノリシツク
IC化した場合には、トランジスタQ₁〜Q₄のベー
ス、エミツタ間電圧のバラツキによるオフセツト
電圧は、同様に生じるため両者の差の電圧は極め
て小さな電圧値とすることができる。

なお、出力直流電圧を100％帰還させて、直流
電圧利得を１とすることにより、切り換え時の出
力直流電圧を同一にすることが考えられる。

しかし、この場合には帰還抵抗を交流的に接地
するためのコンデンサが必要になるため、回路構
成素子が増加する。また、モノリシツクIC化に
際しては、外付コンデンサ及び外付端子が増加す
るという欠点がある。これに対して、この実施例
回路では、上記コンデンサが不用であり、回路の
簡素化をも図ることができる。

第２図には、この発明の他の一実施例のブロツ
ク図が示されている。

この実施例では、３組の差動トランジスタ回路
A₁₁〜A₁₃と、その出力に共通に設けられた出力
回路A₂と、上記差動トランジスタ回路A₁₁〜A₁₃
の動作を択一的に切り換える定電流切り換え回路
が設けられている。

そして、差動トランジスタ回路A₁₁，A₁₂の非
反転入力端子(+)には、それぞれ入力端子IN₁，
IN₂に接続され、差動トランジスタ回路A₁₃の非
反転入力端(+)には、直流バイアス電圧V_B1のみ
が印加される。また、差動トランジスタ回路A₁₁
〜A₁₃の反転入力端子(-)と同相増幅回路A₂出力
端子OUTとの間には、抵抗R₂，R₃で構成された
帰還回路が設けられる。このように、伝達すべき
信号入力端子を複数とするものであつてもよい。

この発明は、前記実施例に限定されず、差動ト
ランジスタの負荷は、抵抗等を用いるものであつ
てもよい。出力回路は、単にエミツタフオロワ回
路であつてもよい。また、切り換え制御回路は種
種変形できるものである。

【図面の簡単な説明】

第１図は、この発明の一実施例を示す回路図、
第２図は、この発明の一実施例を示すブロツク図
である。

Claims

【特許請求の範囲】１伝達すべき信号が入力端子に印加された第１
の増幅器と、直流バイアス電圧のみが入力端子に
印加され、出力端子が第１の増幅器の出力端子と
共通化された第２の増幅器と、信号伝達時に上記
第１の増幅器の動作のみを、ミユート時に上記第
２の増幅器の動作のみを可能とするごとく、上記
第１、２の増幅器の動作を選択的に切り換える制
御回路とを含み第１、第２の増幅器の利得を１以
上の同一の利得に設定することを特徴とするミユ
ート回路。２第１、第２の増幅器は、それぞれ対応するコ
レクタが共通化された２組の差動トランジスタ
Q₁，Q₂、及びQ₃，Q₄と、それぞれの差動トラン
ジスタQ₁，Q₂及びQ₃，Q₄の共通エミツタに設け
られ、制御回路により択一的に動作させられる定
電流トランジスタQ₅，Q₆とを含み、一方のトラ
ンジスタQ₁，Q₂のベースを入力端子とし、他方
のトランジスタQ₂，Q₄のベースを利得設定の帰
還端子として共通の負帰還回路が設けられるもの
であることを特徴とする特許請求の範囲第１項記
載のミユート回路。３第１、第２の増幅器及び制御回路は、１個の
シリコンチツプ内に形成されるものであることを
特徴とする特許請求の範囲第１項又は第２項記載
のミユート回路。