JPH10173450A

JPH10173450A - 信号処理回路

Info

Publication number: JPH10173450A
Application number: JP32637596A
Authority: JP
Inventors: Takashi Morie; 隆史森江; Shiro Michimasa; 志郎道正
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1996-12-06
Filing date: 1996-12-06
Publication date: 1998-06-26

Abstract

(57)【要約】【課題】同相フィードバック回路を簡単化し、回路規
模と消費電力を削減した共振回路を提供する。【解決手段】共振回路を構成する２つの差動積分器
１，２において、その入力段のレベルシフト回路Ｌ１，
Ｌ２の出力端子間に挿入された素子Ｒ１に、素子Ｒ１の
両端電圧の中心電圧を検出する端子Ｔ６を設け、差動積
分器の差動入力信号の同相成分を検出する。これによ
り、同相電圧検出手段を新たに設けること無く、互いの
差動積分器１，２が互いの出力の同相電圧を検出する事
ができ、同相フィードバック回路を小規模化し、消費電
力を削減することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、アナログ信号の共
振回路に関するものである。

【０００２】

【従来の技術】従来の共振回路の構成例を図8に示す。
本回路は、差動積分器91,92、同相電圧検出手段93,94、
差動増幅器95,96により構成される。

【０００３】まず、差動積分器91について説明する。本
回路は、入力段にレベルシフト回路を持つ差動電圧入
力、差動電流出力の典型的な積分器であり、電流制御端
子を持った定電流源I1,I2,I3,I4、P型トランジスタ(以
下Trと略す)Q1からなるレベルシフト回路L1、P型Tr Q2
からなるレベルシフト回路L2、P型TrQ90、容量C1,C2、
電圧源V1,V2、差動入力端子T1,T2、差動出力端子T4,T3
から構成される。

【０００４】次に、本回路の動作を説明する。定電流源
I1,I2,I3,I4には、常に定電流i1が流れている。今、正
相入力端子T1に電圧Vpが印加され、逆相入力端子T2に電
圧Vnが印加されているものとする。TrQ1及びQ2は、浅い
飽和領域、あるいは、弱反転領域で動作するため、ドレ
インゲート間の電圧はほぼ一定であり、レベルシフト回
路として動作する。従って、TrQ90のドレインソース間
には、Vp-Vnだけの電圧が印加される。ここで、TrQ90は
非飽和領域で動作するようにゲート電圧Vgが印加されて
いるとする。この時、TrQ90には（数１）の非飽和領域
のドレイン電流i2が流れる。

【０００５】

【数１】

【０００６】（数１）から分かるように、電流i2は、Tr
Q90のソースドレイン間電圧に比例するため、TrQ90は、
線形抵抗素子と等価である。ここで、電流源I1、I2、I
3、I4には、定電流i1が流れているため、TrQ90に流れる
電流は、そのまま容量C1,C2へ流れ込む。すなわち、容
量C1,C2へは、入力の差動電圧(Vp-Vn)に比例する電流i2
が流入する。従って、出力端子T3,T4間の電圧、すなわ
ち、容量C1,C2の両端電圧の和は入力電圧の積分値に等
しくなる。このように、本回路は入力差動電圧の積分値
を端子T3,T4間に出力する。

【０００７】差動積分器92についても動作は同じであ
る。なお、差動積分器91と同じ機能を持つ素子には同じ
符号を付す。

【０００８】次に、共振回路の動作を説明する。差動積
分器91及び92を、図8にしたがって、互いの出力を互い
の入力に接続する事により共振回路が構成できる。

【０００９】差動積分器91及び92は、差動入力差動出力
の回路であるので、そのままでは出力の同相電圧が決ま
らず、正常には動作しない。そこで、同相フィードバッ
ク回路を付加し、同相電圧を安定させる必要がある。同
相電圧検出手段93,94及び差動増幅器95,96は、差動積分
器91,92の出力の同相電圧を適切に制御するバイアス電
圧を発生し、これを差動積分器91,92の同相電圧制御端
子T5に返すことにより同相フィードバック回路を構成す
る。同相電圧検出手段93は、差動積分器91の正相出力端
子T4及び逆相出力端子T3に接続し、両者の電圧の中心値
をとることにより、その同相電圧を求める。差動増幅器
95は、この同相電圧と外部から与えられる参照電圧Vref
との差を増幅して差動積分器91の電圧源I1,I2の電流制
御端子に返す。これにより、差動積分器91の出力の同相
電圧は、前記参照電圧Vrefに一致し安定化する。同様に
差動積分器92の出力の同相電圧も、同相電圧検出手段94
及び差動増幅器96により安定化される。

【００１０】

【発明が解決しようとする課題】しかしながら、上記の
従来の構成では、差動積分器の同相フィードバック回路
として、同相電圧検出手段が必要であり、回路規模の増
大を招く上、余分な消費電力が必要であるという問題点
が存在していた。

【００１１】従って、本発明は、同相フィードバック回
路を簡単化し、回路規模と消費電力を削減した信号処理
回路を提供することを目的とする。

【００１２】

【課題を解決するための手段】上記目的を達成するた
め、請求項1の発明が講じた手段は、共振回路を構成す
る２つの差動積分器において、その入力段のレベルシフ
ト回路の間に挿入された素子に、素子の両端電圧の中心
電圧を検出する端子を設け、差動入力信号の同相成分を
検出することである。

【００１３】これにより、同相電圧検出手段を新たに設
ける事無く、互いの差動積分器が互いの出力の同相電圧
を検出する事ができ、同相フィードバック回路を小規模
化し、消費電力を削減することができる。

【００１４】

【発明の実施の形態】以下、本発明の実施の形態につい
て、図1から図7を用いて説明する。ただし、同一の機能
の素子には、同一名を付す。

【００１５】図1に本発明の一本実施の形態に係る共振
回路を示す。図1において、第1及び第2の差動積分器1及
び2は、差動入力端子(T1,T2)、差動出力端子(T3,T4)を
もつ完全差動型回路であり、出力の同相電圧を制御する
同相電圧制御端子T5と、入力の同相電圧を検出する同相
電圧出力端子T6を備えている。

【００１６】差動積分器1,2は、図1の構成にしたがって
互いの出力端子を互いの入力端子へと接続しており、こ
れで共振回路が構成されている。さて、図8の従来例と
同様に、本回路も出力の同相電圧を安定化する回路を付
加する必要があり、そのためには、差動積分器の出力の
同相電圧を検出する必要がある。ここで、差動積分器
は、互いの出力電圧が互いの入力電圧となるように接続
されていることから、一方の差動積分器の出力の同相電
圧は、もう一方の差動積分器の入力の同相電圧によって
も検出できる。

【００１７】差動積分器1,2は、入力段にレベルシフト
回路(L1,L2)を具備している。レベルシフト回路は、入
力電圧を一定電圧だけシフトした電圧を出力する回路で
ある。レベルシフト回路L1とL2の出力端子間には、第1
の可変抵抗R1が接続されている。可変抵抗R1は、第1の
端子T21と第2の端子T22の間が可変な抵抗となってお
り、両端子間の中心電圧が中心電圧出力端子T23より出
力される。したがって、可変抵抗R1の中心電圧出力端子
T23からは、差動積分器の入力の同相電圧を一定電圧だ
けシフトさせた電圧が出力される。このようにして検出
された同相電圧が、差動積分器の同相電圧検出端子T6よ
り出力され、これが他方の差動積分器の同相電圧制御端
子T5に接続されることで、同相電圧の安定化を図ること
ができる。

【００１８】本発明の構成（図１）は、従来例で必要で
あった同相電圧検出手段を不要としている。なお、図8
の従来例における差動増幅器も不要になっているが、本
発明においても後の図２に示すように差動増幅器を持つ
構成も考えうる。よって、ここでは同相電圧検出手段に
のみ注目する。しかも、図1の差動積分器において同相
電圧を検出するために設けた手段は、可変抵抗R1に中心
電圧出力端子を設けたことだけである。図1の可変抵抗R
1は、従来例のTrQ90に相当するものである(ちなみに、T
rQ90が線形抵抗と等価であることは従来例の説明で示し
た)。図1の可変抵抗R1は、同相電圧を検出するために新
たに設置したのではなく、積分器の構成要素として従来
回路においても重要な役割を果たしている素子である。
本発明の特徴の一つは、この素子に中心電圧出力端子を
設けることによって同相電圧を検出する手段としても利
用している点にある。

【００１９】このように、図1の構成をとることによ
り、従来例で必要となっていた同相電圧検出手段を用い
ることなく、同相電圧を安定化することが可能であり、
これにより回路規模の削減と消費電力の削減を図ること
が可能となる。

【００２０】なお、従来例では、同相電圧検出手段の後
ろに差動アンプ3,4を用いて信号を増幅する構成をとる
ことにより、同相フィードバックループのゲインを増加
させて同相電圧のオフセットの低減を図っているが、本
発明においても図２のように差動アンプを用いることに
よって同様の効果を得ることができる。図２の回路を従
来例を比較すると、やはり同相電圧検出手段は不要であ
り、図２の回路も図１の回路が持つ効果を有する。

【００２１】なお、図3に示すように、図２の回路の差
動増幅器をレベルシフト回路5,6に置き換える構成を採
った場合でも、図１の持つ効果を有する。図３のように
レベルシフト回路5,6でを設けると、差動積分器の同相
電圧検出端子の電圧と同相電圧制御端子の電圧のDCレベ
ルが大きく異なる場合にその電位差を吸収できる。

【００２２】次に、図４に図1,2,3で用いられている差
動積分器の詳細構成を示す。図4の差動積分器は、従来
例で用いられている積分器とほぼ同じであり、違いは従
来例のTrQ90が図4の可変抵抗R1に置き換わり、図４に同
相電圧検出端子が設けられたことである。図4と図８の
回路の動作原理は同じであるので、説明は省略する。

【００２３】なお、図4の差動積分器の変形例として図
５の差動積分器を用いてもよい。図5の回路は図４の回
路の入力段を複数化し、それぞれの入力段で生成される
信号の差をとることで、その非線形成分を相殺し、非常
に高い線形性をもつ積分器であるという特徴を持つ。

【００２４】なお、図4の差動積分器の変形例として図
６の差動積分器を用いてもよい。図６の回路は図４の回
路にカレントミラーを介して出力段を設けた回路であ
る。図６の回路は、カレントミラーのミラー比の選び方
により、図４の回路よりもノイズを低減させることがで
きるという特徴を持つ。

【００２５】なお、図4,5,6で示した差動積分器は、NMO
Sトランジスタを、NPNトランジスタに置換しても何らそ
の効果を失うものではない。この場合、NMOSトランジス
タのゲート、ソース、ドレインをそれぞれNPNトランジ
スタのベース、エミッタ、コレクタに相当するように置
換すれば良い。また、PMOSトランジスタの代わりに、PN
Pトランジスタを用いても本回路は、何らその効果を失
うものではない。この場合は、PMOSトランジスタのゲー
ト、ソース、ドレインをそれぞれPNPトランジスタのベ
ース、エミッタ、コレクタに相当するように置換すれば
良い。

【００２６】次に、図１〜図６で用いている可変抵抗R1
の詳細構成を図7(a),(b)に示す。図7(a)では、同じ抵抗
値をもつ抵抗R11,R12を直列接続した構造をもつ。この
場合、抵抗値は可変とならないが、これによって図１〜
図６の効果が失われるものではない。図7(b)では、TrQ9
1を図7(a)の回路と並列に接続する構造をとっている。
本回路では、TrQ91のゲート電圧を変更することによ
り、抵抗値を可変にできる。

【００２７】

【発明の効果】以上説明したように請求項1に係わる共
振回路によると、同相フィードバック回路の回路規模を
縮小し、消費電力の削減を図る事ができる。

【図面の簡単な説明】

【図１】本発明の一実施の形態に係わる共振回路の電気
配線図

【図２】同実施の形態に係わる他の共振回路の電気配線
図

【図３】同実施の形態に係わる他の共振回路の電気配線
図

【図４】同実施の形態に係わる差動積分器の電気配線図

【図５】同実施の形態に係わる他の差動積分器の電気配
線図

【図６】同実施の形態に係わる他の差動積分器の電気配
線図

【図７】同実施の形態に係わる可変抵抗の電気配線図

【図８】従来例の共振回路の電気配線図

【符号の説明】

Ｔ１差動積分器の差動入力端子（正相）Ｔ２差動積分器の差動入力端子（逆相）Ｔ３差動積分器の差動出力端子（逆相）Ｔ４差動積分器の逆相出力端子（正相）Ｔ５差動積分器の同相電圧制御端子Ｔ６差動積分器の同相電圧検出端子Ｒ１，Ｒ２可変抵抗Ｔ２１可変抵抗の第１の端子Ｔ２２可変抵抗の第２の端子Ｔ２３可変抵抗の中心電圧出力端子Ｌ１，Ｌ２，Ｌ３，Ｌ４レベルシフト回路Ｉ１，Ｉ２，Ｉ３，Ｉ４，Ｉ５，Ｉ６電流源Ｑ１，Ｑ２，Ｑ３，Ｑ４，Ｑ９０トランジスタＣ１，Ｃ２容量

Claims

【特許請求の範囲】

【請求項１】差動入力端子に接続する第１及び第２の
レベルシフト回路と、前記第１及び第２のレベルシフト回路の間に接続され、
前記第１及び第２のレベルシフト回路の出力の中心電圧
を同相電圧検出端子から出力する可変抵抗と、差動出力の同相電圧を制御する同相電圧制御端子を有し
た第１及び第２の差動積分器を具備し、前記第１及び第２の差動積分器の互いの入力が互いの出
力に接続され、前記第１及び第２の差動積分器の互いの
前記同相電圧検出端子が互いの前記同相電圧制御端子に
接続されることを特徴とする信号処理回路。