KR0161364B1 - 고입력 임피던스 회로 및 반도체 장치 - Google Patents

고입력 임피던스 회로 및 반도체 장치 Download PDF

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Abstract

바이폴라만의 프로세스로 형성할 수 있으므로 큰 저항이 필요치 않으므로, 외부에서 부가할 필요가 없는 고입력 임피던스 회로 및 이 회로를 구비한 반도체 장치를 제공한다.
고입력 임피던스 회로는, 차동쌍을 이루고 증폭기의 입력을 구성하는 제1극성(NPN)의 트랜지스터의 한쪽의 트랜지스터(Q2)의 베이스를 정(+)의 입력단으로 하고, 다른쪽의 트랜지스터(Q3)의 베이스를 부(-)의 입력단으로 하는 증폭기(1)와, 상기 정(+)의 입력단에는 베이스가 접속되고, 제2의 극성(PNP)의 트랜지스터(Q1)를 갖고 있다. 트랜지스터(Q1)의 콜렉터는 제1의 전원(GND)에 직류적으로 접속되고, 에미터는 저항(R2)을 개재하여 제2의 전원(VB)에 직류적으로 접속된다. 이 에미터에는, 상기 정(+)의 입력단에 제공되는 입력 신호와 동상의 신호를 제공함으로써 입력 임피던스를 높게 한 것을 특징으로 한다. 증폭기(3)의 출력 신호를 부(-)의 입력단으로 부귀환시켜 이 입력단에 표시되는 신호를 상기 입력 신호와 실질적으로 동상으로 하고, 또 출력 신호를 상기 트랜지스터(Q1)의 에미터에 제공하게 하여 신호를 동상으로 한다. 이 트랜지스터의 에미터에 입력 신호와 동상의 신호를 제공함으로써, 입력 임피던스를 높게 하고, 외부에서 부가되어야 할 고저항을 사용할 필요를 없앨 수 있다.

Description

고입력 임피던스 회로 및 반도체 장치
제1도는 본 발명의 제1실시예의 고입력 임피던스 회로의 회로도.
제2도는 본 발명의 제2실시예의 고입력 임피던스 회로의 회로도.
제3도는 본 발명의 제3실시예의 고입력 임피던스 회로의 회로도.
제4도는 종래의 고입력 임피던스 회로의 회로도.
제5도는 종래의 고입력 임피던스 회로의 회로도.
* 도면의 주요부분에 대한 부호의 설명
1,2,3,10 : OP 엠프 11 : 전류원
12 : 입력 단자
본 발명은 고임피던스 소자로부터 발생되는 미소한 전압을 추출해내기 위한 검출기로서 필요한, 예를 들면, 입력 임피던스가 수 100㏀~수 10㏁의 증폭기를 반도체 집적 회로로 실현하기 위해 사용되는 고입력 임피던스 회로에 관한 것이다.
종래, 고입력 임피던스를 실현하기 위해서 증폭기(OP 엠프)의 입력에, 예를 들면, 20㏁의 저항으로 바이어스를 걸어서 실현하고 있었다. 그러나, 바이어스 저항값의 크기 때문에, 예를 들면, OP 엠프의 입력 전류가 50nA라고 해도, 1V의 전압 강하가 발생하기 때문에, 제4도에 도시한 바와 같이, 입력 전류가 거의 없는 FET 톱(TOP)의 OP 엠프를 사용할 필요가 있었다. 그러나, 이 기능을 집적화하기 위해서는, MOS 구조가 부가됨으로, 제조하기 위해서는 반도체 기판에 BiCMOS의 프로세스를 실시하지 않으면 않되고, 또한 반도체 기판에 20㏁의 저항을 형성하는 것은 칩의 면적을 크게 하지 않으면 않되기 때문에, 경제적으로 제조가 공란하여 바이어스 저항을 외부에 부가할 필요가 있었다.
제4도는, 종래의 MOSFET를 갖는 OP 엠프의 고입력 임피던스 회로를 나타내고 있다. OP 엠프(10)는, 정(+)의 입력단과 부(-)의 입력단을 갖고, 출력단은 출력단자 OUT에 접속되어 있다. 정(+)의 입력단은, 입력 단자(IN)에 접속됨과 동시에 20㏁의 저항 R1의 일단에 접속되어 있다. 이 정(+)의 입력단은, 저항(R1) 및 전원(VB)를 개재하여 접속되고, 저항(R1) 및 전원(VB)에 의해 바이어스되고 있다. 그리고, 출력신호는 부(-)의 입력단으로 귀환되도록 되어 있다. 이와 같이 종래의 입력 임피던스 회로에서는 OP 엠프의 입력 임피던스가 저항(R1)에 의해 규정된다.
또, 제5도는 일본국 특개소 61-18019호 공부(특공평 5-80005호 공보)에 기재된 임피던스 회로의 다른 종래예이다. 이것은, 예를 들면, NPN 트랜지스터(Q10)의 베이스에 래티럴(lateral) PNP 트랜지스터(Q20)의 베이스를 접속하고, 이 래터럴 PNP 트랜지스터(Q20)의 에미터에 바이어스 전압을 공급하도록 한 고입력 임피던스 회로이다. NPN 트랜지스터(Q10)의 콜렉터는 전원(도시 생략)에 접속되고, 그 에미터는, 전류원(11)을 개재하여 접속된다. 이 트랜지스터(Q10)의 베이스는, 입력 단자(12)에 접속되고, 래터럴 트랜지스터(Q20)의 베이스에 접속된다. 이 트랜지스터(Q20)의 콜렉터는 접지되고, 에미터는 저항(R) 및 전원(V1)을 개재하여 접속된다. 트랜지스터(Q10)의 동작 전압(베이스 전압)을 안정하게 하기 위해서는, 트랜시스터(Q20)의 전류 증폭율(hfe)을 트랜지스터(Q10)보다 작게 하면, 예를 들면 1㏀ 정도의 저항(R)과 래터럴 트랜지스터 1개만으로, 입력 임피던스 50㏀ 이상의 회로를 구성할 수 있으므로, 칩 면적을 억제할 수 있다. 그러나, 예를 들면, 20.0㏁ 이상 혹은 60㏁ 정도의 고입력 임피던스를 얻기 위해서는 1㏁을 초과하는 저항이 필요하여, 이것을 사용하는 것은 이 회로를 반도체 기판 내에 집적화하는 경우에는 곤란하다.
상술한 바와 같이, 입력 임피던스가 수 100㏀~수 10㏁의 고임피던스의 증폭기를 반도체 기판에 집적화하기 위해서는, ㏁ 정도 이상의 고저항이 필요하여 저항을 증폭기가 형성된 반도체 기판과의 별도로 외부에 부가하지 않으면 안되었다. 또, 집적화하려고 해도 공정이 복잡한 BiCMOS 프로세스를 이용하지 않으면 안되었다. 이와 같은 고입력 임피던스의 증폭기는, 예를 들면, 하드 디스크에 있어서, 신호의 판독/기입 중에 잘못이 발생하는 것과 같은 진동이 발생된 경우, 다시 판독/기입을 다시 하기 위한 진동 검출 장치에 이용되는 세라믹 소자 등의 고임피던스 소자로부터 발생되는 미소한 전압을 증촉하는 입력 완충 증폭기에 유효하다.
본 발명은, 이러한 사정을 감안하여 이루어진 것으로, 바이폴라만의 프로세스로 하여, 큰 저항을 필요로 하지 않으면서, 외부에 부가할 필요가 없는 고입력 임피던스 회로 및 이 회로를 구비한 반도체 장치를 제공하는 것을 목적으로 하고 있다.
본 발명의 고입력 임피던스 회로는, 차동쌍을 이루며 증폭기의 입력을 구성하는 제1의 극성의 트랜지스터의 한쪽의 트랜지스터의 베이스를 정(+)의 입력단으로 하고, 다른쪽의 트랜지스터의 베이스를 부(-)의 입력단으로 하는 증폭기와, 상기 정(+)의 입력단에는 베이스가 접속되고, 제1의 극성의 트랜지스터와는 역이 되는 제2의 극성의 트랜지스터를 갖고, 상기 제2의 트랜지스터의 콜렉터는, 제1의 전원에 직류적으로 접속되고 이 제2의 극성의 트랜지스터의 에미터는, 저항을 개재하여 제2의 전원에 직류적으로 접속되며, 이 에미터에는, 상기 정(+)의 입력단에 제공되는 입력 신호와 동상의 신호를 제공하는 것에 의해 입력 임피던스를 높게한 것을 특징으로 한다. 상기 증폭기의 출력 신호를 상기 부(-)의 입력단으로 부귀환시켜 이 입력단에 표시되는 신호를 상기 입력 신호와 실질적으로 동상으로 하고, 동일하게 상기 출력 신호를 상기 제2의 극성의 트랜지스터의 에미터에 제공하도록 해도 좋다. 상기 제2의 극성의 트랜지스터의 2개의 트랜지스터로 구성되는데, 제1트랜지스터는 베이스가 상기 정(+)의 입력단에 접속되고, 콜렉터가 제1의 전원에 직류적으로 접속되며, 에미터가 저항을 개재하여 제2의 전원에 직류적으로 접속되고, 제2의 트랜지스터는 에미터가 상기 제1의 트랜지스터의 에미터에 직류적으로 접속되고, 콜렉터가 상기 제1의 전원에 접속되며, 베이스가 상기 부(-)의 입력단에 접속되도록 해도 좋다.
또, 본 발명의 반도체 장치는, 반도체 기판과, 상기 반도체 기판에 형성되고 차동쌍을 이루며 증폭기의 입력을 구성하는 제1의 극성의 트랜지스터의 한쪽의 트랜지스터의 베이스를 정(+)의 입력단으로 하고, 다른쪽의 트랜지스터의 베이스를 부(-)의 입력단으로 하는 증폭기와, 상기 반도체 기판에 형성되고, 상기 증폭기의 정(+)의 입력단에 접속된 입력단자와, 상기 반도체 기판에 형성되고, 상기 증폭기의 출력단에 접속된 출력 단자와, 상기 반도체 기판에 형성된 저항과, 상기 반도체 기판에 형성되고, 베이스가 상기 정(+)의 입력단에 접속되고, 콜렉터가 제1의 전원에 직류적으로 접속되고, 또 에미터가 상기 저항을 개재하여 제2의 전원에 직류적으로 접속된 제2의 극성의 트랜지스터를 갖고, 상기 제2의 극성의 트랜지스터의 상기 에미터에 상기 정(+)의 입력단에 제공되는 입력 신호와 동상의 신호를 제공함으로서 입력 임피던스를 높게 한 것을 특징으로 한다.
제5도의 기본 회로의 트랜지스터의 에미터에 입력 신호와 동상의 신호를 제공함으로써, 입력 임피던스를 높게 하며, 외부에 부착하지 않으면 안되는 고저항을 이용할 필요가 없게 된다.
이하, 도면을 참조하여 본 발명의 실시예를 설명한다.
먼저, 제1도를 참조하여 제1의 실시예를 설명한다. 제1도는 고입력 임피던스 회로의 회로도이다. OP 엠프(1)는, 차동쌍을 이루는 한쪽의 NPN 트랜지스터(Q2)와 다른쪽의 NPN 트랜지스터(Q3)로 구성되고 쌍방의 에미터는 서로 접속되어 있다. 한쪽의 NPN 트랜지스터(Q2)의 베이스를 정(+)의 입력단으로 하고, 다른쪽의 NPN 트랜지스터의 베이스를 부(-)의 입력단으로 한다. 이 OP 엠프(1)에 대하여, 이 고입력 임피던스 회로는, PNP 트랜지스터(Q1)를 구비하고 있다. 이 PNP 트랜지스터(Q1)의 베이스는, OP 엠프(1)의 정(+)의 입력단에 접속되고, 콜렉터는 제1의 전원(접지)에 직류적으로 접속되어 있다. 그리고, 에미터는 저항(2)을 개재하여 제2의 전원(VB)에 접속되어 있다. 입력 단자(IN)는, OP 엠프(1)의 정(+)의 입력단에 접속되고, 또 PNP 트랜지스터(Q1)의 베이스에 접속되어 있다. OP 엠프(1)의 출력 신호는, 그의 부(-)의 입력단으로 귀환되도록 구성되어 있다. 이와 같은 OP 엠프(1)의 출력은, PNP 트랜지스터(Q1)의 에미터에 저항(R3) 및 이 저항에 직렬로 접속되어 있는 커패시터(C1)을 개재하여 접속되어 있다. 따라서 이 에미터에는 정(+)의 입력단에 제공되는 입력 신호와 동상의 신호를 제공함으로써, 그 결과 입력 임피던스를 높게 하게 된다. OP앰프(1)의 출력단은 출력 단자(OUT)에 접속되어 있다.
제1도의 임피던스 회로에 있어서, 입력으로부터 OP앰프 측을 보면, OP앰프는 출력으로부터 부(-)의 입력단으로 전(全) 귀환을 건 버퍼로 되어 있으므로, 입력 임피던스를 대단히 높게 된다. 따라서, 이 입력 임피던스 값은 PNP 트랜지스터(Q1)로 구성된 바이어스 측으로부터 보면, 저항(R3)과 커패시터(C1)가 접속되어 있지 않은 경우, 저항(R2)과 PNP 트랜지스터(Q1)의 내부 저항의 합에 PNP 트랜지스터(Q1)의 전류 증폭율(hef)를 곱한 값이 된다. 즉, 에미터 접지의 PNP 트랜지스터(Q1)의 입력 임피던스와 동일하게 된다.
여기서, 커패시터(C1)와 저항(R3)이 접속되어 있는 상태를 생각해보면(계산의 간략화를 위해 상기 내부 저항을 생략한다),
입력 신호(Vi)에 의한 저항(R2)의 전류 변화(I2)는,
I2 = Vi/R2 …(1)
가 된다. 그리고, 출력 신호에 의해 저항(R2)으로 흐르는 전류(13)는,
I3 = Vi/(R2+R3) …(2)
또, PNP 트랜지스터(Q1)의 전류 변화(I1)는, I3과 I2의 차이기 때문에,
I1 = I2-I3 = Vi×R3/R2(R2+R3) …(3)
이 된다. 따라서, 출력신호를 귀환시킨 경우에 저항(R3)을 개재시킨 경우의 입력 임피던스는, 저항(R3)을 부가하지 않은 경우와 비교하면 I2/I1 배로 된다. 이것을 저항으로 나타내면
I2/I1 = (R2+R3)/R3 …(4)
이상과 같이, 이 실시예에서는 고저항을 이용하는 일 없이 OP 엠프의 입력 임피던스를 높게 할 수 있기 때문에, 예를 들면, 20㏁ 이상의 고저항을 외부에 부가하지 않고서도 고임피던스의 입력 임피던스 회로를 반도체 기판에 실현할 수 있다. 또, OP앰프에 FET를 이용할 필요가 없기 때문에, 이 입력 임피던스 회로를 구비한 반도체 장치를 바이폴라 프로세스로 형성할 수 있다. 따라서, 본 발명은, 입력 임피던스가 수 100㏀~수 10㏁의 증폭기가 반도체 집적 회로에 실현될 수 있고, 예를 들면, 이것을 세라믹 소자 등의 고임피던스 소자로부터 발생하는 미소한 전압을 증폭하는 입력 완충 증폭기에 유효하다.
이어서, 제2도를 참조하여 제2의 실시예를 설명한다.
제2도는 고입력 임피던스 회로의 회로도이다. OP 엠프(2)는, 차동쌍을 이루는 한쪽의 NPN 트랜지스터(Q6)와 다른쪽의 NPN 트랜지스터(Q7)로 구성되고, 쌍방의 에미터는 서로 접속되어 있다. 한쪽의 NPN 트랜지스터(Q6)의 베이스를 정(+)의 입력단으로 하고, 다른쪽의 NPN 트랜지스터(Q7)의 베이스를 부(-)의 입력단으로 한다. 이 OP 엠프(2)에 대하여, 이 고입력 임피던스 회로는, 제1의 PNP 트랜지스터(Q5)를 구비하고 있다. 이 제1의 PNP 트랜지스터(Q5)의 베이스는, OP 엠프(2)의 정(+)의 입력단에 접속되고, 콜렉터는 제1의 전원(접지)에 직류적으로 접속되어 있다. 그리고, 에미터는 저항(R4)와 이 저항과 직렬로 접속된 저항(R6)을 개재하여 제2의 전원(VB)에 접속되어 있다. 입력 단자(IN)는, OP 엠프(2)의 정(+)의 입력단에 접속되고, 또 제1의 PNP 트랜지스터(Q5)의 베이스에 접속되어 있다. OP 엠프(2)의 출력단은, 출력 단자(OUT)에 접속되고, 더욱이, 출력 신호는 그의 부의 입력단으로 부귀환되도록 구성되어 있다.
제1의 실시예에서는 PNP 트랜지스터는 하나의 트랜지스터만으로 되어 있으나, 이 실시예에서는 제2의 PNP 트랜지스터(Q4) 및 이것에 접속된 저항(R5)가 부가되어 있다. 제2의 PNP 트랜지스터(Q4)의 에미터는, 저항(R4)과 이 저항에 직렬로 접속된 저항(R5)을 개재하여 제1의 PNP 트랜지스터(Q5)의 에미터에 접속되고, 콜렉터는 접속되어 있다. 또, 제2의 PNP 트랜지스터(Q4)의 베이스는, OP 엠프(2)의 부(-)의 입력단에 접속되어 있다.
제2의 PNP 트랜지스터(Q4)와 저항(R5)이 없는 경우, 이 회로의 입력 임피던스(Rin)는 제1의 PNP 트랜지스터(Q5)의 전류 증폭율을 hfeQ5로 하고, 내부 저항을 re로 하면,
Rin = hfeQ5 × (R4+R6+re) …(5)
가 된다. 그리고 제2의 PNP 트랜지스터(Q4) 및 저항(R5)를 부가함으로써, 입력신호에 의한 저항(R4)의 전류 변화는, 제2의 PNP 트랜지스터(Q4) 및 저항(R5)이 없는 경우와 변함이 없으나, 제1의 PNP 트랜지스터(Q5)로 흐르는 전류의 변화는, 예를 들면, Q4=Q5, R5=R6의 경우에는, 전류 변화는 1/2로 된다. 따라서, 입력 임피던스는 2배가 된다.
더욱이, 입력 임피던스를 크게 하기 위해서는, 제1 및 제2의 PNP 트랜지스터(Q5,Q4)에 흐르는 전류 비율을 변화시킨다. 에를 들면, Q4:Q5 = 9:1, R5:R4 = 1:9로 설정하면, 이 입력 임피던스는, (R4+R5)/R5 = (9+1)/1 =10배가 된다.
이상과 같이, 이 실시예에서는, 고저항을 사용하지 않고 OP 엠프의 입력 임피던스를 높게 할 수 있다. 따라서, 예를 들면, 20㏁ 이상의 고저항을 외부에 부가하지 않고 고임피던스의 입력 임피던스 회로를 반도체 기판에 실현할 수 있다. 또, OP 엠프에 FET를 이용할 필요가 없으므로, 이 입력 임피던스 회로를 구비한 반도체 장치를 바이폴라 프로세스를 형성할 수 있다. 특히, 이 실시예에서는 고입력 임피던스 회로를 반도체 기판에 조립하는데 있어서 부적당한 대용량의 커패시터가 필요없기 때문에 반도체 집적 회로화가 용이하게 된다.
이어서, 제3도를 참조하여 제3의 실시예를 설명한다. 제3도는 고입력 임피던스 회로의 회로도이다.
OP 엠프(3)은, 차동쌍을 이루는 제1의 NPN 트랜지스터(Q6)와 제2의 NPN 트랜지스터(Q7)를 구비하고, 쌍방의 에미터는 제3의 NPN 트랜지스터(Q8)과 제4의 NPN 트랜지스터(Q9)를 개재하여 서로 접속되어 있다. 제1의 NPN 트랜지스터(Q6)의 에미터는, 제3의 NPN 트랜지스터(Q8)의 베이스에 접속되고, 제2의 NPN 트랜지스터(Q7)의 에미터는, 제4의 NPN 트랜지스터(Q9)의 베이스에 접속되어 있다. 그리고, 제3의 NPN 트랜지스터(Q8)과 제4의 NPN 트랜지스터(Q9)의 에미터는 서로 접속되어 있다. 또, 제1의 NPN 트랜지스터(Q6)의 베이스를 정(+)의 입력단으로 하고, 제2의 NPN 트랜지스터(Q7)의 베이스를 부(-)의 입력단으로 한다. OP 엠프(3)에 대하여, 이 고입력 임피던스 회로는 제1의 PNP 트랜지스터(Q5)를 구비하고 있다. 이 제1의 PNP 트랜지스터(Q5)의 베이스는 OP 엠프(3)의 정(+)의 입력단에 접속되고 콜렉터는 접속되어 있다.
그리고, 에미터는 저항(R4)와 이 저항과 직렬로 접속된 저항(R6)을 개재하여 전원(VB)에 접속되어 있다. 입력 단자(IN)는, OP 엠프(3)의 정(+)의 입력단에 접속되고, 또 제1의 PNP 트랜지스터(Q5)의 베이스에 접속되어 있다. OP 엠프(3)의 출력단은 출력 단자(OUT)에 접속되고, 출력 신호는 그의 부(-)의 입력단으로 귀환되도록 구성되어 있다. 이 실시예에서는, 제2의 실시예와 동일하게 제2의 PNP 트랜지스터(Q4) 및 이것에 접속되는 저항(R5)이 부가되어 있다. 제2의 PNP 트랜지스터(Q4)의 에미터는, 저항(5)와 이 저항에 직렬로 접속된 저항(R6)을 개재하여 제1의 PNP 트랜지스터(Q5)의 에미터에 접속되고, 콜렉터는 접속되어 있다. 또, 제2의 PNP 트랜지스터(Q4)의 베이스는 OP 엠프(2)의 부(-)의 입력단에 접속되어 있다.
이 실시예의 고입력 임피던스 회로에서는, 입력 임피던스를 수 10㏁ 얻기 위하여 더욱 개량한 것이다. 제2도의 고입력 임피던스 회로에서는, NPN 트랜지스터와 PNP 트랜지스터의 전류 증폭율(hfe)가 모두 동일하고, Q4:Q5 = 9:1로 설정한다고 가정한 경우에 있어서, 예를 들면, 제1의 NPN 트랜지스터(Q6)에 흐르는 전류를 5㎂로 설정하면, 제1의 PNP 트랜지스터(Q5)에 5㎂, 제2의 PNP 트랜지스터(Q4)에 45㎂의 전류가 흐르게 된다. 여기서, R4=100㏀으로 한 경우, 저항(R4)의 전압 강하는 5V로 되고, 높은 전원 전압이 필요하게 된다. 또, NPN 트랜지스터와 PNP 트랜지스터의 전류 증폭율(hfe)의 차에 의해 저항(R4)의 전압 강하의 값도 편차가 생겨 안정한 직류 동작점을 얻을 수 없게 된다.
이 실시예에서는, 이러한 문제점을 해결하기 위해 OP 엠프의 입력에 제3 및 제4의 NPN 트랜지스터(Q8,Q9)를 부가한 것을 특징으로 하고 있다. 이 경우, 상기와 동일한 조건에서 저항(R4)의 저항값은 100㏀으로 하면, 저항(R4)의 전압 강하는 5㎷가 된다. 그리고, OP 엠프의 입력의 직류 전압은 VB-Vbe = 50㎷로 되기 때문에, 전원 전압이 높지 않아도, 트랜지스터의 hfe의 편차에 대하여 안정한 직류 바이어스 점으로 동작시키는 것이 가능하게 된다.
이상과 같이, 이 실시예에서는 고저항을 이용하지 않고 OP 엠프의 입력 임피던스를 높게 할 수 있으므로, 예를 들면, 20㏁ 이상의 고저항을 외부에 부가하지 않고 고임피던스의 입력 임피던스의 회로를 반도체 기판에 실현할 수 있다. 또, OP 엠프에 FET를 이용할 필요가 없기 때문에, 이 입력 임피던스 회로를 구비한 반도체 장치를 바이폴라 프로세스로 형성할 수 있다. 특히, 이 실시예에서는, 제2의 실시예와 동일하게 고입력 임피던스 회로를 반도체 기판에 조립하는데 부적당한 대용량 커패시터가 필요없게 됨으로 반도체 집적 회로가 용이하게 된다.
이상, 본 발명을 상술한 실시예를 기초로 하여 설명했지만, 이들 실시예는 그 일례이며, 이것에 한정되는 것은 아니다. 본 발명은, 각 실시예의 고입력 임피던스 회로에 있어서, PNP 트랜지스터를 NPN 트랜지스터로, NPN 트랜지스터를 PNP 트랜지스터로 치환한 회로에도 적용할 수 있다.
또, 일부의 트랜지스터가 다링톤 접속 등 복수의 트랜지스터를 조합시켜 소정의 극성의 1개의 트랜지스터를 구성하는 것도 본 발명을 실현하는 트랜지스터로서 이용할 수 있다. 더욱이 상술한 실시예에서는, 전류비 설정의 방법에 있어서, Q4:Q5 = R6:R5로 하여 설명하였으나, 이것은 일례이며, 임의로 R5, R6을 설정해도 본 발명의 고입력 임피던스 회로를 실현하는데 하등의 영향을 주지 않는다. 또, R5=R6=0Ω이어도 상기 회로의 동작에는 전혀 영향을 주지 않는다.
또한, 본원 청구 범위의 각 구성 요건에 병기한 도면 참조 부호는, 본원 발명의 이해를 용이하게 하기 위한 것이며, 본원 발명의 기술적 범위를 도면에 도시한 실시예로 한정할 의도로써 병기한 것이 아니다.
이상과 같이, 본원 발명에서는, 고정항을 사용하지 않고 OP 엠프의 입력 임피던스를 높게 할 수 있기 때문에, 예를 들면, 20㏁ 이상의 고저항을 외부에 부가하지 않고 고임피던스의 입력 임피던스 회로를 반도체 기판에 실현할 수 있다. 또, OP 엠프에 FET를 사용할 필요가 없기 때문에, 이 입력 임피던스 회로를 구비한 반도체 장치를 바이폴라 프로세스로 형성할 수 있다.

Claims (4)

  1. 차동쌍을 이루며 증폭기의 입력을 구성하는 제1의 극성의 트랜지스터의 한쪽의 트랜지스터(Q2)의 베이스를 정(+)의 입력단으로 하고, 다른쪽의 트랜지스터(Q3)의 베이스를 부(-)의 입력단으로 하는 증폭기(1,2,3)와, 상기 정(+)의 입력단에는 베이스가 접속되고, 제1극성의 트랜지스터와는 역으로 되는 제2극성의 트랜지스터(Q1)를 갖고, 상기 제2극성의 트랜지스터의 콜렉터는 제1전원에 직류적으로 접속되고, 이 제2극성의 트랜지스터의 에미터는, 저항을 개재하여 제2의 전원에 직류적으로 접속되며, 이 에미터에는, 상기 정(+)의 입력단에 제공되는 입력 신호와 동상의 신호를 제공함으로써 입력 임피던스를 높게 한 것을 특징으로 하는 고입력 임피던스 회로.
  2. 제1항에 있어서, 상기 증폭기의 출력 신호를 상기 부(-)의 입력단으로 부귀환시켜 이 입력단에 표시되는 신호를 상기 입력 신호와 실질적으로 동상으로 하고, 상기 출력 신호를 상기 제2극성의 트랜지스터의 에미터에 제공하는 것을 특징으로 하는 고입력 임피던스 회로.
  3. 제1항에 있어서, 상기 제2극성의 트랜지스터는 2개의 트랜지스터로 구성되고, 제1트랜지스터(Q5)는, 베이스가 상기 정(+)의 입력단에 직류적으로 접속되고, 콜렉터가 제1의 전원에 직류적으로 접속되며, 에미터가 저항을 개재하여 제2의 전원에 직류적으로 접속되고, 제2의 트랜지스터(Q4)는 에미터가 상기 제1트랜지스터의 에미터에 직류적으로 접속되고, 콜렉터가 상기 제1의 전원에 직류적으로 접속되며, 베이스가 상기 부(-)의 입력단에 직류적으로 접속되어 있는 것을 특징으로 하는 고입력 임피던스 회로.
  4. 반도체 기판과, 상기 반도체 기판에 형성되고, 차동쌍을 이루며 증폭기의 입력을 구성하는 제1의 극성의 트랜지스터의 한쪽의 트랜지스터(Q2)의 베이스를 정(+)의 입력단으로 하고, 다른쪽의 트랜지스터(Q3)의 베이스를 부(-)의 입력단으로 하는 증폭기(1)와, 상기 반도체 기판에 형성되며 상기 증폭기의 정(+)의 입력단에 접속된 입력단자(IN)와, 상기 반도체 기판에 형성되고 상기 증폭기의 출력단에 접속된 출력 단자(OUT)와, 상기 반도체 기판에 형성된 저항(R2)과, 상기 반도체 기판에 형성되고 베이스가 상기 정(+)의 입력단에 접속되고, 콜렉터가 제1의 전원에 직류적으로 접속되며 또한 에미터가 상기 저항을 개재하여 제2의 전원에 직류적으로 접속된 제2의 극성의 트랜지스터(Q1)를 갖고, 상기 제2의 극성의 트랜지스터의 상기 에미터에 상기 정(+)의 입력단에 제공되는 입력 신호와 동상의 신호를 제공함으로써 입력 임피던스를 높게 한 것을 특징으로 하는 고입력 임피던스 회로를 구비한 반도체 장치.
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