JP2682460B2 - 演算増幅器 - Google Patents
演算増幅器Info
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- 239000003990 capacitor Substances 0.000 description 2
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- 238000003199 nucleic acid amplification method Methods 0.000 description 1
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Description
【０００１】
【産業上の利用分野】本発明は演算増幅器に係り、特に
２トランジスタ型のカレントミラー回路を負荷とする差
動増幅回路を有する演算増幅器に関する。
２トランジスタ型のカレントミラー回路を負荷とする差
動増幅回路を有する演算増幅器に関する。
【０００２】
【従来の技術】図２は従来の演算増幅器の一例の回路図
を示す。同図中、互いにエミッタが共通接続されたＰＮ
ＰトランジスタＱ１及びＱ２は差動対トランジスタで、
それらの共通エミッタに接続された定電流源９及びそれ
らのコレクタ側に接続されたＮＰＮトランジスタＱ３及
びＱ４よりなるカレントミラー回路と共に演算増幅器の
初段を構成している。
を示す。同図中、互いにエミッタが共通接続されたＰＮ
ＰトランジスタＱ１及びＱ２は差動対トランジスタで、
それらの共通エミッタに接続された定電流源９及びそれ
らのコレクタ側に接続されたＮＰＮトランジスタＱ３及
びＱ４よりなるカレントミラー回路と共に演算増幅器の
初段を構成している。
【０００３】トランジスタＱ２及びＱ４の各コレクタに
ベースが接続されているＮＰＮトランジスタＱ５は、エ
ミッタが抵抗Ｒ１を介して接地されており、エミッタフ
ォロワトランジスタである。ＮＰＮトランジスタＱ６は
ベースがトランジスタＱ５のエミッタと抵抗Ｒ１との接
続点に接続され、コレクタが定電流源５及びバッファ６
に接続されている。トランジスタＱ５、Ｑ６、抵抗Ｒ１
及び定電流源５は、演算増幅器の２段目を構成してい
る。
ベースが接続されているＮＰＮトランジスタＱ５は、エ
ミッタが抵抗Ｒ１を介して接地されており、エミッタフ
ォロワトランジスタである。ＮＰＮトランジスタＱ６は
ベースがトランジスタＱ５のエミッタと抵抗Ｒ１との接
続点に接続され、コレクタが定電流源５及びバッファ６
に接続されている。トランジスタＱ５、Ｑ６、抵抗Ｒ１
及び定電流源５は、演算増幅器の２段目を構成してい
る。
【０００４】また、位相補償のためのコンデンサＣ１が
トランジスタＱ２及びＱ４のコレクタ共通接続点と、ト
ランジスタＱ６のコレクタ、定電流源５及びバッファ６
の接続点との間に設けられている。直流電圧利得は、初
段及び２段目共に５０ｄＢ程度ある。トランジスタＱ６
のコレクタから取り出された信号がバッファ６を介して
出力端子７へ出力される。
トランジスタＱ２及びＱ４のコレクタ共通接続点と、ト
ランジスタＱ６のコレクタ、定電流源５及びバッファ６
の接続点との間に設けられている。直流電圧利得は、初
段及び２段目共に５０ｄＢ程度ある。トランジスタＱ６
のコレクタから取り出された信号がバッファ６を介して
出力端子７へ出力される。
【０００５】次に、この演算増幅器の直流動作における
入力オフセット電圧発生について説明する。
入力オフセット電圧発生について説明する。
【０００６】いま、入力オフセット電圧が０であるもの
とすると、反転入力端子１及び非反転入力端子２の各入
力電圧が等しいとき、すなわち ＶＢＥ（Ｑ１）＝ＶＢＥ（Ｑ２） （１） のときには、トランジスタＱ６のコレクタ電圧ＶＣ（Ｑ
６）はＶＣＣ／２であり、すべてのトランジスタＱ１〜
Ｑ６は能動状態にあり、次の各式が成立しなければなら
ない。
とすると、反転入力端子１及び非反転入力端子２の各入
力電圧が等しいとき、すなわち ＶＢＥ（Ｑ１）＝ＶＢＥ（Ｑ２） （１） のときには、トランジスタＱ６のコレクタ電圧ＶＣ（Ｑ
６）はＶＣＣ／２であり、すべてのトランジスタＱ１〜
Ｑ６は能動状態にあり、次の各式が成立しなければなら
ない。
【０００７】 ＶＣ（Ｑ２）＝ＶＣ（Ｑ４）＝ＶＢＥ（Ｑ６）＋ＶＢＥ（Ｑ５）＝２Ｖf （２） ＩＣ（Ｑ１）＝ＩＣ（Ｑ３） （３） ＩＣ（Ｑ２）＝ＩＣ（Ｑ４） （４） ただし、上式中、ＶＢＥはベース・エミッタ間電圧、Ｖ
Ｃはコレクタ電圧、Ｖｆ はダイオードの順方向電圧、Ｉ
Ｃはコレクタ電流である。また、トランジスタＱ１〜Ｑ
６の各直流電流増幅率ｈｆｅは十分大きいものとし、ト
ランジスタＱ１及びＱ３のコレクタ共通接続点からトラ
ンジスタＱ３及びＱ４のベース共通接続点に流れる電流
Ｉ４と、トランジスタＱ５のベース電流Ｉ５はそれぞれ
無視した。
Ｃはコレクタ電圧、Ｖｆ はダイオードの順方向電圧、Ｉ
Ｃはコレクタ電流である。また、トランジスタＱ１〜Ｑ
６の各直流電流増幅率ｈｆｅは十分大きいものとし、ト
ランジスタＱ１及びＱ３のコレクタ共通接続点からトラ
ンジスタＱ３及びＱ４のベース共通接続点に流れる電流
Ｉ４と、トランジスタＱ５のベース電流Ｉ５はそれぞれ
無視した。
【０００８】また、（１）式が成立するので、トランジ
スタＱ１のコレクタ電流ＩＣ（Ｑ１）は定電流源９の定
電流をＩ１とすると、Ｉ１／２にほぼ等しく、また、ト
ランジスタＱ３のコレクタ電流ＩＣ（Ｑ３）はトランジ
スタＱ１のコレクタ電流ＩＣ（Ｑ１）にほぼ等しいた
め、次式が成立する。 ＩＣ（Ｑ３）≒Ｉ１／２ （５） トランジスタＱ３はそのコレクタ・ベース間が接続され
ダイオード接続されており、（５）式の電流でバイアス
されているので、次式が成立する。
スタＱ１のコレクタ電流ＩＣ（Ｑ１）は定電流源９の定
電流をＩ１とすると、Ｉ１／２にほぼ等しく、また、ト
ランジスタＱ３のコレクタ電流ＩＣ（Ｑ３）はトランジ
スタＱ１のコレクタ電流ＩＣ（Ｑ１）にほぼ等しいた
め、次式が成立する。 ＩＣ（Ｑ３）≒Ｉ１／２ （５） トランジスタＱ３はそのコレクタ・ベース間が接続され
ダイオード接続されており、（５）式の電流でバイアス
されているので、次式が成立する。
【０００９】 ＶＣ（Ｑ３）＝ＶＢＥ（Ｑ３）＝Ｖｆ （６） 従って、次式が成立する。
【００１０】 ＶＣ（Ｑ３）＝ＶＣ（Ｑ１）＝Ｖｆ （７） また、トランジスタＱ１及びＱ２のエミッタ電圧は等し
いから、（７）式と（２）式から次式が成立する。
いから、（７）式と（２）式から次式が成立する。
【００１１】 ｜ＶＣＥ（Ｑ１）｜＝｜ＶＣＥ（Ｑ２）｜＋Ｖｆ （８） ｜ＶＣＥ（Ｑ４）｜＝｜ＶＣＥ（Ｑ３）｜＋Ｖｆ （９） ただし、（８）、（９）式中、ＶＣＥはコレクタ・エミ
ッタ間電圧である。
ッタ間電圧である。
【００１２】また、カレントミラー回路を構成している
トランジスタＱ３及びＱ４の各ベース・エミッタ間電圧
は等しい。すなわち ＶＢＥ（Ｑ３）＝ＶＢＥ（Ｑ４） （１０） アーリー効果によりＶＢＥが等しいとき、｜ＶＣＥ｜が
大きいトランジスタのコレクタ電流ＩＣ が大きい。従
って、（１）式と（８）式により（１１）式が得られ、
また、（１０）式と（９）式により（１２）式が得られ
る。
トランジスタＱ３及びＱ４の各ベース・エミッタ間電圧
は等しい。すなわち ＶＢＥ（Ｑ３）＝ＶＢＥ（Ｑ４） （１０） アーリー効果によりＶＢＥが等しいとき、｜ＶＣＥ｜が
大きいトランジスタのコレクタ電流ＩＣ が大きい。従
って、（１）式と（８）式により（１１）式が得られ、
また、（１０）式と（９）式により（１２）式が得られ
る。
【００１３】 ＩＣ（Ｑ２）＜ＩＣ（Ｑ１） （１１） ＩＣ（Ｑ３）＜ＩＣ（Ｑ４） （１２） （３）式と（１１）式と（１２）式により次式が成立す
る。
る。
【００１４】 ＩＣ（Ｑ２）＜ＩＣ（Ｑ４） （１３） この（１３）式が成立するということは、（４）式が成
立しないということであり、図２に示した従来の演算増
幅器では、入力オフセット電圧が存在することとなる。
また、実際にはｈｆｅは十分に大きくはなく、電流Ｉ４
及びＩ５は無視できないので、相関のない電流Ｉ４及び
Ｉ５も入力オフセット電圧の発生原因となる。
立しないということであり、図２に示した従来の演算増
幅器では、入力オフセット電圧が存在することとなる。
また、実際にはｈｆｅは十分に大きくはなく、電流Ｉ４
及びＩ５は無視できないので、相関のない電流Ｉ４及び
Ｉ５も入力オフセット電圧の発生原因となる。
【００１５】そこで、図２の演算増幅器の入力オフセッ
ト電圧発生の問題点を改良した従来の演算増幅器として
図３及び図４に示す回路の演算増幅器が提案されている
（特開昭６４−２０７１０号公報、特開昭６２−１４９
２０９号公報）。
ト電圧発生の問題点を改良した従来の演算増幅器として
図３及び図４に示す回路の演算増幅器が提案されている
（特開昭６４−２０７１０号公報、特開昭６２−１４９
２０９号公報）。
【００１６】図３は特開昭６４−２０７１０号公報にて
提案された演算増幅器で、同図中、図２と同一構成部分
には同一符号を付し、その説明を省略する。図３の演算
増幅器では、ＮＰＮトランジスタＱ１４、ＰＮＰトラン
ジスタＱ１５、Ｑ１６及びＱ１７よりなるベース電流補
償回路を設け、トランジスタＱ１４〜Ｑ１６がトランジ
スタＱ１１及びＱ１２のベース電流を供給する働きを
し、トランジスタＱ１７のコレクタよりトランジスタＱ
６のベース電流を供給することにより、トランジスタＱ
２のコレクタ電流をトランジスタＱ１のコレクタ電流と
等しくする。
提案された演算増幅器で、同図中、図２と同一構成部分
には同一符号を付し、その説明を省略する。図３の演算
増幅器では、ＮＰＮトランジスタＱ１４、ＰＮＰトラン
ジスタＱ１５、Ｑ１６及びＱ１７よりなるベース電流補
償回路を設け、トランジスタＱ１４〜Ｑ１６がトランジ
スタＱ１１及びＱ１２のベース電流を供給する働きを
し、トランジスタＱ１７のコレクタよりトランジスタＱ
６のベース電流を供給することにより、トランジスタＱ
２のコレクタ電流をトランジスタＱ１のコレクタ電流と
等しくする。
【００１７】すなわち、この演算増幅器は、図２の演算
増幅器のトランジスタＱ５及び抵抗Ｒ１からなるエミッ
タフォロワ回路を省略し、トランジスタＱ６及びＱ１４
により、トランジスタＱ１２、Ｑ１１のコレクタ電圧Ｖ
Ｃ をクランプする構成とされている。これにより、Ｖ
ＣＥ（Ｑ１）＝ＶＣＥ（Ｑ２）、ＶＣＥ（Ｑ１１）＝Ｖ
ＣＥ（Ｑ１２）として、ＶＣＥの違いによる入力オフセ
ット電圧発生を抑制している。
増幅器のトランジスタＱ５及び抵抗Ｒ１からなるエミッ
タフォロワ回路を省略し、トランジスタＱ６及びＱ１４
により、トランジスタＱ１２、Ｑ１１のコレクタ電圧Ｖ
Ｃ をクランプする構成とされている。これにより、Ｖ
ＣＥ（Ｑ１）＝ＶＣＥ（Ｑ２）、ＶＣＥ（Ｑ１１）＝Ｖ
ＣＥ（Ｑ１２）として、ＶＣＥの違いによる入力オフセ
ット電圧発生を抑制している。
【００１８】また、この演算増幅器では、カレントミラ
ー回路を構成するトランジスタＱ８及びＱ９のエミッタ
面積比を、定電流源９及び５の定電流比Ｉ１：Ｉ２に設
定することにより、トランジスタＱ６のベース電流をト
ランジスタＱ１７のコレクタ電流によって供給し、初段
のトランジスタＱ１、Ｑ２、Ｑ１１及びＱ１２のコレク
タ電流のアンバランス発生をなくし、入力オフセット電
圧の発生を抑制している。
ー回路を構成するトランジスタＱ８及びＱ９のエミッタ
面積比を、定電流源９及び５の定電流比Ｉ１：Ｉ２に設
定することにより、トランジスタＱ６のベース電流をト
ランジスタＱ１７のコレクタ電流によって供給し、初段
のトランジスタＱ１、Ｑ２、Ｑ１１及びＱ１２のコレク
タ電流のアンバランス発生をなくし、入力オフセット電
圧の発生を抑制している。
【００１９】図４は特開昭６２−１４９２０９号公報に
て提案された演算増幅器で、差動対トランジスタＱ２１
及びＱ２２と、ウィルソン型の能動負荷を構成するトラ
ンジスタＱ２３〜Ｑ２６と、トランジスタ２２のコレク
タに接続されたレベルシフト用トランジスタＱ２７と、
Ｑ２６及びＱ２７のコレクタ共通接続点にベースが接続
されたベース接地トランジスタＱ２８と、定電流源１
２、トランジスタＱ２９、Ｑ３０及び抵抗Ｒ５からなる
スタートアップ回路と、ダーリントン接続されたトラン
ジスタＱ３１及びＱ３２と、定電流源１３及び１４とか
ら構成されている。
て提案された演算増幅器で、差動対トランジスタＱ２１
及びＱ２２と、ウィルソン型の能動負荷を構成するトラ
ンジスタＱ２３〜Ｑ２６と、トランジスタ２２のコレク
タに接続されたレベルシフト用トランジスタＱ２７と、
Ｑ２６及びＱ２７のコレクタ共通接続点にベースが接続
されたベース接地トランジスタＱ２８と、定電流源１
２、トランジスタＱ２９、Ｑ３０及び抵抗Ｒ５からなる
スタートアップ回路と、ダーリントン接続されたトラン
ジスタＱ３１及びＱ３２と、定電流源１３及び１４とか
ら構成されている。
【００２０】この演算増幅器では、入力信号源１１から
の入力電圧ＶＩＮがトランジスタＱ２１のベースに入力
され、トランジスタＱ２６及びＱ２７のコレクタ共通接
続点から取り出された信号が、トランジスタＱ３１及び
Ｑ３２を介してトランジスタＱ３２のエミッタより出力
される。
の入力電圧ＶＩＮがトランジスタＱ２１のベースに入力
され、トランジスタＱ２６及びＱ２７のコレクタ共通接
続点から取り出された信号が、トランジスタＱ３１及び
Ｑ３２を介してトランジスタＱ３２のエミッタより出力
される。
【００２１】この演算増幅器は、トランジスタＱ３２の
エミッタ出力端がトランジスタＱ２２のベース、すなわ
ち反転入力端子に帰還接続されており、ボルテージフォ
ロワとして働くベース接地トランジスタＱ２８とレベル
シフト用トランジスタＱ２７のベース・エミッタ間電圧
により、ＶＣＥ（Ｑ２１）とＶＣＥ（Ｑ２２）がそれぞ
れ０．７Ｖ程度に保たれ、また、トランジスタＱ２５及
びＱ２６によるクランプ動作によりＶＣＥ（Ｑ２３）＝
ＶＣＥ（Ｑ２４）に保たれるため、差動バランスが良
く、ＶＣＥの違いによる入力オフセット電圧発生を抑制
している。
エミッタ出力端がトランジスタＱ２２のベース、すなわ
ち反転入力端子に帰還接続されており、ボルテージフォ
ロワとして働くベース接地トランジスタＱ２８とレベル
シフト用トランジスタＱ２７のベース・エミッタ間電圧
により、ＶＣＥ（Ｑ２１）とＶＣＥ（Ｑ２２）がそれぞ
れ０．７Ｖ程度に保たれ、また、トランジスタＱ２５及
びＱ２６によるクランプ動作によりＶＣＥ（Ｑ２３）＝
ＶＣＥ（Ｑ２４）に保たれるため、差動バランスが良
く、ＶＣＥの違いによる入力オフセット電圧発生を抑制
している。
【００２２】
【発明が解決しようとする課題】しかるに、図３に示し
た従来の演算増幅器は、図２に示した従来の演算増幅器
のトランジスタＱ５及び抵抗Ｒ１からなるエミッタフォ
ロワ回路を省略した構成となっており、通常、Ｉ１≪Ｉ
２であるため、トランジスタＱ２及びＱ１２による高イ
ンピーダンスの出力を、トランジスタＱ６の低インピー
ダンスの入力で受ける構成であり、図２に示した従来の
演算増幅器に比較してはるかに低い直流電圧利得しか持
ち得ない。
た従来の演算増幅器は、図２に示した従来の演算増幅器
のトランジスタＱ５及び抵抗Ｒ１からなるエミッタフォ
ロワ回路を省略した構成となっており、通常、Ｉ１≪Ｉ
２であるため、トランジスタＱ２及びＱ１２による高イ
ンピーダンスの出力を、トランジスタＱ６の低インピー
ダンスの入力で受ける構成であり、図２に示した従来の
演算増幅器に比較してはるかに低い直流電圧利得しか持
ち得ない。
【００２３】つまり、図３に示した従来の演算増幅器
は、図２に示した従来の演算増幅器の諸特性を維持した
まま、入力オフセット電圧発生を抑制した回路ではな
く、また、逆に言うと図２の従来の演算増幅器の回路構
成をそのまま維持して、図３の演算増幅器に使用されて
いる補償回路を図２の回路に適用することは不可能であ
る。
は、図２に示した従来の演算増幅器の諸特性を維持した
まま、入力オフセット電圧発生を抑制した回路ではな
く、また、逆に言うと図２の従来の演算増幅器の回路構
成をそのまま維持して、図３の演算増幅器に使用されて
いる補償回路を図２の回路に適用することは不可能であ
る。
【００２４】一方、図４に示した従来の演算増幅器は、
トランジスタＱ３１のベース電流を補償していないた
め、図２の演算増幅器に図４のクランプ回路を適用して
も、図２の電流Ｉ５によりコレクタ電流ＩＣ のアンバ
ランスが生じ、入力オフセット電圧発生を十分抑圧する
ことができない。
トランジスタＱ３１のベース電流を補償していないた
め、図２の演算増幅器に図４のクランプ回路を適用して
も、図２の電流Ｉ５によりコレクタ電流ＩＣ のアンバ
ランスが生じ、入力オフセット電圧発生を十分抑圧する
ことができない。
【００２５】本発明は以上の点に鑑みなされたもので、
アーリー効果による電流アンバランス発生を無くし、ま
た初段の能動負荷の電流アンバランスを打ち消すことに
より、入力オフセット電圧発生を抑制し得る演算増幅器
を提供することを目的とする。
アーリー効果による電流アンバランス発生を無くし、ま
た初段の能動負荷の電流アンバランスを打ち消すことに
より、入力オフセット電圧発生を抑制し得る演算増幅器
を提供することを目的とする。
【００２６】
【課題を解決するための手段】本発明は、上記の目的を
達成するため、第１のカレントミラー回路を能動負荷と
する差動増幅回路の出力端子の電位が、第１のカレント
ミラー回路の接地点からダイオードの順方向電圧２段分
の２Ｖ f 異なる電位にクランプされる構成の演算増幅器
において、差動増幅回路を構成する２個の差動対トラン
ジスタの各コレクタと第１のカレントミラー回路の入力
端子及び出力端子とのそれぞれの間に、ダイオードをそ
れぞれ接続した構成としたものである。
達成するため、第１のカレントミラー回路を能動負荷と
する差動増幅回路の出力端子の電位が、第１のカレント
ミラー回路の接地点からダイオードの順方向電圧２段分
の２Ｖ f 異なる電位にクランプされる構成の演算増幅器
において、差動増幅回路を構成する２個の差動対トラン
ジスタの各コレクタと第１のカレントミラー回路の入力
端子及び出力端子とのそれぞれの間に、ダイオードをそ
れぞれ接続した構成としたものである。
【００２７】 また、本発明は、第１のカレントミラー
回路を能動負荷とする差動増幅回路の出力端子に、第１
のカレントミラー回路を構成する２個のトランジスタと
同じ導電型のトランジスタとエミッタ抵抗とによって構
成されたエミッタフォロワ回路の入力端子が接続された
構成の演算増幅器において、エミッタフォロワ回路を構
成するトランジスタのコレクタ電流を入力電流とし、出
力電流を差動増幅回路を構成する２個の差動対トランジ
スタの共通エミッタに供給する、第２のカレントミラー
回路を設けたものである。
回路を能動負荷とする差動増幅回路の出力端子に、第１
のカレントミラー回路を構成する２個のトランジスタと
同じ導電型のトランジスタとエミッタ抵抗とによって構
成されたエミッタフォロワ回路の入力端子が接続された
構成の演算増幅器において、エミッタフォロワ回路を構
成するトランジスタのコレクタ電流を入力電流とし、出
力電流を差動増幅回路を構成する２個の差動対トランジ
スタの共通エミッタに供給する、第２のカレントミラー
回路を設けたものである。
【００２８】
【作用】本発明では、差動増幅回路を構成する２個の差
動対トランジスタの各コレクタと第１のカレントミラー
回路の入力端子及び出力端子とのそれぞれの間に、ダイ
オードをそれぞれ接続したため、２個の差動対トランジ
スタのコレクタ・エミッタ間電圧を等しくし、かつ、第
１のカレントミラー回路の２個のトランジスタのコレク
タ・エミッタ間電圧を等しくすることができる。
動対トランジスタの各コレクタと第１のカレントミラー
回路の入力端子及び出力端子とのそれぞれの間に、ダイ
オードをそれぞれ接続したため、２個の差動対トランジ
スタのコレクタ・エミッタ間電圧を等しくし、かつ、第
１のカレントミラー回路の２個のトランジスタのコレク
タ・エミッタ間電圧を等しくすることができる。
【００２９】また、本発明では、エミッタフォロワ回路
を構成するトランジスタのコレクタ電流を入力電流と
し、出力電流を差動増幅回路を構成する２個の差動対ト
ランジスタの共通エミッタに供給する、第２のカレント
ミラー回路を設けるようにしたため、エミッタフォロワ
回路を構成するトランジスタのコレクタ電流と等しい大
きさの電流で差動対トランジスタをバイアスすることが
できる。
を構成するトランジスタのコレクタ電流を入力電流と
し、出力電流を差動増幅回路を構成する２個の差動対ト
ランジスタの共通エミッタに供給する、第２のカレント
ミラー回路を設けるようにしたため、エミッタフォロワ
回路を構成するトランジスタのコレクタ電流と等しい大
きさの電流で差動対トランジスタをバイアスすることが
できる。
【００３０】
【実施例】次に、本発明の実施例について説明する。図
１は、本発明の一実施例の回路図を示す。同図中、図２
と同一構成部分には同一符号を付してある。図１に示す
ように、本実施例は、差動対を構成しているＰＮＰトラ
ンジスタＱ１及びＱ２と、２トランジスタ型のカレント
ミラー回路３を構成しているＮＰＮトランジスタＱ３及
びＱ４と、ＮＰＮトランジスタＱ５及び抵抗Ｒ１よりな
るエミッタフォロワ回路と、出力段を構成する定電流源
５及びＮＰＮトランジスタＱ６と、バッファ６と、位相
補償用コンデンサＣ１と、トランジスタＱ１及びＱ３の
各コレクタ間にダイオード接続されたＮＰＮトランジス
タＱ７と、トランジスタＱ２及びＱ４各コレクタ間にダ
イオード接続されたＮＰＮトランジスタＱ８と、２トラ
ンジスタ型のカレントミラー回路４を構成しているＰＮ
ＰトランジスタＱ９及びＱ１０とから構成されている。
１は、本発明の一実施例の回路図を示す。同図中、図２
と同一構成部分には同一符号を付してある。図１に示す
ように、本実施例は、差動対を構成しているＰＮＰトラ
ンジスタＱ１及びＱ２と、２トランジスタ型のカレント
ミラー回路３を構成しているＮＰＮトランジスタＱ３及
びＱ４と、ＮＰＮトランジスタＱ５及び抵抗Ｒ１よりな
るエミッタフォロワ回路と、出力段を構成する定電流源
５及びＮＰＮトランジスタＱ６と、バッファ６と、位相
補償用コンデンサＣ１と、トランジスタＱ１及びＱ３の
各コレクタ間にダイオード接続されたＮＰＮトランジス
タＱ７と、トランジスタＱ２及びＱ４各コレクタ間にダ
イオード接続されたＮＰＮトランジスタＱ８と、２トラ
ンジスタ型のカレントミラー回路４を構成しているＰＮ
ＰトランジスタＱ９及びＱ１０とから構成されている。
【００３１】トランジスタＱ９はそのベース・コレクタ
間が接続され、またコレクタがトランジスタＱ５のコレ
クタに接続されている。トランジスタＱ１０はベースが
トランジスタＱ９のベースに接続され、コレクタがトラ
ンジスタＱ１及びＱ２の各エミッタに接続されている。
トランジスタＱ９及びＱ１０の各エミッタは電源電圧Ｖ
ｃｃが入力される高電位側電源端子に接続されている。
間が接続され、またコレクタがトランジスタＱ５のコレ
クタに接続されている。トランジスタＱ１０はベースが
トランジスタＱ９のベースに接続され、コレクタがトラ
ンジスタＱ１及びＱ２の各エミッタに接続されている。
トランジスタＱ９及びＱ１０の各エミッタは電源電圧Ｖ
ｃｃが入力される高電位側電源端子に接続されている。
【００３２】すなわち、本実施例は、カレントミラー回
路３を能動負荷とするトランジスタＱ１及びＱ２の差動
増幅回路の出力端子が、カレントミラー回路３の接地点
からトランジスタＱ５及びＱ６のベース・エミッタ間電
圧の和、すなわちダイオード順方向電圧２段分異なる電
位にクランプされる演算増幅器において、カレントミラ
ー回路３の入力端子であるトランジスタＱ３のコレクタ
とトランジスタＱ１のコレクタとの間に、ダイオード接
続されたトランジスタＱ７を挿入し、カレントミラー回
路３の出力端子であるトランジスタＱ４のコレクタとト
ランジスタＱ２のコレクタとの間に、ダイオード接続さ
れたトランジスタＱ８を挿入し、更に、上記エミッタフ
ォロワ回路のコレクタ電流を入力電流Ｉ３とし、出力電
流Ｉ１を差動増幅回路のバイアス電流とするカレントミ
ラー回路４を設けたものである。
路３を能動負荷とするトランジスタＱ１及びＱ２の差動
増幅回路の出力端子が、カレントミラー回路３の接地点
からトランジスタＱ５及びＱ６のベース・エミッタ間電
圧の和、すなわちダイオード順方向電圧２段分異なる電
位にクランプされる演算増幅器において、カレントミラ
ー回路３の入力端子であるトランジスタＱ３のコレクタ
とトランジスタＱ１のコレクタとの間に、ダイオード接
続されたトランジスタＱ７を挿入し、カレントミラー回
路３の出力端子であるトランジスタＱ４のコレクタとト
ランジスタＱ２のコレクタとの間に、ダイオード接続さ
れたトランジスタＱ８を挿入し、更に、上記エミッタフ
ォロワ回路のコレクタ電流を入力電流Ｉ３とし、出力電
流Ｉ１を差動増幅回路のバイアス電流とするカレントミ
ラー回路４を設けたものである。
【００３３】本実施例では、反転入力端子１からトラン
ジスタＱ１のベースに第１の入力信号が入力されると共
に、非反転入力端子２からトランジスタＱ２のベースに
第２の入力信号が入力され、これによりトランジスタＱ
２のコレクタから取り出された信号がトランジスタＱ５
及び抵抗Ｒ１からなるエミッタフォロワ回路を介してト
ランジスタＱ６のベースに供給され、ここで増幅されて
トランジスタＱ６のコレクタから取り出され、バッファ
６を介して出力端子７へ出力される。
ジスタＱ１のベースに第１の入力信号が入力されると共
に、非反転入力端子２からトランジスタＱ２のベースに
第２の入力信号が入力され、これによりトランジスタＱ
２のコレクタから取り出された信号がトランジスタＱ５
及び抵抗Ｒ１からなるエミッタフォロワ回路を介してト
ランジスタＱ６のベースに供給され、ここで増幅されて
トランジスタＱ６のコレクタから取り出され、バッファ
６を介して出力端子７へ出力される。
【００３４】次に、本実施例の直流動作における入力オ
フセット電圧発生について説明する。すべてのトランジ
スタＱ１〜Ｑ１０のベース・エミッタ間電圧ＶＢＥ（Ｑ
１）〜ＶＢＥ（Ｑ１０）はそれぞれダイオード順方向電
圧Ｖｆ に等しく、またすべて能動状態にあるものとす
る。また、すべてのトランジスタＱ１〜Ｑ１０の直流電
流増幅率ｈｆｅが等しいものとする。
フセット電圧発生について説明する。すべてのトランジ
スタＱ１〜Ｑ１０のベース・エミッタ間電圧ＶＢＥ（Ｑ
１）〜ＶＢＥ（Ｑ１０）はそれぞれダイオード順方向電
圧Ｖｆ に等しく、またすべて能動状態にあるものとす
る。また、すべてのトランジスタＱ１〜Ｑ１０の直流電
流増幅率ｈｆｅが等しいものとする。
【００３５】この時トランジスタＱ３のコレクタとトラ
ンジスタＱ７のエミッタとの接続点（ノードＡ）と、ト
ランジスタＱ２及びＱ８の各コレクタ共通接続点（ノー
ドＢ）とにおいて、次式が成立する。
ンジスタＱ７のエミッタとの接続点（ノードＡ）と、ト
ランジスタＱ２及びＱ８の各コレクタ共通接続点（ノー
ドＢ）とにおいて、次式が成立する。
【００３６】 ＩＣ（Ｑ１）＝ＩＣ（Ｑ３）＋Ｉ４ （１４） ＩＣ（Ｑ２）＝ＩＣ（Ｑ４）＋Ｉ５ （１５） ただし、上式中、ＩＣ はコレクタ電流である。
【００３７】 また、ノードＢにおいて ＶＣ（Ｑ４）＝ＶＢ（Ｑ５）−｜ＶＣＥ（Ｑ８）｜ ＝２Ｖｆ−Ｖｆ ＝Ｖｆ （１６） が成立する。ただし、上式中、ＶＢ はベース電圧であ
る。従って、（６）式と（１６）式とから次式が成立す
る。
る。従って、（６）式と（１６）式とから次式が成立す
る。
【００３８】 ｜ＶＣＥ（Ｑ３）｜＝Ｖｆ＝｜ＶＣＥ（Ｑ４）｜ （１７） 従って、 ＩＣ（Ｑ３）＝ＩＣ（Ｑ４） （１８） となり、アーリー効果によるトランジスタＱ３、Ｑ４の
コレクタ電流アンバランスは発生しない。
コレクタ電流アンバランスは発生しない。
【００３９】また、各コレクタ電流の間には次式の関係
がある。
がある。
【００４０】 ＩＣ（Ｑ３）＋ＩＣ（Ｑ４）≒Ｉ１＝ＩＣ（Ｑ１０）＝Ｉ３ （１９） Ｉ３＝ＩＣ（Ｑ９）＋｛（ＩＣ（Ｑ９）＋ＩＣ（Ｑ１０））／ｈｆｅ｝ （２０） 従って、（１９）式及び（２０）式から次式が成立す
る。
る。
【００４１】 Ｉ４＝（ＩＣ（Ｑ３）＋ＩＣ（Ｑ４））／ｈｆｅ≒ＩＣ（Ｑ１０）／ｈｆｅ ≒ＩＣ（Ｑ９）／ｈｆｅ＝ＩＣ（Ｑ５）／ｈｆｅ＝Ｉ５ （２１） ただし、１／ｈｆｅ ２のオーダーの誤差は無視した。
【００４２】これにより、（１４）式、（１５）式、
（１８）式及び（２１）式を整理すると次式が成立す
る。
（１８）式及び（２１）式を整理すると次式が成立す
る。
【００４３】 ＩＣ（Ｑ１）＝ＩＣ（Ｑ２） （２２） また、 ＶＣ（Ｑ１）＝ＶＣ（Ｑ２）＝２Ｖｆ （２３） つまり、 ＶＣＥ（Ｑ１）＝ＶＣＥ（Ｑ２） （２４） （２２）式及び（２４）式から次式が成立する。
【００４４】 ＶＢＥ（Ｑ１）＝ＶＢＥ（Ｑ２） （２５） （２５）式からわかるように、本実施例のトランジスタ
Ｑ１及びＱ２のベース入力電圧、すなわち反転入力端子
１と非反転入力端子２の電圧はそれぞれ等しくなり、入
力オフセット電圧は発生しない。
Ｑ１及びＱ２のベース入力電圧、すなわち反転入力端子
１と非反転入力端子２の電圧はそれぞれ等しくなり、入
力オフセット電圧は発生しない。
【００４５】なお、本発明は上記の実施例に限定される
ものではなく、例えばトランジスタＱ１〜Ｑ１０を図１
とは逆導電型のトランジスタを使用した構成、すなわち
トランジスタＱ１、Ｑ２、Ｑ９及びＱ１０をＮＰＮ型ト
ランジスタで構成し、かつ、トランジスタＱ３〜Ｑ８を
ＰＮＰ型トランジスタで構成しても良いことは勿論であ
る。ただし、この場合は図１のＶｃｃ電源端子は低電位
側電源端子に変更する必要がある。
ものではなく、例えばトランジスタＱ１〜Ｑ１０を図１
とは逆導電型のトランジスタを使用した構成、すなわち
トランジスタＱ１、Ｑ２、Ｑ９及びＱ１０をＮＰＮ型ト
ランジスタで構成し、かつ、トランジスタＱ３〜Ｑ８を
ＰＮＰ型トランジスタで構成しても良いことは勿論であ
る。ただし、この場合は図１のＶｃｃ電源端子は低電位
側電源端子に変更する必要がある。
【００４６】また、ダイオード接続されたトランジスタ
Ｑ７及びＱ８の代わりにＰＮ接合ダイオードを接続して
もよい（換言すると、ダイオード接続されたトランジス
タとＰＮ接合ダイオードとは実質的に同一であり、本明
細書のダイオードとは両者を包含する）。
Ｑ７及びＱ８の代わりにＰＮ接合ダイオードを接続して
もよい（換言すると、ダイオード接続されたトランジス
タとＰＮ接合ダイオードとは実質的に同一であり、本明
細書のダイオードとは両者を包含する）。
【００４７】
【発明の効果】以上説明したように、本発明によれば、
差動増幅回路を構成する２個の差動対トランジスタの各
コレクタと差動増幅回路の能動負荷の第１のカレントミ
ラー回路の入力端子及び出力端子との間にそれぞれ直列
に挿入したダイオードにより、２個の差動対トランジス
タのコレクタ・エミッタ間電圧を等しくし、かつ、第１
のカレントミラー回路の２個のトランジスタのコレクタ
・エミッタ間電圧を等しくするようにしたため、アーリ
ー効果による電流のアンバランス発生を抑圧することが
できる。
差動増幅回路を構成する２個の差動対トランジスタの各
コレクタと差動増幅回路の能動負荷の第１のカレントミ
ラー回路の入力端子及び出力端子との間にそれぞれ直列
に挿入したダイオードにより、２個の差動対トランジス
タのコレクタ・エミッタ間電圧を等しくし、かつ、第１
のカレントミラー回路の２個のトランジスタのコレクタ
・エミッタ間電圧を等しくするようにしたため、アーリ
ー効果による電流のアンバランス発生を抑圧することが
できる。
【００４８】また、本発明によれば、第２のカレントミ
ラー回路により、差動増幅回路の出力端子に入力端子が
接続されたエミッタフォロワ回路を構成するトランジス
タのコレクタ電流と等しい大きさの電流で差動対トラン
ジスタをバイアスするようにしたため、第１のカレント
ミラー回路の電流アンバランスを打ち消すことができ
る。
ラー回路により、差動増幅回路の出力端子に入力端子が
接続されたエミッタフォロワ回路を構成するトランジス
タのコレクタ電流と等しい大きさの電流で差動対トラン
ジスタをバイアスするようにしたため、第１のカレント
ミラー回路の電流アンバランスを打ち消すことができ
る。
【００４９】従って、以上より本発明によれば、図３に
示した従来の演算増幅器よりも高い直流電圧利得で、入
力オフセット電圧発生を従来の演算増幅器よりも十分に
抑制することができる。
示した従来の演算増幅器よりも高い直流電圧利得で、入
力オフセット電圧発生を従来の演算増幅器よりも十分に
抑制することができる。
【図１】本発明の一実施例の回路図である。
【図２】従来の一例の回路図である。
【図３】従来の他の例の回路図である。
【図４】従来の更に他の例の回路図である。
１ 反転入力端子 ２ 非反転入力端子 ３ 第１のカレントミラー回路 ４ 第２のカレントミラー回路 ５ 定電流源 ６ バッファ ７ 出力端子 Ｑ１、Ｑ２ 差動対を構成するＰＮＰトランジスタ Ｑ３、Ｑ４、Ｑ６ ＮＰＮトランジスタ Ｑ５ エミッタフォロワ用ＮＰＮトランジスタ Ｑ７、Ｑ８ ダイオード接続されたＮＰＮトランジスタ Ｑ９、Ｑ１０ ＰＮＰトランジスタ
Claims (2)
- 【請求項１】 第１のカレントミラー回路を能動負荷と
する差動増幅回路の出力端子の電位が、該第１のカレン
トミラー回路の接地点からダイオードの順方向電圧２段
分の２Ｖ f 異なる電位にクランプされる構成の演算増幅
器において、 前記差動増幅回路を構成する２個の差動対トランジスタ
の各コレクタと前記第１のカレントミラー回路の入力端
子及び出力端子とのそれぞれの間に、ダイオードをそれ
ぞれ接続したことを特徴とする演算増幅器。 - 【請求項２】 第１のカレントミラー回路を能動負荷と
する差動増幅回路の出力端子に、該第１のカレントミラ
ー回路を構成する２個のトランジスタと同じ導電型のト
ランジスタとエミッタ抵抗とによって構成されたエミッ
タフォロワ回路の入力端子が接続された構成の演算増幅
器において、 前記エミッタフォロワ回路を構成するトランジスタのコ
レクタ電流を入力電流とし、出力電流を前記差動増幅回
路を構成する２個の差動対トランジスタの共通エミッタ
に供給する、第２のカレントミラー回路を設けたことを
特徴とする演算増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6203168A JP2682460B2 (ja) | 1994-08-29 | 1994-08-29 | 演算増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6203168A JP2682460B2 (ja) | 1994-08-29 | 1994-08-29 | 演算増幅器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0870221A JPH0870221A (ja) | 1996-03-12 |
| JP2682460B2 true JP2682460B2 (ja) | 1997-11-26 |
Family
ID=16469582
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6203168A Expired - Fee Related JP2682460B2 (ja) | 1994-08-29 | 1994-08-29 | 演算増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2682460B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006025377A (ja) | 2004-07-09 | 2006-01-26 | Sharp Corp | 受光アンプ回路および光ピックアップ |
-
1994
- 1994-08-29 JP JP6203168A patent/JP2682460B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0870221A (ja) | 1996-03-12 |
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |