JPH0258911A - 電力増幅回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は半導体集積回路（ＩＣ）の内蔵に好適する電
力増幅回路に関する。

（従来の技術） 一般にＩＣ化した電力増幅回路は第５図〜第７図の構成
に示すものであ゛った。

第５図に示すものはエミッタ接地トランジスタＱ１、出
力段トランジスタＱ２、このトランジスタＱ２とは逆極
性の出力段トランジスタＱ３、トランジスタＱ２、Ｑ３
にバイアス電圧を印加するダイオードＤ１、Ｄ２それに
定電流１１から構成されるものである。端子ＩＮは入力
端子であり、初段回路、例えば差動増幅段の出力等が接
続される。またＯＵＴは出力端子、Ｃは位［口補償用コ
ンデンサである。

第５図における上側最大出力振幅は、定電流源１１が理
想電流源であるとすれば、ＶＣＣ’ＢＥ（Ｑ２）であり
、下側最大出力振幅はＶ　ＣＥｓａｔ（Ｑ　１）　＋　
Ｖ　ＢＥ　（Ｑ３）である。大きな出力電流を得るには
出力段トランジスタＱ２、Ｑ３の面積を大きくしなけれ
ばならない。ＩＣ化において特にＰＮＰ　）ランジスタ
Ｑ３は面積的に不利なラテラルＰＮＰ　ｌ−ランジスタ
を使用することが一般的であり、このため非常に大きな
面積を占めてしまうことになる。面積の足りないラテラ
ルＰＮＰトランジスタは大電流時の電流増幅率か著しく
低下する。従って、この回路により大電力増幅回路の設
計は困難であった。

第６図はトランジスタＱ１および定電流源１１とからな
るエミッタフォロア回路によって構成されるものである
。ＩＮは入力端子ＩＮであり、初段回路として例えば差
動増幅段の出力等が接続され、ＯＵＴは出力端子である
。

第６図において、出力端子ＯＵＴに接続された負荷から
電流を引き込むのは定電流源■１てあり、大電流を引き
込むためには定電流源■１に常時少なくとも最大出力電
流と等しい電流を流していなければならず消費電力か大
きくなってしまう。このため大出力電力増幅回路として
は適さないものである。

第７図はエミッタ接地トランジスタＱ１および２段のエ
ミッタフォロアトランジスタＱ６　Ｑ２によって出力端
子ＯＵＴから出力電流を流し出し、トランジスタＱ１お
よびこれとは逆極性のエミッタ接地のトランジスタＱ４
、さらにトランジスタＱ１と同極性のエミッタ接地トラ
ンジスタＱ３によって出力電流を引き込むように構成し
たものである。

第７図において、大出力の電力増幅回路を得ようとする
場合、トランジスタＱ２およびＱ３さらにはトランジス
タＱ４．０６等に大電流が流れるため、大きな素子面積
を必要とする。ＩＣ化したとき特にトランジスタＱ４は
１Ｉｉｌｉ積的にも大電流時の電流増幅率の伸びにも不
利なラテラルＰＮＰか使用されることが一般的あり、チ
ップサイズが非常に大きなものになる。またラテラルＰ
ＮＰ　）ランジスタはＮＰＮ　）ランジスタと比較する
と、エミッタ接地としたときに、電流増幅率が１となる
周波数Ｆ　Ｔ　（Ｔｒａｎｓｉｔｉｏｎ　Ｆｒｅｑｕｅ
ｎｃｙ）が低い。トランジスタＱ４はエミッタ接地で使
用しているため、増幅回路の発振安定度が極めて悪いも
のとなる。従ってトランジスタＱ１のベース・コレクタ
間に接続した位相補償用のコンデンサＣは大容量のもの
が必要となる。さらに発振防止用として出力端子ＯＵＴ
と基準電位との間に外付のコンデンサＣ等を必要とする
ことが多くＩＣ化には適ＸＴ さないものであった。

（発明が解決しようとする課題） 上記した従来のＩＣ化により大出力の得られる電力増幅
回路はＦＴの低いラテラルＰＮＰの使用により発振安定
度か悪く、大容量の位相補償のコンデンサを必要とする
ためにこれを内蔵するにはチップサイズが大きくなって
しまう。またラテラルＰＮＰ　）ランジスタに大電流を
流すため、ベース周囲長を非常に長くしなければならず
、これがますますチップサイズを大きなものとし、低価
格化に不利であった。

この発明は上記した問題点を除去し、発振安定度が高い
とともにチップサイズの小さな電力増幅回路を提供する
ことを目的とするものである。

［、発明の構成］ （課題を解決するための手段） この発明の電力増幅回路はエミッタフォロア回路とこれ
に続くエミッタ接地回路とから構成される増幅段を２系
統ｈ″し、それぞれのエミッタフォロア回路を構成する
トランジスタのベースを共通接続した端子を入力端子と
する。上記の２系統の増幅段を構成する一方のエミッタ
接地回路を構成するトランジスタのコレクタと基準電圧
源との間に定電流源を挿入し、一方のエミッタ接地を回
路構成するトランジスタのコレクタは上記２系統の増幅
段を構成するエミッタフォロア回路とは別のエミッタフ
ォロア回路を構成するトランジスタのベースに信号電流
を与えるように接続し、そのエミッタフォロア回路を構
成するトランジスタのエミッタと他方のエミッタ接地回
路を構成するトランジスタのコレクタを接続した端子を
出力端子とする。

（作　用） 」二記した手段により、入力端子に人力（６号か印加さ
れると、２系統の増幅段のそれぞれのエミッタ接地トラ
ンジスタのコレクタはいずれも同一のｈ゛向にコレクタ
電流を流そうとする。これによリ一方のエミッタ接地ト
ランジスタのコレクタに続くエミッタフォロアトランジ
スタのエミッタ電流と他方のエミッタ接地トランジスタ
のコレクタ電流とはプッシュプル動作となり、電力増幅
回路として作用する。この電力増幅回路を構成するエミ
ッタフォロアおよびエミッタ接地回路のトランジスタは
全て同極性のトランジスタで構成でき、信号増幅用素子
としてのラテラルＰＮＰ　トランジスタを使用しないで
こと済むようにしてなる。

（実施例） 以下、この発明の一実施例につき図面を参照して詳細に
説明する。

第１図において、入力端子ＩＮにそれぞれのベースを接
続したエミッタフォロアのトランジスタＱｌ、Ｑ２のそ
れぞれコレクタは電源ＶＣＣに接続する。トランジスタ
Ｑ１のエミッタは抵抗Ｒ１を介して電源ＶＩＥＥに接続
するとともにエミッタを電源ＶＩＥＩＥに接続したエミ
ッタ接地のトランジスタＱ３のベースに接続する。トラ
ンジスタＱ２のエミッタは抵抗Ｒ２を介して電源Ｖ　Ｅ
Ｅに接続するとともにエミッタを電源ＶＩｒ：、Ｅに接
続したエミッタ接地のトランジスタＱ４のベースに接続
する。トランジスタＱ３のコレクタは定電流源１１を介
して電源ｖｃｃに接続するとともにコレクタを電源■。

０に接続したエミッタフォロアのトランジスタＱ５のベ
ースに接続する。トランジスタＱ５のエミッタとトラン
ジスタＱ４のコレクタは接続し、その接続点を出力端子
ＯＵＴとをしている。

上記した構成において、入力端子ＩＮにトランジスタＱ
１、Ｑ２のベース電流か増加する方向の圧の人力信号が
印加されたとする。すると、トランジスタＱ１、Ｑ２の
エミッタにベースをそれぞれ接続したトランジスタＱ３
、Ｑ４のベース電流も増加する。これにより、トランジ
スタＱ３−１Ｑ４のコレクタ電流が増加する方向に動作
する。このとき出力段のトランジスタＱ５のベース電流
は減少する方向であり、そのエミッタ電流も減少する。

トランジスタＱ４のコレクタ電流は増幅する方向であり
、出力端子ＯＵＴに接続された図示しない負荷から電流
を引き込む。

また入力端子ＩＮにトランジスタＱ　Ｉ　、Ｑ　ｉのへ
一ス電流が減少する方向に負の入力信号が印加されたと
する。これによりトランジスタＱ３、Ｑ４のベース電流
も減少する方向に動作する。定電流源１１から供給され
るトランジスタＱ５のベース電流は増加することから、
そのエミッタ電流も増加する。トランジスタＱ４のコレ
クタ電流は減少する方向にあり、出力端子ＯＵＴに接続
された負荷に電流を流し出す。アイドル電流１１はＶＢ
Ｅ（Ｑ＋　）＋ＶＢＥ（Ｑ３　）−ＶＢＩＥ（Ｑ２　）
　十ＶＢＥ（Ｑ４）を満足する直に定まる。エミッタフ
ォロアトランジスタＱｌ、Ｑ２のエミッタ面積が等しい
としたときのアイドル電流１１はＩ　ｌＸＮ２　／Ｎ１
となる。ここでＮ、、Ｎ２はそれぞれトランジスタＱ３
、Ｑ４のエミッタ面積である。

第２図は第１図の人力部にトランジスタＱ６〜Ｑ　５　
、定電流源■２からなる差動増幅段を接続し、演算増幅
器を構成してなるものである。利得は負帰還率を決めて
いる抵抗Ｒ３、Ｒ，によって（１＋　Ｒ４／　Ｒ３）と
なる。

第１図および第２図において、出力端子ＯＵＴの出力振
幅が下側に振れているときにはトランジスタＱ３が飽和
し、そのコレクタ電位、換言すればトランジスタＱ５の
ベース電位は、ＶＥＥ十ＶｃＥｓａｔ　（Ｑ３）まで下
がっておりトランジスタＱ５はカットオフする。すると
トランジスタＱ５のベース・エミッタ間に加わる逆方向
電圧は第２図において、最大てＯ［ＶＥＥ”　ＶＣＥ　
Ｓ　ａ　ｔ　　（Ｑ　３　）　］となり、低電源電圧に
て動作させないと、トランジスタＱ５が破壊する可能性
がある。

第８図〜第１０図は上記した動作波形成を示すものであ
る。第８図は出力端子ＯＵＴの出力波形を示し、第９図
はトランジスタＱ３のコレクタ電位の変化を示し、第１
０図はトランジスタＱ５のベース・エミッタ間電圧の変
化を示している。なお第８図〜第１０図の時間軸は一致
させである。

上記した実施例の各トランジスタＱ１〜Ｑ？はＦＴの高
い全て同極性のトランジスタで構成できることから発振
安定度が高くなり、位相補供用などのコンデンサを不要
もしくは小容量とすることからチップサイズを極力小さ
なものとすることができる。

第３図はこの発明の他の実施例を示し、この実施例は高
電源電圧で使用してもトランジスタＱ５が破壊すること
のないように対応したものである。

第１図と異なる部分はトランジスタＱ５のエミッタとト
ランジスタＱ４のコレクタとの接続点にアノードを、ト
ランジスタＱ３のベースにカソードを接続したダイオー
ドＤ１を備えた点にある。

図において、出力の振幅が下側に振れたときのトランジ
スタＱ５はカットオフするが、そのベース・エミッタ間
に加わる逆方向電圧はダイオードＤ１がオンすることに
よってダイオードＤ１の順方向電圧見上にならない。ま
た出力振幅が下側に振れているとき、出力端子ＯＵＴは
これに接続された負荷から電流を引き込む。この電流は
トランジスタＱ４たけでなく、オンしたダイオードＤ１
を介してトランジスタＱ３にも引き込まれるため負荷か
ら電流を引き込む能力はダイオードＤ１のない場合に比
して白゛利となる。

第１１図〜第１３図は上記した動作波形を示すものであ
り、第１１図は出力端子ＯＵＴの出力波形を示し、第１
２図はトランジスタＱ３のコレクタ電位の変化を示し、
第１３図はトランジスタＱ５のベース・エミッタ間電圧
の変化を示している。

ここでも第１１図〜第１３図の時間軸は一致させである
。

第４図はこの発明のもう一つの他の実施例を示すもので
ある。この実施例は第３図に示す回路が負の出力振幅の
ときにトランジスタＱ３がオフすることに起因するスイ
ッチング歪の発生を防止するものである。第３図と異な
るところはダイオードＤ１のカソードをトランジスタＱ
３のコレクタに接続するとともにこの接続点とトランジ
スタＱ５のベース間にダイオードＤ２　、Ｄ３を図示の
極性で直列接続したものである。ダイオードＤ２、Ｄ３
の追加によって出力端子ＯＵＴの出力振幅が負のときで
もトランジスタＱ５のベース・エミッタ間にバイアス電
圧が加わり、トランジスタＱ５がオフしないようにして
いる。

従って、この実施例によれば、出力振幅が負のときでも
トランジスタＱ５はオフせず、トランジスタＱ５のオン
、オフにともなうスイッチング歪の発生を防１トできる
。

［発明の効果］ 以上記載したようにこの発明の電力増幅回路によれば、
トランジスタを全て同極性のもので構成できることから
面積および性能の面から釘列なＮＰ　Ｎ　Ｉ−ランジス
タを使用して発振安定度が高く、チップサイズの小さな
ものにできる。

【図面の簡単な説明】

第１図はこの発明の一実施例を示す回路図、第２図は第
１図を演神増幅器に利用した例を示す回路図、第３図は
この発明の他の実施例を示す回路図、第４図はこの発明
のもう一つの他の実施例を示す回路図、第５図〜第７図
は何れも従来の例を示す回路図、第８図〜第１０図は何
れも第１図の要部の波形図、第１１図〜第１３図は何れ
も第３図の要部の波形図である。 Ｑ１〜Ｑ５・・・・・・・・・トランジスタＲＩ　、Ｒ
２・・・・・・・・・抵抗 ■１・・・・・・・・・・・・・・・・・・定電流源Ｄ 〜Ｄ３ ・・・・・・・・ダイオ− ド

Claims (3)

【特許請求の範囲】
1. （１）エミッタフォロアの第１のトランジスタと、この
   トランジスタのコレクタに電流を流す第１の手段と、前
   記第１のトランジスタのエミッタからベースに信号電流
   が伝達される手段を有するエミッタ接地の第２のトラン
   ジスタと、このトランジスタにコレクタ電流を流す第２
   の手段と、前記第２のトランジスタのコレクタからベー
   スに信号電流が伝達される手段を有するエミッタフォロ
   アの第３のトランジスタと、エミッタフォロアの第４の
   トランジスタと、このトランジスタにコレクタ電流を流
   す第３の手段と、前記第４のトランジスタのエミッタか
   らベースに信号電流が伝達される手段を有するエミッタ
   接地の第５のトランジスタとを備え、前記第１のトラン
   ジスタおよび第４のトランジスタのベースには同一もし
   くは互いに比例した入力信号を印加し、前記第３のトラ
   ンジスタおよび第５のトランジスタをプッシュプル駆動
   してなることを特徴とする電力増幅回路。
2. （２）前記第３のトランジスタのベース・エミッタ間に
   該第３のトランジスタがオンしているときはオフし、オ
   フしているときはオンする少なくとも１個のダイオード
   あるいはダイオード接続のトランジスタを接続してなる
   請求項第１記載の電力増幅回路。
3. （３）前記第３のトランジスタのベースおよび前記第２
   のトランジスタのコレクタとの間に該第３のトランジス
   タのベース・エミッタ間電圧を付与するバイアス回路を
   有してなる請求項第２記載の電力増幅回路。