JP2002076779A - 増幅回路 - Google Patents

Abstract

(57)【要約】 【課題】 低インピーダンス負荷を低消費電力で駆動す
るようにした増幅回路を提供すること。 【解決手段】 差動増幅部１０は、入力信号の差動増幅
を行う。駆動部３０は、差動増幅部１０からの出力電圧
を、電圧値として反対方向にシフトする反転部２１と、
この反転部２１から出力される電圧値と反比例にある大
きさの電圧を生成する演算部２２とからなる。プッシュ
プル部３０は、差動増幅部１０からの出力と駆動部２０
からの出力とにより、一対のＭＯＳトランジスタＱ６、
Ｑ７を相補的に動作させる。出力部４０は、駆動部２０
からの出力とプッシュプル部３０からの出力とにより、
同一導電型のＮＭＯＳトランジスタＱ８、Ｑ９を動作さ
せる。ＮＭＯＳトランジスタＱ８、Ｑ９は、しきい値電
圧が低いものを使用するのが好ましい。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、低インピーダンス
負荷を低消費電力で駆動できるようにした増幅回路に関
する。

【０００２】

【従来の技術】従来、ＣＭＯＳ演算増幅回路のような増
幅回路は、図４に示すように、差動入力部１、駆動部
２、および出力部３から構成されている。そして、出力
部３は、図示のように、駆動部２からの２つの出力電圧
Ｖｐ、Ｖｎにより、ＰＭＯＳトランジスタＱ１１とＮＭ
ＯＳトランジスタＱ１２とを相補的に動作させるプッシ
ュプル出力回路から構成されている。

【０００３】出力部３として上述のプッシュプル回路を
使用する場合に、ＰＭＯＳトランジスタＱ１１をオン状
態にするためには、出力部３の電源電圧ＶＤＤは、駆動
部２の出力電圧Ｖｐよりもしきい値電圧Ｖｔｈ分だけ大
きくする必要がある。

【０００４】

【発明が解決しようとする課題】ところで、上述した従
来の増幅回路において、低インピーダンスの負荷（例え
ばインピーダンスが１６Ωのヘッドフォン）を駆動する
場合には、出力部３の電源電圧ＶＤＤが大きくなると、
その負荷に大きな電流が流れて消費電力が大きくなるの
で、その消費電力の低減化が望まれていた。

【０００５】そこで、本発明の目的は、上記の点に鑑
み、低インピーダンス負荷を低消費電力で駆動するよう
にした増幅回路を提供することにある。

【０００６】

【課題を解決するための手段】上記課題を解決し、本発
明の目的を達成するために、請求項１〜請求項３に記載
の各発明は以下のように構成した。すなわち、請求項１
に記載の発明は、入力信号を増幅する増幅部と、前記増
幅部の出力が所定値以下の場合には略一定のゲインにな
り、前記増幅部の出力が所定値以上の場合にはゲインが
大となる駆動部と、前記増幅回路からの出力と前記駆動
回路からの出力とにより、一対のトランジスタを相補的
に動作させる、プッシュプル部と、前記プッシュプル部
の出力により駆動する第１のトランジスタと、前記駆動
部の出力により駆動する第２のトランジスタとからな
り、前記両トランジスタは同一導電型からなる出力部
と、を備えるようにしたことを特徴とするものである。

【０００７】請求項２に記載の発明は、請求項１に記載
の増幅回路において、前記駆動部は、前記増幅部の出力
電圧を、電圧値としては反対方向にシフトする反転部
と、この反転部から出力される電圧値と反比例関係にあ
る大きさの電圧を生成する演算部と、を含んでいること
を特徴とするものである。このような構成からなる請求
項１、請求項２に記載の各発明によれば、出力部は、電
源電圧が低くても増幅動作ができるので、低インピーダ
ンス負荷を低消費電力で駆動することができる。

【０００８】請求項３に記載の発明は、請求項１または
請求項２に記載の増幅回路において前記出力部の第１お
よび第２のトランジスタはＮＭＯＳトランジスタからな
り、かつ、その各しきい値電圧は低いものを使用するよ
うにしたことを特徴とするものである。このような構成
からなる請求項３に記載の発明によれば、第１および第
２のトランジスタを、各しきい値電圧が低いものを使用
するようにした。このため、通常のしきい値電圧のもの
を使用する場合に比べてプッシュプル部の電源電圧も低
くでき、ＣＭＯＳ演算増幅回路の消費電力もより低減化
できる。

【０００９】

【発明の実施の形態】以下、本発明の増幅回路の実施形
態について、図１を参照して説明する。この実施形態に
係る増幅回路は、図１に示すように、差動増幅部１０
と、駆動部２０と、プッシュプル部３０と、出力部４０
とを、少なくとも備えている。差動増幅部１０は、ＭＯ
Ｓトランジスタから構成する一般的な差動増幅器であ
り、その出力が駆動部２０のＰＭＯＳトランジスタＱ１
のゲートに供給されるようになっている。

【００１０】駆動部３０は、差動増幅部１０からの出力
電圧を、電圧値として反対方向にシフトする反転部２１
と、この反転部２１から出力される電圧値と反比例にあ
る大きさの電圧を生成する演算部２２とから構成する。
反転部２１は、図１に示すように、電源電圧ＶＤＤ１が
供給される電源ライン１と電位が接地電位ＶＳＳになっ
ている接地ライン２との間に、ＰＭＯＳトランジスタＱ
１と、ダイオード接続されたＮＭＯＳトランジスタＱ２
と、ＮＭＯＳトランジスタＱ３とを直列に接続させるこ
とにより構成されている。そして、ＰＭＯＳトランジス
タＱ１のゲートが後述のＰＭＯＳトランジスタＱ７のゲ
ートに接続されるとともに、ＮＭＯＳトランジスタＱ
２、Ｑ３の各ゲートは同電位になるように共通に接続さ
れている。ここで、電源電圧ＶＤＤ１は、例えば１．８
〜２．６Ｖ程度である。

【００１１】演算部２２は、電源ライン１と接地ライン
２との間に、電流源６と、ＮＭＯＳトランジスタＱ５
と、ＮＭＯＳトランジスタＱ４とを直列に接続させるこ
とにより構成されている。さらに、ＮＭＯＳトランジス
タＱ４のゲートとＮＭＯＳトランジスタＱ５のドレイン
とが同電位になるように接続されている。また、反転部
２１のＮＭＯＳトランジスタＱ２、Ｑ３の両ゲートと、
演算部２２のＮＭＯＳトランジスタＱ５のゲートとが同
電位になるように接続されている。さらに、ＮＭＯＳト
ランジスタＱ４のゲートが、プッシュプル部３０のＮＭ
ＯＳトランジスタＱ６と出力部４０のＮＭＯＳトランジ
スタＱ９とに接続されている。

【００１２】プッシュプル部３０は、差動増幅部１０か
らの出力と駆動部２０からの出力とにより、一対のＭＯ
ＳトランジスタＱ６、Ｑ７を相補的に動作させるように
なっている。すなわち、プッシュプル出力３０は、電源
ライン１と接地ライン２との間に、ＰＭＯＳトランジス
タＱ７と、ＮＭＯＳトランジスタＱ６とが直列に接続さ
れることにより構成されている。また、ＰＭＯＳトラン
ジスタＱ７のドレインとＮＭＯＳトランジスタＱ６のド
レインとが共通に接続される共通接続部が、出力部４０
のＮＭＯＳトランジスタＱ８のゲートに接続されてい
る。

【００１３】出力部４０は、駆動部２０からの出力とプ
ッシュプル部３０からの出力とにより、同一導電型のＮ
ＭＯＳトランジスタＱ８、Ｑ９を動作させるようになっ
ている。すなわち、出力部４０は、ＮＭＯＳトランジス
タＱ８とＮＭＯＳトランジスタＱ９とを直列に接続する
とともに、ＮＭＯＳトランジスタＱ８のドレインに電源
電圧ＶＤＤ２が供給され、ＮＭＯＳトランジスタＱ９の
ソースが接地ラインに接続され、ＮＭＯＳトランジスタ
Ｑ８のソースから出力電圧Ｖｏを取り出すようになって
いる。ここで、電源電圧ＶＤＤ２は、例えば０．９Ｖ〜
３．６Ｖ程度である。

【００１４】次に、このような構成からなる実施形態に
かかる増幅回路の動作について説明する。まず、この実
施形態の駆動部２０とプッシュプル部３０の動作につい
て説明する。差動増幅部１０に入力信号が供給される
と、その入力信号が差動増幅されて入力信号に応じた電
圧が出力され、これがＰＭＯＳトランジスタＱ１の入力
電圧Ｖ１となる。この入力電圧Ｖ１は、ＰＭＯＳトラン
ジスタＱ１によって電圧−電流変換され、さらに、ＮＭ
ＯＳトランジスタＱ２、Ｑ３によって電流−電圧変換さ
れた電圧がＮＭＯＳトランジスタＱ５のゲートに出力さ
れる。

【００１５】ＮＭＯＳトランジスタＱ５のゲートに印加
される電圧が下降すると、ＮＭＯＳトランジスタＱ５の
オン抵抗が大きくなり、電流源６の電流との電圧降下に
より演算部２２の出力電圧Ｖ２は上昇する。このよう
に、演算部２２は、反転部２１から出力される電圧値と
反比例関係にある大きさの電圧を生成する。いま、入力
電圧Ｖ１が上昇すると、ＰＭＯＳトランジスタＱ１に流
れる電流が減少し、ＮＭＯＳトランジスタＱ２、Ｑ３の
ゲートの電圧ＶＡが減少し、この結果、演算部２２の出
力電圧ＶＣが上昇し、この出力電圧ＶＣがＮＭＯＳトラ
ンジスタＱ６に印加される。このとき、入力電圧Ｖ１
は、ＰＭＯＳトランジスタＱ７のゲートの電位を上昇さ
せる。

【００１６】一方、入力電圧Ｖ１が下降すると、ＰＭＯ
ＳトランジスタＱ１に流れる電流が増加し、ＮＭＯＳト
ランジスタＱ２、Ｑ３のゲートの電圧ＶＡが上昇し、こ
の結果、ＮＭＯＳトランジスタＱ５のオン抵抗が小さく
なり、ＮＭＯＳトランジスタＱ４のオン抵抗が支配的に
なる。結果として、出力電圧ＶＣは一定となる。以上か
らわかるように、反転部２１は、差動増幅部１０の出力
電圧を反対方向（出力電圧が上昇すれば下降、下降すれ
ば上昇する方向）にシフトする。演算部２２は、その反
転部２１から出力される電圧値と反比例関係にある大き
さの電圧を生成する。従って、駆動部２０の全体の動作
は、入力電圧Ｖ１がある電圧値になるまではその出力電
圧が略一定となってゲインが略一定であると共に、入力
電圧Ｖ１がある電圧値になるとその出力電圧が増加して
ゲインが大きくなるように動作する。

【００１７】次に、この実施形態の出力部４０の動作に
ついて説明する。まず、駆動部２０の入力電圧Ｖ１が下
降した場合の動作について説明すると、以下のようにな
る。すなわち、駆動部２０の入力電圧Ｖ１が下降する
と、ＰＭＯＳトランジスタＱ７のドレイン電圧ＶＤが上
昇する。このドレイン電圧ＶＤは、ＮＭＯＳトランジス
タＱ８のゲートに印加されているので、これにより、出
力部４０の出力電圧Ｖｏは上昇する。このときには、後
述のように、演算部２２の出力電圧ＶＣの電圧変化は小
さく、その出力電圧ＶＣがＮＭＯＳトランジスタＱ９の
ゲートに入力されるので、ＮＭＯＳトランジスタＱ９に
流れる電流値はほとんど変化しない。従って、出力部４
０はソースフォロワのように働くことになる。

【００１８】これに対して、駆動部２０の入力電圧Ｖ１
が上昇した場合の動作は、以下にようになる。すなわ
ち、駆動部２０の入力電圧Ｖ１が上昇すると、ＰＭＯＳ
トランジスタＱ７のドレイン電圧ＶＤが下降し、このド
レイン電圧ＶＤがＮＭＯＳトランジスタＱ８のゲートに
入力されるので、これにより、出力部４０の出力電圧Ｖ
ｏは下降する。このときには、演算部２２の出力電圧Ｖ
Ｃが上昇し、その出力電圧ＶＣがＮＭＯＳトランジスタ
Ｑ９のゲートに入力されるので、ＮＭＯＳトランジスタ
Ｑ９は電流を引くことができ、これにより出力電圧Ｖｏ
を下げることができる。

【００１９】ここで、ＮＭＯＳトランジスタＱ８に流れ
る電流は、ドレイン電圧ＶＤと出力電圧Ｖｏの電位差で
決まるが、ＮＭＯＳトランジスタＱ８での電圧降下がな
いとすると（オン抵抗を無視すると）電源電圧ＶＤＤ２
の最小値は出力電圧Ｖｏと同じで良い。つまり、必要な
出力電圧に対してその電圧まで電源電圧ＶＤＤ２を下げ
ることができ、低い電源電圧で動作できる。

【００２０】従って、以上のような動作により、出力部
４０は、その電源電圧ＶＤＤ２を低くても出力電圧が広
い範囲（必要な振幅）で動作可能となるので、低消費電
力とすることができる。次に、図１に示す駆動回路２０
とプッシュプル部３０の一部とからなる回路を図２に示
し、この図２の回路の動作について詳述する。

【００２１】図３は、図２に示す回路の小信号等価回路
である。この小信号等価回路においては、ＭＯＳトラン
ジスタＱ４の相互コンダクタンスをＧｍ４、ＭＯＳトラ
ンジスタＱ５の相互コンダクタンスをＧｍ５、ＭＯＳト
ランジスタＱ４、Ｑ５、電流源６の各抵抗分をＲ４、Ｒ
５、Ｒ６としている。図２において、ＭＯＳトランジス
タＱ１は、差動増幅部１０からの出力される入力電圧Ｖ
１によって、流れる電流量が制御される。電流源６の供
給電流をＩ₀とし、信号無入力時にＭＯＳトランジスタ
Ｑ１に電流Ｉ₀ が流れるように設定されているものとす
る。ＭＯＳトランジスタＱ２〜Ｑ５のトランジスタサイ
ズ（例えばゲート幅Ｗとゲート長Ｌの比）を等しくして
おけば、ＭＯＳトランジスタＱ１、電流源６には同一電
流値Ｉ₀ の電流が流れているため、電圧ＶＣと電圧ＶＡ
は等しくなる。

【００２２】いま、ＭＯＳトランジスタＱ６に流れるド
レイン電流は、電圧ＶＣと電圧ＶＡとが等しいため、
「（Ｑ６の寸法比／Ｑ２（＝Ｑ３＝Ｑ４＝Ｑ５）の寸法
比）×２×Ｉ₀ 」となる。このとき、ＭＯＳトランジス
タＱ２、Ｑ５、Ｑ６は飽和領域にあり、ＭＯＳトランジ
スタＱ３、Ｑ４は線形領域にある。さて、図３を参照し
てキルヒホッフの電流方程式をたてると、以下の（式
１）、（式２）のようになる。

【００２３】 Ｇｍ５・（ＶＡ−ＶＢ）＋（ＶＣ−ＶＢ）／Ｒ５＋ＶＣ／Ｒ６＝０ （式１） Ｇｍ４・ＶＣ＋ＶＢ／Ｒ４＝Ｇｍ５・（ＶＡ−ＶＢ）＋（ＶＣ−ＶＢ）／Ｒ５ （式２） （式１）より（式３）が導かれる。 ＶＢ・（Ｇｍ５＋１／Ｒ５）＝Ｇｍ５・ＶＡ＋ＶＣ・（１／Ｒ５＋１／Ｒ６） （式３） 一方、（式１）、（式２）より（式４）が導かれる。

【００２４】 ＶＢ＝−Ｒ４・（Ｇｍ４＋１／Ｒ６）・ＶＣ （式４） 従って、（式３）、（式４）より（式５）が導かれる。 ＶＣ／ＶＡ＝−Ｇｍ５／（Ｇｍ５・Ｇｍ４・Ｒ４＋Ｇｍ４・Ｒ４／Ｒ５＋Ｇｍ ５・Ｒ４／Ｒ６＋Ｒ４／（Ｒ５・Ｒ６）＋１／Ｒ５＋１／Ｒ６） （式５） ＭＯＳトランジスタＱ５、Ｑ４が飽和領域で動作する場
合、Ｇｍ４≒１０^-4、Ｇｍ５≒１０^-4、Ｒ４≒１０⁷ 、
Ｒ５≒１０⁷ 、Ｒ６≒１０⁷ 程度と仮定できるので、
「Ｇｍ５・Ｇｍ４・Ｒ４＝１０^-1、Ｇｍ４・Ｒ４／Ｒ５
＝１０^-4、Ｇｍ５・Ｒ４／Ｒ６＝１０^-4、Ｒ４／（Ｒ５
・Ｒ６）＋１／Ｒ５＋１／Ｒ６＝１０^-7」となり、（式
５）は次の（式６）となる。

【００２５】 ＶＣ／ＶＡ≒１／（Ｇｍ４・Ｒ４） （式６） また、ＭＯＳトランジスタＱ５が飽和領域、ＭＯＳトラ
ンジスタＱ４が線形領域にある場合、Ｇｍ４≒０、Ｇｍ
５≒１０^-4、Ｒ４≒１０³ 〜１０⁴ 、Ｒ５≒１０³ 〜１
０⁴ Ｒ６≒１０³ 〜１０⁴ 程度と仮定できるので、「Ｖ
Ｃ／ＶＡ＝−Ｇｍ５／（Ｇｍ５・Ｒ４／Ｒ６＋Ｒ４／
（Ｒ５・Ｒ６）＋１／Ｒ５＋１／Ｒ６）≒１／（Ｒ４／
Ｒ６＋１／（Ｇｍ５・Ｒ５）＋１／Ｇｍ５・Ｒ６））」
となって、分母の３項の値は略等しいオーダーとなり、
電流源６が理想的である（Ｒ６＝∞）すると、（式５）
は、次の（式７）のようになる。

【００２６】 ＶＣ／ＶＡ≒−Ｇｍ５・（Ｒ５／／Ｒ６） （式７） いま、駆動部２０の入力電圧Ｖ１が下がり、これに伴っ
てＭＯＳトランジスタＱ１に流れる電流値Ｉ₀ が増加す
ると、ＭＯＳトランジスタＱ２、Ｑ３で電流−電圧変換
が行われて、ＭＯＳトランジスタＱ１のドレインの電位
ＶＡが上昇する。これにより、ＭＯＳトランジスタＱ５
のゲートの電位が上昇するので、ＭＯＳトランジスタＱ
５のソースの電位ＶＢが上昇し、その結果、ＭＯＳトラ
ンジスタＱ４は、線形領域から飽和領域に移行する。こ
のとき、（式６）から「ＶＣ／ＶＡ≒１／（Ｇｍ４・Ｒ
４）≒０」となり、電位ＶＡの変化はＭＯＳトランジス
タＱ５のドレインには伝達しないため、そのドレインの
電位ＶＣは変化しない。この結果、ＭＯＳトランジスタ
Ｑ６のゲートに印加される電位も変化しないので、ＭＯ
ＳトランジスタＱ６に流れるドレイン電流は変化しな
い。

【００２７】一方、駆動部２０の入力電圧Ｖ１が上が
り、これに伴ってＭＯＳトランジスタＱ１に流れる電流
値Ｉ₀ が減少すると、ＭＯＳトランジスタＱ１のドレイ
ンの電位ＶＡが下降する。これにより、ＭＯＳトランジ
スタＱ５のゲートの電位が下降するので、ＭＯＳトラン
ジスタＱ５の相互コンダクタンスＧｍ５が減少し、ＭＯ
ＳトランジスタＱ５のドレインの電位ＶＣが上昇する。
このとき、（式７）から「ＶＣ／ＶＡ≒−Ｇｍ５・（Ｒ
５／／Ｒ６）、｜ＶＣ／ＶＡ｜≫１」となり、電位ＶＣ
の上昇によりＭＯＳトランジスタＱ６に流れるドレイン
電流は増加する。その電位ＶＣは、電源電圧ＶＤＤ１近
くまで上昇可能になるので、ＭＯＳトランジスタＱ６お
よび図１のＮＭＯＳトランジスタＱ９は大きな出力電圧
振幅が得られることになる。

【００２８】以上説明したように、この実施形態によれ
ば、出力部４０は、電源電圧ＶＤＤ２が低くても増幅動
作ができるので、ヘッドフォンなどの低インピーダンス
負荷を低消費電力で駆動することができる。ところで、
この実施形態の出力部４０のＮＭＯＳトランジスタＱ
８、Ｑ９は、各しきい値電圧が低いものを使用するのが
好ましい。すなわち、出力電圧Ｖｏは、ドレイン電圧Ｖ
ＤよりＮＭＯＳトランジスタＱ８のしきい値Ｖｔｈ分だ
け低い値となるので、ＮＭＯＳトランジスタＱ８のしき
い値Ｖｔｈが低ければ、ドレイン電圧も低くすることが
できる。結局、所望の出力電圧範囲がある場合に、しき
い値Ｖｔｈを低くすれば、プッシュプル部の電源電圧Ｖ
ＤＤ１をも低くすることができる。

【００２９】このように、しきい値電圧が低いものを使
用すると、しきい値電圧が高いものを使用する場合に比
べて、電源電圧ＶＤＤ１の電圧を低くでき、もって、消
費電力もより低減化できる。

【００３０】

【発明の効果】以上述べたように、請求項１、請求項２
にかかる各発明によれば、出力部は、電源電圧が低くて
も増幅動作ができるので、低インピーダンス負荷を低消
費電力で駆動することができる。また、請求項３にかか
る発明によれば、第１および第２のトランジスタを、各
しきい値電圧が低いものを使用するようにしたので、し
きい値電圧が高いものを使用する場合に比べてプッシュ
プル部の電源電圧を低くでき、もって、消費電力もより
低減化できる。

【図面の簡単な説明】

【図１】本発明の実施形態に係る増幅回路の回路図であ
る。

【図２】図１の駆動部とプッシュプル部の説明図であ
る。

【図３】図２の小信号等価回路を示す図である。

【図４】従来回路の回路図である。

【符号の説明】

１ 電源ライン ２ 接地ライン ６ 電流源 １０ 差動増幅部 ２０ 駆動部 ２１ 反転部 ２２ 演算部 ３０ プッシュプル部 ４０ 出力部 Ｑ８、Ｑ９ ＮＭＯＳトランジスタ

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J091 AA01 AA02 AA19 CA00 CA36 FA16 FA20 HA10 HA16 HA17 HA19 HA25 KA02 KA04 KA05 KA63 MA02 MA21 UW10 5J092 AA01 AA02 AA19 CA00 CA36 FA16 FA20 HA10 HA16 HA17 HA19 HA25 KA02 KA04 KA05 KA63 MA02 MA21

Claims (3)

【特許請求の範囲】
1. 【請求項１】 入力信号を増幅する増幅部と、 前記増幅部の出力が所定値以下の場合には略一定のゲイ
   ンになり、前記増幅部の出力が所定値以上の場合にはゲ
   インが大となる駆動部と、 前記増幅回路からの出力と前記駆動回路からの出力とに
   より、一対のトランジスタを相補的に動作させる、プッ
   シュプル部と、 前記プッシュプル部の出力により駆動する第１のトラン
   ジスタと、前記駆動部の出力により駆動する第２のトラ
   ンジスタとからなり、前記両トランジスタは同一導電型
   からなる出力部と、 を備えるようにしたことを特徴とする増幅回路。
2. 【請求項２】 前記駆動部は、 前記増幅部の出力電圧を、電圧値としては反対方向にシ
   フトする反転部と、 この反転部から出力される電圧値と反比例関係にある大
   きさの電圧を生成する演算部と、 を含んでいることを特徴とする請求項１に記載の増幅回
   路。
3. 【請求項３】 前記出力部の第１および第２のトランジ
   スタはＮＭＯＳトランジスタからなり、かつ、その各し
   きい値電圧は低いものを使用するようにしたことを特徴
   とする請求項１または請求項２に記載の増幅回路。