JP4988979B2

JP4988979B2 - 増幅回路

Info

Publication number: JP4988979B2
Application number: JP2000258328A
Authority: JP
Inventors: 昭彦野木
Original assignee: Asahi Kasei EMD Corp
Current assignee: Asahi Kasei EMD Corp
Priority date: 2000-08-29
Filing date: 2000-08-29
Publication date: 2012-08-01
Anticipated expiration: 2020-08-29
Also published as: JP2002076779A

Description

【０００１】
【発明の属する技術分野】
本発明は、低インピーダンス負荷を低消費電力で駆動できるようにした増幅回路に関する。
【０００２】
【従来の技術】
従来、ＣＭＯＳ演算増幅回路のような増幅回路は、図４に示すように、差動入力部１、駆動部２、および出力部３から構成されている。そして、出力部３は、図示のように、駆動部２からの２つの出力電圧Ｖｐ、Ｖｎにより、ＰＭＯＳトランジスタＱ１１とＮＭＯＳトランジスタＱ１２とを相補的に動作させるプッシュプル出力回路から構成されている。
【０００３】
出力部３として上述のプッシュプル回路を使用する場合に、ＰＭＯＳトランジスタＱ１１をオン状態にするためには、出力部３の電源電圧ＶＤＤは、駆動部２の出力電圧Ｖｐよりもしきい値電圧Ｖｔｈ分だけ大きくする必要がある。
【０００４】
【発明が解決しようとする課題】
ところで、上述した従来の増幅回路において、低インピーダンスの負荷（例えばインピーダンスが１６Ωのヘッドフォン）を駆動する場合には、出力部３の電源電圧ＶＤＤが大きくなると、その負荷に大きな電流が流れて消費電力が大きくなるので、その消費電力の低減化が望まれていた。
【０００５】
そこで、本発明の目的は、上記の点に鑑み、低インピーダンス負荷を低消費電力で駆動するようにした増幅回路を提供することにある。
【０００６】
上記課題を解決し、本発明の目的を達成するために、請求項１〜請求項３に記載の各発明は以下のように構成した。
すなわち、請求項１に記載の発明は、入力信号を増幅する増幅部と、前記増幅部の出力が所定値以下の場合には略一定のゲインになり、前記増幅部の出力が所定値以上の場合にはゲインが大となる駆動部と、前記増幅部からの出力と前記駆動部からの出力とにより、一対のトランジスタを相補的に動作させる、プッシュプル部と、前記プッシュプル部の出力により駆動する第１のトランジスタと、前記駆動部の出力により駆動する第２のトランジスタとからなり、前記両トランジスタは同一導電型からなる出力部と、を備え、前記出力部には前記駆動部および前記プッシュプル部に供給される電源電圧とは異なる電源電圧が供給されるようになっていることを特徴とするものである。
【０００７】
請求項２に記載の発明は、請求項１に記載の増幅回路において、前記駆動部は、前記増幅部の出力電圧を、電圧値としては反対方向にシフトする反転部と、この反転部から出力される電圧値と反比例関係にある大きさの電圧を生成する演算部と、を含んでいることを特徴とするものである。
このような構成からなる請求項１、請求項２に記載の各発明によれば、出力部は、電源電圧が低くても増幅動作ができるので、低インピーダンス負荷を低消費電力で駆動することができる。
【０００８】
請求項３に記載の発明は、請求項１または請求項２に記載の増幅回路において前記出力部の第１および第２のトランジスタはＮＭＯＳトランジスタからなり、かつ、その各しきい値電圧は低いものを使用するようにしたことを特徴とするものである。
このような構成からなる請求項３に記載の発明によれば、第１および第２のトランジスタを、各しきい値電圧が低いものを使用するようにした。このため、通常のしきい値電圧のものを使用する場合に比べてプッシュプル部の電源電圧も低くでき、ＣＭＯＳ演算増幅回路の消費電力もより低減化できる。
【０００９】
【発明の実施の形態】
以下、本発明の増幅回路の実施形態について、図１を参照して説明する。
この実施形態に係る増幅回路は、図１に示すように、差動増幅部１０と、駆動部２０と、プッシュプル部３０と、出力部４０とを、少なくとも備えている。
差動増幅部１０は、ＭＯＳトランジスタから構成する一般的な差動増幅器であり、その出力が駆動部２０のＰＭＯＳトランジスタＱ１のゲートに供給されるようになっている。
【００１０】
駆動部３０は、差動増幅部１０からの出力電圧を、電圧値として反対方向にシフトする反転部２１と、この反転部２１から出力される電圧値と反比例にある大きさの電圧を生成する演算部２２とから構成する。
反転部２１は、図１に示すように、電源電圧ＶＤＤ１が供給される電源ライン１と電位が接地電位ＶＳＳになっている接地ライン２との間に、ＰＭＯＳトランジスタＱ１と、ダイオード接続されたＮＭＯＳトランジスタＱ２と、ＮＭＯＳトランジスタＱ３とを直列に接続させることにより構成されている。そして、ＰＭＯＳトランジスタＱ１のゲートが後述のＰＭＯＳトランジスタＱ７のゲートに接続されるとともに、ＮＭＯＳトランジスタＱ２、Ｑ３の各ゲートは同電位になるように共通に接続されている。ここで、電源電圧ＶＤＤ１は、例えば１．８〜２．６Ｖ程度である。
【００１１】
演算部２２は、電源ライン１と接地ライン２との間に、電流源６と、ＮＭＯＳトランジスタＱ５と、ＮＭＯＳトランジスタＱ４とを直列に接続させることにより構成されている。さらに、ＮＭＯＳトランジスタＱ４のゲートとＮＭＯＳトランジスタＱ５のドレインとが同電位になるように接続されている。
また、反転部２１のＮＭＯＳトランジスタＱ２、Ｑ３の両ゲートと、演算部２２のＮＭＯＳトランジスタＱ５のゲートとが同電位になるように接続されている。さらに、ＮＭＯＳトランジスタＱ４のゲートが、プッシュプル部３０のＮＭＯＳトランジスタＱ６と出力部４０のＮＭＯＳトランジスタＱ９とに接続されている。
【００１２】
プッシュプル部３０は、差動増幅部１０からの出力と駆動部２０からの出力とにより、一対のＭＯＳトランジスタＱ６、Ｑ７を相補的に動作させるようになっている。
すなわち、プッシュプル出力３０は、電源ライン１と接地ライン２との間に、ＰＭＯＳトランジスタＱ７と、ＮＭＯＳトランジスタＱ６とが直列に接続されることにより構成されている。また、ＰＭＯＳトランジスタＱ７のドレインとＮＭＯＳトランジスタＱ６のドレインとが共通に接続される共通接続部が、出力部４０のＮＭＯＳトランジスタＱ８のゲートに接続されている。
【００１３】
出力部４０は、駆動部２０からの出力とプッシュプル部３０からの出力とにより、同一導電型のＮＭＯＳトランジスタＱ８、Ｑ９を動作させるようになっている。
すなわち、出力部４０は、ＮＭＯＳトランジスタＱ８とＮＭＯＳトランジスタＱ９とを直列に接続するとともに、ＮＭＯＳトランジスタＱ８のドレインに電源電圧ＶＤＤ２が供給され、ＮＭＯＳトランジスタＱ９のソースが接地ラインに接続され、ＮＭＯＳトランジスタＱ８のソースから出力電圧Ｖｏを取り出すようになっている。ここで、電源電圧ＶＤＤ２は、例えば０．９Ｖ〜３．６Ｖ程度である。
【００１４】
次に、このような構成からなる実施形態にかかる増幅回路の動作について説明する。
まず、この実施形態の駆動部２０とプッシュプル部３０の動作について説明する。
差動増幅部１０に入力信号が供給されると、その入力信号が差動増幅されて入力信号に応じた電圧が出力され、これがＰＭＯＳトランジスタＱ１の入力電圧Ｖ１となる。この入力電圧Ｖ１は、ＰＭＯＳトランジスタＱ１によって電圧−電流変換され、さらに、ＮＭＯＳトランジスタＱ２、Ｑ３によって電流−電圧変換された電圧がＮＭＯＳトランジスタＱ５のゲートに出力される。
【００１５】
ＮＭＯＳトランジスタＱ５のゲートに印加される電圧が下降すると、ＮＭＯＳトランジスタＱ５のオン抵抗が大きくなり、電流源６の電流との電圧降下により演算部２２の出力電圧Ｖ２は上昇する。このように、演算部２２は、反転部２１から出力される電圧値と反比例関係にある大きさの電圧を生成する。
いま、入力電圧Ｖ１が上昇すると、ＰＭＯＳトランジスタＱ１に流れる電流が減少し、ＮＭＯＳトランジスタＱ２、Ｑ３のゲートの電圧ＶＡが減少し、この結果、演算部２２の出力電圧ＶＣが上昇し、この出力電圧ＶＣがＮＭＯＳトランジスタＱ６に印加される。このとき、入力電圧Ｖ１は、ＰＭＯＳトランジスタＱ７のゲートの電位を上昇させる。
【００１６】
一方、入力電圧Ｖ１が下降すると、ＰＭＯＳトランジスタＱ１に流れる電流が増加し、ＮＭＯＳトランジスタＱ２、Ｑ３のゲートの電圧ＶＡが上昇し、この結果、ＮＭＯＳトランジスタＱ５のオン抵抗が小さくなり、ＮＭＯＳトランジスタＱ４のオン抵抗が支配的になる。結果として、出力電圧ＶＣは一定となる。
以上からわかるように、反転部２１は、差動増幅部１０の出力電圧を反対方向（出力電圧が上昇すれば下降、下降すれば上昇する方向）にシフトする。演算部２２は、その反転部２１から出力される電圧値と反比例関係にある大きさの電圧を生成する。従って、駆動部２０の全体の動作は、入力電圧Ｖ１がある電圧値になるまではその出力電圧が略一定となってゲインが略一定であると共に、入力電圧Ｖ１がある電圧値になるとその出力電圧が増加してゲインが大きくなるように動作する。
【００１７】
次に、この実施形態の出力部４０の動作について説明する。
まず、駆動部２０の入力電圧Ｖ１が下降した場合の動作について説明すると、以下のようになる。
すなわち、駆動部２０の入力電圧Ｖ１が下降すると、ＰＭＯＳトランジスタＱ７のドレイン電圧ＶＤが上昇する。このドレイン電圧ＶＤは、ＮＭＯＳトランジスタＱ８のゲートに印加されているので、これにより、出力部４０の出力電圧Ｖｏは上昇する。このときには、後述のように、演算部２２の出力電圧ＶＣの電圧変化は小さく、その出力電圧ＶＣがＮＭＯＳトランジスタＱ９のゲートに入力されるので、ＮＭＯＳトランジスタＱ９に流れる電流値はほとんど変化しない。従って、出力部４０はソースフォロワのように働くことになる。
【００１８】
これに対して、駆動部２０の入力電圧Ｖ１が上昇した場合の動作は、以下にようになる。
すなわち、駆動部２０の入力電圧Ｖ１が上昇すると、ＰＭＯＳトランジスタＱ７のドレイン電圧ＶＤが下降し、このドレイン電圧ＶＤがＮＭＯＳトランジスタＱ８のゲートに入力されるので、これにより、出力部４０の出力電圧Ｖｏは下降する。このときには、演算部２２の出力電圧ＶＣが上昇し、その出力電圧ＶＣがＮＭＯＳトランジスタＱ９のゲートに入力されるので、ＮＭＯＳトランジスタＱ９は電流を引くことができ、これにより出力電圧Ｖｏを下げることができる。
【００１９】
ここで、ＮＭＯＳトランジスタＱ８に流れる電流は、ドレイン電圧ＶＤと出力電圧Ｖｏの電位差で決まるが、ＮＭＯＳトランジスタＱ８での電圧降下がないとすると（オン抵抗を無視すると）電源電圧ＶＤＤ２の最小値は出力電圧Ｖｏと同じで良い。つまり、必要な出力電圧に対してその電圧まで電源電圧ＶＤＤ２を下げることができ、低い電源電圧で動作できる。
【００２０】
従って、以上のような動作により、出力部４０は、その電源電圧ＶＤＤ２を低くても出力電圧が広い範囲（必要な振幅）で動作可能となるので、低消費電力とすることができる。
次に、図１に示す駆動回路２０とプッシュプル部３０の一部とからなる回路を図２に示し、この図２の回路の動作について詳述する。
【００２１】
図３は、図２に示す回路の小信号等価回路である。この小信号等価回路においては、ＭＯＳトランジスタＱ４の相互コンダクタンスをＧｍ４、ＭＯＳトランジスタＱ５の相互コンダクタンスをＧｍ５、ＭＯＳトランジスタＱ４、Ｑ５、電流源６の各抵抗分をＲ４、Ｒ５、Ｒ６としている。
図２において、ＭＯＳトランジスタＱ１は、差動増幅部１０からの出力される入力電圧Ｖ１によって、流れる電流量が制御される。電流源６の供給電流をＩ₀とし、信号無入力時にＭＯＳトランジスタＱ１に電流Ｉ₀が流れるように設定されているものとする。ＭＯＳトランジスタＱ２〜Ｑ５のトランジスタサイズ（例えばゲート幅Ｗとゲート長Ｌの比）を等しくしておけば、ＭＯＳトランジスタＱ１、電流源６には同一電流値Ｉ₀の電流が流れているため、電圧ＶＣと電圧ＶＡは等しくなる。
【００２２】
いま、ＭＯＳトランジスタＱ６に流れるドレイン電流は、電圧ＶＣと電圧ＶＡとが等しいため、「（Ｑ６の寸法比／Ｑ２（＝Ｑ３＝Ｑ４＝Ｑ５）の寸法比）×２×Ｉ₀」となる。このとき、ＭＯＳトランジスタＱ２、Ｑ５、Ｑ６は飽和領域にあり、ＭＯＳトランジスタＱ３、Ｑ４は線形領域にある。
さて、図３を参照してキルヒホッフの電流方程式をたてると、以下の（式１）、（式２）のようになる。
【００２３】
Ｇｍ５・（ＶＡ−ＶＢ）＋（ＶＣ−ＶＢ）／Ｒ５＋ＶＣ／Ｒ６＝０（式１）
Ｇｍ４・ＶＣ＋ＶＢ／Ｒ４＝Ｇｍ５・（ＶＡ−ＶＢ）＋（ＶＣ−ＶＢ）／Ｒ５（式２）
（式１）より（式３）が導かれる。
ＶＢ・（Ｇｍ５＋１／Ｒ５）＝Ｇｍ５・ＶＡ＋ＶＣ・（１／Ｒ５＋１／Ｒ６）（式３）
一方、（式１）、（式２）より（式４）が導かれる。
【００２４】
ＶＢ＝−Ｒ４・（Ｇｍ４＋１／Ｒ６）・ＶＣ（式４）
従って、（式３）、（式４）より（式５）が導かれる。
ＶＣ／ＶＡ＝−Ｇｍ５／（Ｇｍ５・Ｇｍ４・Ｒ４＋Ｇｍ４・Ｒ４／Ｒ５＋Ｇｍ５・Ｒ４／Ｒ６＋Ｒ４／（Ｒ５・Ｒ６）＋１／Ｒ５＋１／Ｒ６）（式５）
ＭＯＳトランジスタＱ５、Ｑ４が飽和領域で動作する場合、Ｇｍ４≒１０^-4、Ｇｍ５≒１０^-4、Ｒ４≒１０⁷、Ｒ５≒１０⁷、Ｒ６≒１０⁷程度と仮定できるので、「Ｇｍ５・Ｇｍ４・Ｒ４＝１０^-1、Ｇｍ４・Ｒ４／Ｒ５＝１０^-4、Ｇｍ５・Ｒ４／Ｒ６＝１０^-4、Ｒ４／（Ｒ５・Ｒ６）＋１／Ｒ５＋１／Ｒ６＝１０^-7」となり、（式５）は次の（式６）となる。
【００２５】
ＶＣ／ＶＡ≒１／（Ｇｍ４・Ｒ４）（式６）
また、ＭＯＳトランジスタＱ５が飽和領域、ＭＯＳトランジスタＱ４が線形領域にある場合、Ｇｍ４≒０、Ｇｍ５≒１０^-4、Ｒ４≒１０³〜１０⁴、Ｒ５≒１０³〜１０⁴Ｒ６≒１０³〜１０⁴程度と仮定できるので、「ＶＣ／ＶＡ＝−Ｇｍ５／（Ｇｍ５・Ｒ４／Ｒ６＋Ｒ４／（Ｒ５・Ｒ６）＋１／Ｒ５＋１／Ｒ６）≒１／（Ｒ４／Ｒ６＋１／（Ｇｍ５・Ｒ５）＋１／Ｇｍ５・Ｒ６））」となって、分母の３項の値は略等しいオーダーとなり、電流源６が理想的である（Ｒ６＝∞）すると、（式５）は、次の（式７）のようになる。
【００２６】
ＶＣ／ＶＡ≒−Ｇｍ５・（Ｒ５／／Ｒ６）（式７）
いま、駆動部２０の入力電圧Ｖ１が下がり、これに伴ってＭＯＳトランジスタＱ１に流れる電流値Ｉ₀が増加すると、ＭＯＳトランジスタＱ２、Ｑ３で電流−電圧変換が行われて、ＭＯＳトランジスタＱ１のドレインの電位ＶＡが上昇する。これにより、ＭＯＳトランジスタＱ５のゲートの電位が上昇するので、ＭＯＳトランジスタＱ５のソースの電位ＶＢが上昇し、その結果、ＭＯＳトランジスタＱ４は、線形領域から飽和領域に移行する。このとき、（式６）から「ＶＣ／ＶＡ≒１／（Ｇｍ４・Ｒ４）≒０」となり、電位ＶＡの変化はＭＯＳトランジスタＱ５のドレインには伝達しないため、そのドレインの電位ＶＣは変化しない。この結果、ＭＯＳトランジスタＱ６のゲートに印加される電位も変化しないので、ＭＯＳトランジスタＱ６に流れるドレイン電流は変化しない。
【００２７】
一方、駆動部２０の入力電圧Ｖ１が上がり、これに伴ってＭＯＳトランジスタＱ１に流れる電流値Ｉ₀が減少すると、ＭＯＳトランジスタＱ１のドレインの電位ＶＡが下降する。これにより、ＭＯＳトランジスタＱ５のゲートの電位が下降するので、ＭＯＳトランジスタＱ５の相互コンダクタンスＧｍ５が減少し、ＭＯＳトランジスタＱ５のドレインの電位ＶＣが上昇する。このとき、（式７）から「ＶＣ／ＶＡ≒−Ｇｍ５・（Ｒ５／／Ｒ６）、｜ＶＣ／ＶＡ｜≫１」となり、電位ＶＣの上昇によりＭＯＳトランジスタＱ６に流れるドレイン電流は増加する。その電位ＶＣは、電源電圧ＶＤＤ１近くまで上昇可能になるので、ＭＯＳトランジスタＱ６および図１のＮＭＯＳトランジスタＱ９は大きな出力電圧振幅が得られることになる。
【００２８】
以上説明したように、この実施形態によれば、出力部４０は、電源電圧ＶＤＤ２が低くても増幅動作ができるので、ヘッドフォンなどの低インピーダンス負荷を低消費電力で駆動することができる。
ところで、この実施形態の出力部４０のＮＭＯＳトランジスタＱ８、Ｑ９は、各しきい値電圧が低いものを使用するのが好ましい。すなわち、出力電圧Ｖｏは、ドレイン電圧ＶＤよりＮＭＯＳトランジスタＱ８のしきい値Ｖｔｈ分だけ低い値となるので、ＮＭＯＳトランジスタＱ８のしきい値Ｖｔｈが低ければ、ドレイン電圧も低くすることができる。結局、所望の出力電圧範囲がある場合に、しきい値Ｖｔｈを低くすれば、プッシュプル部の電源電圧ＶＤＤ１をも低くすることができる。
【００２９】
このように、しきい値電圧が低いものを使用すると、しきい値電圧が高いものを使用する場合に比べて、電源電圧ＶＤＤ１の電圧を低くでき、もって、消費電力もより低減化できる。
【００３０】
【発明の効果】
以上述べたように、請求項１、請求項２にかかる各発明によれば、出力部は、電源電圧が低くても増幅動作ができるので、低インピーダンス負荷を低消費電力で駆動することができる。
また、請求項３にかかる発明によれば、第１および第２のトランジスタを、各しきい値電圧が低いものを使用するようにしたので、しきい値電圧が高いものを使用する場合に比べてプッシュプル部の電源電圧を低くでき、もって、消費電力もより低減化できる。
【図面の簡単な説明】
【図１】本発明の実施形態に係る増幅回路の回路図である。
【図２】図１の駆動部とプッシュプル部の説明図である。
【図３】図２の小信号等価回路を示す図である。
【図４】従来回路の回路図である。
【符号の説明】
１電源ライン
２接地ライン
６電流源
１０差動増幅部
２０駆動部
２１反転部
２２演算部
３０プッシュプル部
４０出力部
Ｑ８、Ｑ９ＮＭＯＳトランジスタ

Claims

入力信号を増幅する増幅部と、
前記増幅部の出力が所定値以下の場合には略一定のゲインになり、前記増幅部の出力が所定値以上の場合にはゲインが大となる駆動部と、
前記増幅部からの出力と前記駆動部からの出力とにより、一対のトランジスタを相補的に動作させる、プッシュプル部と、
前記プッシュプル部の出力により駆動する第１のトランジスタと、前記駆動部の出力により駆動する第２のトランジスタとからなり、前記両トランジスタは同一導電型からなる出力部と、を備え、
前記出力部には前記駆動部および前記プッシュプル部に供給される電源電圧とは異なる電源電圧が供給されるようになっていることを特徴とする増幅回路。
前記駆動部は、
前記増幅部の出力電圧を、電圧値としては反対方向にシフトする反転部と、
この反転部から出力される電圧値と反比例関係にある大きさの電圧を生成する演算部と、
を含んでいることを特徴とする請求項１に記載の増幅回路。
前記出力部の第１および第２のトランジスタはＮＭＯＳトランジスタからなり、かつ、その各しきい値電圧は低いものを使用するようにしたことを特徴とする請求項１または請求項２に記載の増幅回路。