KR20050073755A

KR20050073755A - 차동증폭기

Info

Publication number: KR20050073755A
Application number: KR1020040001822A
Authority: KR
Inventors: 조성익
Original assignee: 주식회사 하이닉스반도체
Priority date: 2004-01-10
Filing date: 2004-01-10
Publication date: 2005-07-18
Also published as: US7071772B2; KR100695510B1; US20050156667A1

Abstract

본 발명은 주파수 특성의 제한이 없이 이득을 증가시킬 수 있을 뿐만 아니라 바이어스 전류를 제공하기 위한 회로 없이 대칭적인 출력전압을 갖는 차동증폭기를 제공하기 위한 것으로, 이를 위한 본 발명으로 입력전압에 응답하여 출력전압을 제공하는 출력단; 제1노드와 제2노드 사이에 접속되며 입력전압을 입력받는 인버터형 제1입력부; 제3노드 및 제4노드 사이에 접속되며 기준전압을 입력받고 상기 출력단에 자신의 출력노드가 접속된 인버터형 제2입력부; 상기 제1입력부의 출력에 바이어싱되고 상기 제1입력부와 네가티브 피드백 루프를 구성하는 수단; 상기 제1입력부의 출력에 바이어싱되어 상기 제1입력부의 출력을 증폭하는 증폭수단; 및 상기 출력단의 전압 레벨에 응답하여 상기 제1노드와 상기 제3노드 사이를 스위칭 접속하고, 상기 제2노드와 제4노드 사이를 스위칭 접속하는 스위칭수단을 포함하는 차동증폭기를 제공한다.

Description

차동증폭기{DIFFERENTIAL AMPLIFIER}

본 발명은 넓은 주파수 대역에서 높은 게인을 갖는 차동증폭기에 관한 것이다.

일반적으로, DRAM 회로에서는 전압을 비교하기 위하여 차동증폭기가 널리 이용되고 있는데, 상기 차동증폭기는 두개의 입력단 전압의 차만을 증폭하며 두 단자에 공통으로 입력되는 전압은 출력에 영향을 주지 못한다.

따라서, 전기적 환경이 동일한 1쌍의 신호선을 차동증폭기의 입력으로 사용하면 신호선에 공통으로 유기되는 전기적 잡음은 출력에 아무런 영향을 미치지 못하고 차동 신호만을 증폭할 수 있다.

도 1은 종래 기술에 따른 MOS 타입의 차동 증폭기이다.

도 1을 참조하면, 차동증폭기는 노드 N3과 접지전압 사이에 배치되어 전류를 공급하기 위한 커런트 소스(Is)와, 노드 N1과 N3 사이에 소스-드레인 경로를 가지며 입력전압(Vin)을 게이트 입력으로 갖는 NMOS트랜지스터(NM1)와, 노드 N1의 전압에 제어받아 NMOS트랜지스터(NM1)와 함께 네거티브 피드백루프를 구성하는 PMOS트랜지스터(PM1)와, 노드 N2와 N3 사이에 드레인-소스 경로를 가지며 기준전압(Vref)을 게이트 입력으로 갖는 NMOS트랜지스터(NM2)와, 노드 N1의 전압에 제어받아 NMOS트랜지스터(NM2)와 함께 출력전압을 출력하기 위한 PMOS트랜지스터(PM2)를 구비한다.

동작을 살펴보면, 기준전압(Vref)이 입력전압(Vin)보다 높으면 NMOS트랜지스터(NM2)로 흐르는 전류가 NMOS트랜지스터(NM1)로 흐르는 전류보다 커서 노드 N2의 출력전압(Vout)이 '로우'가 되고, 기준전압(Vref)이 입력전압(Vin)보다 낮으면 NMOS트랜지스터(NM1)로 흐르는 전류가 NMOS트랜지스터(NM2)로 흐르는 전류보다 커서 노드 N2의 출력전압(Vout)이 '하이'가 된다.

한편, 종래기술에 따른 차동 증폭기는, 출력전압(Vout)이 대칭으로 구성하기 위하여 MOS 저항에 전압을 인가하여야 하고, 전류원을 구성하기 위한 커런트 소스가 필요할 뿐만 아니라, 이득을 증폭시키기 위하여 부가적인 이득단이 필요하였다.

또한, 모든 장치들의 고주파수(High Frequency)화 됨에 따라 장치에 요구되어지는회로 역시 주파수 특성을 개선하여야만 한다.

그러나, 이득을 증가시키면 상대적으로 주파수 특성이 저하되는 문제점이 있다.

본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 제안된 것으로, 주파수 특성의 제한이 없이 이득을 증가시킬 수 있을 뿐만 아니라 바이어스 전류를 제공하기 위한 회로 없이 대칭적인 출력전압을 갖는 차동증폭기를 제공한다.

상기의 기술적 과제를 달성하기 위한 본 발명에 따르면, 차동증폭기는 입력전압에 응답하여 출력전압을 제공하는 출력단; 제1노드와 제2노드 사이에 접속되며 입력전압을 입력받는 인버터형 제1입력부; 제3노드 및 제4노드 사이에 접속되며 기준전압을 입력받고 상기 출력단에 자신의 출력노드가 접속된 인버터형 제2입력부; 상기 제1입력부의 출력에 바이어싱되고 상기 제1입력부와 네가티브 피드백 루프를 구성하는 수단; 상기 제1입력부의 출력에 바이어싱되어 상기 제1입력부의 출력을 증폭하는 증폭수단; 및 상기 출력단의 전압 레벨에 응답하여 상기 제1노드와 상기 제3노드 사이를 스위칭 접속하고, 상기 제2노드와 제4노드 사이를 스위칭 접속하는 스위칭수단을 포함한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

도 2는 본 발명에 따른 차동증폭기의 회로도이다.

도 2를 참조하면, 차동증폭기는 입력전압(Vin)에 응답하여 출력전압(Vout)을 제공하는 출력단(N7)과, 노드 N4와 노드 N8 사이에 접속되며 입력전압(Vin)을 입력받는 인버터형 좌측입력부(100)와, 노드 N5와 노드 N9사이에 접속되며 기준전압(Vref)을 입력받고 출력단(N7)에 자신의 출력노드가 접속된 인버터형 우측입력부(300)와, 좌측 입력부(100)의 출력에 바이어싱되어 좌측 입력부(100)와 네가티브 피드백 루프를 구성하는 MOS 트랜지스터(PM3, NM5)와, 좌측 입력부(100)의 출력에 바이어싱되어 좌측 입력부(100)의 출력을 증폭하는 증폭부(500)와, 출력단(N7)의 전압 레벨에 응답하여 노드 N4와 노드 N5 사이를 스위칭 접속하고, 노드 N8와 노드 N9 사이를 스위칭 접속하는 스위칭부(400)을 포함한다.

구체적으로, 좌측입력부(100)는 입력전압(Vin)을 게이트로 인가받고 노드 N4에 소스가 연결되며 좌측 입력부(100)의 출력노드 N6에 드레인이 연결된 PMOS트랜지스터(PM5)와, 입력전압(Vin)을 게이트로 인가받고 노드 N8에 소스가 연결되며 좌측 입력부(100)의 출력노드 N6에 드레인이 연결된 NMOS트랜지스터(NM3)로 구현되며, 우측 입력부(300)는 기준전압(Vref)을 게이트로 인가받고 노드 N5에 소스가 연결되며 우측 입력부(300)의 출력노드 N7에 드레인이 연결된 PMOS트랜지스터(PM6)와, 기준전압(Vref)을 게이트로 인가받고 노드 N9에 소스가 연결되며 우측입력부의 출력노드 N7에 드레인이 연결된 NMOS트랜지스터(NM4)로 구현된다.

그리고 네가티브 피드백 루프를 구성하는 MOS트랜지스터(PM3, NM5)는 게이트가 좌측 입력부(100)의 출력노드 N6에 연결되고 전원전압단(VDD)과 상기 노드 N4사이에 소소-드레인 경로가 접속된 PMOS 트랜지스터(PM3)와, 게이트가 좌측 입력부(100)의 출력노드 N6에 연결되고 접지전압단(VSS)과 노드 N8사이에 소소-드레인 경로가 접속된 NMOS 트랜지스터(NM5)를 포함한다.

증폭부(500)는 게이트가 좌측 입력부(100)의 출력노드에 연결되고 전원전압단(VDD)과 노드 N5 사이에 소소-드레인 경로를 갖는 PMOS 트랜지스터(PM4)와, 게이트가 좌측 입력부(100)의 출력노드 N6에 연결되고 접지전압단(VSS)과 노드 N9사이에 소소-드레인 경로가 접속된 NMOS 트랜지스터(NM6)로 구현된다.

스위칭부(400)는 게이트가 출력단 N7에 연결되고, 노드 N4와 노드 N5사이에 소소-드레인 경로가 형성된 PMOS트랜지스터(PM7)와, 게이트가 출력 N7단에 연결되고 노드 N8와 노드 N9사이에 소소-드레인 경로가 형성된 NMOS트랜지스터(NM7)로 구현된다.

한편, 이를 도 1의 종래기술에 따른 차동증폭기와 비교하여 보면, 전류를 공급하기 위한 커런트 소스를 제거하기 위하여, 본 발명에서는 노드 N6의 전압에 의해 제어받는 NMOS트랜지스터(NM5, NM6) 및 PMOS트랜지스터(PM3, PM4)를 구비한다. 또한, 본 발명은 입력전압(Vin)을 인버터형 입력부(100, 300)를 통해 입력받아 게인이 높아지며, 회로가 X축으로 대칭이 되도록 구성하여 출력전압이 VDD/2에서 스윙하도록 하기 위한 레벨 쉬프터가 추가적으로 필요치 않다.

따라서, 주파수 대역(Frequency Bandwidth)이 2배로 증가하여 하이 스피드(High Speed)의 응용에 적합할 뿐만 아니라, 커런트 소스가 없어 스탠드바이 커런트(Standby Current)가 적어 저소비 전력을 갖는다.

다음으로 동작을 살펴보도록 한다.

먼저, 입력전압(Vin)이 기준전압(Vref)보다 큰 경우에는 스위칭부(500)의 PMOS트랜지스터(PM7)에 의해서 노드 N4와 N5가 분리되고, NMOS트랜지스터(NM7)에 의해서 노드 N8와 N9가 연결된다. 그리고 노드 N4의 전압은 입력전압이 PMOS트랜지스터(PM3)의 네거티브 피드백에 의해 VDD- VDS와 PMOS트랜지스터(PM3)의 최소 전압 사이에서 스윙(swing)하고, 노드 N5의 전압은 PMOS트랜지스터(PM4)의 커먼 소스 증폭기 동작에 의하여 VDD 레벨까지 스윙한다. 노드 N8과 N9는 NMOS트랜지스터(NM7)에 의해 연결되어 네거티브 피드백 루프를 형성하기 때문에, 노드 N8과 노드 N9의 전압은 같은 레벨을 가지며 입력전압을 VSS+ VDS와 NMOS트랜지스터(NM5, NM6)가 갖는 최소 전압 사이에서 스윙한다. 또한, 입력전압(Vin)이 기준전압(Vref)보다 낮은 경우에는 반대되는 특성을 가지고 동일하게 해석할 수 있다.

그러므로 상기 본 발명의 우측 입력부(400)의 PMOS트랜지스터(PM6)와 NMOS트랜지스터(NM4)의 소스단은 전원전압 VDD와 접지전압 VSS 까지 스윙하기 때문에 출력전압(Vout)이 전원전압 VDD와 접지전압 VSS 사이에서 스윙하여 하이 스피드(High Speed)의 응용에 적합하다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

전술한 본 발명에 따른 차동증폭기는 2배의 게인과 2배의 주파수 대역을 가지며 스탠드바이 커런드가 적고, 출력단에 레벨 쉬프터가 필요하지 않는 이점을 갖는다.

도 1은 종래기술에 따른 차동증폭기의 회로도.

도 2는 본 발명에 따른 차동증폭기의 회로도.

* 도면의 주요 부분에 대한 설명

100 : 좌측 입력부

300 : 우측 입력부

Claims

입력전압에 응답하여 출력전압을 제공하는 출력단;

제1노드와 제2노드 사이에 접속되며 입력전압을 입력받는 인버터형 제1입력부;

제3노드 및 제4노드 사이에 접속되며 기준전압을 입력받고 상기 출력단에 자신의 출력노드가 접속된 인버터형 제2입력부;

상기 제1입력부의 출력에 바이어싱되고 상기 제1입력부와 네가티브 피드백 루프를 구성하는 수단;

상기 제1입력부의 출력에 바이어싱되어 상기 제1입력부의 출력을 증폭하는 증폭수단; 및

상기 출력단의 전압 레벨에 응답하여 상기 제1노드와 상기 제3노드 사이를 스위칭 접속하고, 상기 제2노드와 제4노드 사이를 스위칭 접속하는 스위칭수단

을 포함하는 차동증폭기.
제1항에 있어서,

상기 제1입력부는,

상기 입력전압을 게이트로 인가받고 상기 제1노드에 소오스가 연결되며 상기 제1입력부의 출력노드에 드레인이 연결된 제1PMOS트랜지스터; 및

상기 입력전압을 게이트로 인가받고 상기 제2노드에 소오스가 연결되며 상기 제1입력부의 출력노드에 드레인이 연결된 제1NMOS트랜지스터를 포함하는 것을 특징으로 하는 차동증폭기.
제2항에 있어서,

상기 제2입력부는,

상기 기준전압을 게이트로 인가받고 상기 제3노드에 소오스가 연결되며 상기 제2입력부의 출력노드에 드레인이 연결된 제2PMOS트랜지스터; 및

상기 기준전압을 게이트로 인가받고 상기 제4노드에 소오스가 연결되며 상기 제2입력부의 출력노드에 드레인이 연결된 제2NMOS트랜지스터를 포함하는 것을 특징으로 하는 차동증폭기.
제3항에 있어서,

상기 네가티브 피드백 루프를 구성하는 수단은,

게이트가 상기 제1입력부의 출력노드에 연결되고 전원전압단과 상기 제1노드 사이에 소오소-드레인 경로가 접속된 제3PMOS 트랜지스터; 및

게이트가 상기 제1입력부의 출력노드에 연결되고 접지전압단과 상기 제2노드 사이에 소오소-드레인 경로가 접속된 제3NMOS 트랜지스터를 포함하는 것을 특징으로 하는 차동증폭기.
제4항에 있어서,

상기 증폭수단은,

게이트가 상기 제1입력부의 출력노드에 연결되고 전원전압단과 상기 제3노드 사이에 소오소-드레인 경로가 접속된 제4PMOS 트랜지스터; 및

게이트가 상기 제1입력부의 출력노드에 연결되고 접지전압단과 상기 제4노드 사이에 소오소-드레인 경로가 접속된 제4NMOS 트랜지스터를 포함하는 것을 특징으로 하는 차동증폭기.
제1항 내지 제5항중 어느한 항에 있어서,

상기 스위칭수단은,

게이트가 상기 출력단에 연결되고, 상기 제1노드와 제3노드 사이에 소오소-드레인 경로가 형성된 제5PMOS트랜지스터; 및

게이트가 상기 출력단에 연결되고, 상기 제2노드와 제4노드 사이에 소오소-드레인 경로가 형성된 제5NMOS트랜지스터를 포함하는 것을 특징으로 하는 차동증폭기.