JPH06282991A - センスアンプ回路 - Google Patents
センスアンプ回路Info
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- JPH06282991A JPH06282991A JP5069657A JP6965793A JPH06282991A JP H06282991 A JPH06282991 A JP H06282991A JP 5069657 A JP5069657 A JP 5069657A JP 6965793 A JP6965793 A JP 6965793A JP H06282991 A JPH06282991 A JP H06282991A
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- potential
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Abstract
(57)【要約】
【目的】 ゲインが高く、しかも、高速に、半導体記憶
装置の情報を読み出すセンスアンプ回路を提供する。 【構成】 各接続点Ｎ１，Ｎ２に接続され、その接続点
Ｎ１，Ｎ２の電位レベルに対し、クロスカップルされた
ＰＭＯＳ１０，１１を設けている。そのＰＭＯＳ１０，
１１により、接続点Ｎ１，Ｎ２の電位レベル間の振幅を
増加させ、接続点Ｎ１，Ｎ２の電位レベルがそれぞれＰ
ＭＯＳ８，９を制御するようにしている。そのため、Ｐ
ＭＯＳ８，９が、接続点Ｎ３，Ｎ４の電位レベルを制御
し、出力信号の振幅を大きくしている。
装置の情報を読み出すセンスアンプ回路を提供する。 【構成】 各接続点Ｎ１，Ｎ２に接続され、その接続点
Ｎ１，Ｎ２の電位レベルに対し、クロスカップルされた
ＰＭＯＳ１０，１１を設けている。そのＰＭＯＳ１０，
１１により、接続点Ｎ１，Ｎ２の電位レベル間の振幅を
増加させ、接続点Ｎ１，Ｎ２の電位レベルがそれぞれＰ
ＭＯＳ８，９を制御するようにしている。そのため、Ｐ
ＭＯＳ８，９が、接続点Ｎ３，Ｎ４の電位レベルを制御
し、出力信号の振幅を大きくしている。
Description
【０００１】
【産業上の利用分野】本発明は、相補型ＭＯＳトランジ
スタ（ＣＭＯＳ）で構成されたスタティク型ランダムア
クセスメモリ（以下、スタティクＲＡＭという）のよう
な半導体記憶装置等に用いられるセンスアンプ回路に関
するものである。
スタ（ＣＭＯＳ）で構成されたスタティク型ランダムア
クセスメモリ（以下、スタティクＲＡＭという）のよう
な半導体記憶装置等に用いられるセンスアンプ回路に関
するものである。
【０００２】
【従来の技術】従来、このような分野の技術としては、
例えば、次のような文献に記載されるものがあった。 文献；日立評論、６７［８］（１９８５−８）日立制作
所、山本、谷村、目黒、湊著「２５６ｋビット スタテ
ィクＲＡＭ“ＨＭ６２２５６”」Ｐ．３１−３４ 図２は、従来のカレントミラー型センスアンプ回路の構
成例を示す回路図である。図２のカレントミラー型セン
スアンプ回路は、スタティクＲＡＭに広く用いられてお
り、メモリセルに接続されたデータ線及び反転データ線
からの第１，第２の入力信号Ｄ，Ｄ／を差動増幅する回
路である。このセンスアンプ回路は、エンハンスメント
型のＭＯＳトランジスタで構成され、制御信号ＣＳに基
づいて動作する。このセンスアンプ回路は、制御信号Ｃ
Ｓによってオン，オフ制御される第１のトランジスタの
ＮチャンネルＭＯＳトランジスタ（以下、ＮＭＯＳとい
う）１と、入力信号Ｄによってそれぞれ制御される駆動
用第２，第３のトランジスタのＮＭＯＳ２，３と、入力
信号Ｄ／によってそれぞれ制御される駆動用第４，第５
のトランジスタのＮＭＯＳ４，５とを有している。
例えば、次のような文献に記載されるものがあった。 文献；日立評論、６７［８］（１９８５−８）日立制作
所、山本、谷村、目黒、湊著「２５６ｋビット スタテ
ィクＲＡＭ“ＨＭ６２２５６”」Ｐ．３１−３４ 図２は、従来のカレントミラー型センスアンプ回路の構
成例を示す回路図である。図２のカレントミラー型セン
スアンプ回路は、スタティクＲＡＭに広く用いられてお
り、メモリセルに接続されたデータ線及び反転データ線
からの第１，第２の入力信号Ｄ，Ｄ／を差動増幅する回
路である。このセンスアンプ回路は、エンハンスメント
型のＭＯＳトランジスタで構成され、制御信号ＣＳに基
づいて動作する。このセンスアンプ回路は、制御信号Ｃ
Ｓによってオン，オフ制御される第１のトランジスタの
ＮチャンネルＭＯＳトランジスタ（以下、ＮＭＯＳとい
う）１と、入力信号Ｄによってそれぞれ制御される駆動
用第２，第３のトランジスタのＮＭＯＳ２，３と、入力
信号Ｄ／によってそれぞれ制御される駆動用第４，第５
のトランジスタのＮＭＯＳ４，５とを有している。
【０００３】ＮＭＯＳ１のソースまたはドレインの電極
は、第１の電源である接地電位ＶＳＳに接続され、ＮＭ
ＯＳ２〜５のソースまたはドレインの電極が、ＮＭＯＳ
１のドレインまたはソースの電極に共通接続されてい
る。また、このセンスアンプ回路には、第２の電源であ
る電源電位ＶＣＣと前記ＮＭＯＳ２〜５との間に、第６
〜９のトランジスタである負荷用ＰチャンネルＭＯＳト
ランジスタ（以下、ＰＭＯＳという）６〜９が、それぞ
れ接続されている。ＮＭＯＳ２とＰＭＯＳ６との接続点
Ｎ１は、ＰＭＯＳ６，８のゲートにそれぞれ接続され、
ＰＭＯＳ６，８が、カレントミラー回路を構成してい
る。同様に、ＮＭＯＳ３とＰＭＯＳ７との接続点Ｎ２
は、ＰＭＯＳ７，９のゲートにそれぞれ接続され、ＰＭ
ＯＳ７，９が、カレントミラー回路を構成している。そ
して、ＮＭＯＳ４とＰＭＯＳ８との接続点Ｎ３及びＮＭ
ＯＳ５とＰＭＯＳ９との接続点Ｎ４から、出力信号Ｄ
Ｏ，ＤＯ／が、それぞれ出力される構成となっている。
は、第１の電源である接地電位ＶＳＳに接続され、ＮＭ
ＯＳ２〜５のソースまたはドレインの電極が、ＮＭＯＳ
１のドレインまたはソースの電極に共通接続されてい
る。また、このセンスアンプ回路には、第２の電源であ
る電源電位ＶＣＣと前記ＮＭＯＳ２〜５との間に、第６
〜９のトランジスタである負荷用ＰチャンネルＭＯＳト
ランジスタ（以下、ＰＭＯＳという）６〜９が、それぞ
れ接続されている。ＮＭＯＳ２とＰＭＯＳ６との接続点
Ｎ１は、ＰＭＯＳ６，８のゲートにそれぞれ接続され、
ＰＭＯＳ６，８が、カレントミラー回路を構成してい
る。同様に、ＮＭＯＳ３とＰＭＯＳ７との接続点Ｎ２
は、ＰＭＯＳ７，９のゲートにそれぞれ接続され、ＰＭ
ＯＳ７，９が、カレントミラー回路を構成している。そ
して、ＮＭＯＳ４とＰＭＯＳ８との接続点Ｎ３及びＮＭ
ＯＳ５とＰＭＯＳ９との接続点Ｎ４から、出力信号Ｄ
Ｏ，ＤＯ／が、それぞれ出力される構成となっている。
【０００４】次に、図２のセンスアンプ回路の説明をす
る。制御信号ＣＳの電位レベルが“Ｈ”になると、ＮＭ
ＯＳ１がオン状態となり、このセンスアンプ回路が、動
作可能状態となる。メモリセルのデータの読出し前に
は、入力信号Ｄ，Ｄ／は等電位に保たれており、例え
ば、入力信号Ｄ，Ｄ／の電位レベルが、“Ｈ”にプリチ
ャージされていたとする。メモリセルのデータの読出し
が開始されると、メモリセルの内容に基づき、入力信号
Ｄ，Ｄ／のいずれか一方の電位レベルが“Ｌ”に向かっ
て低下する。入力信号Ｄの電位レベルが“Ｌ”に向かっ
て低下するとき、ＮＭＯＳ４のオン抵抗が増加し、接続
点Ｎ３の電位レベルが“Ｈ”に向かって上昇する。この
とき、入力信号Ｄ／の電位レベルは、“Ｈ”に保たれ、
ＮＭＯＳ２のオン抵抗が低い状態にある。即ち、接続点
Ｎ１の電位レベルは、“Ｌ”となっている。そのため、
接続点Ｎ１の電位レベルによって制御されたＰＭＯＳ８
のオン抵抗が低くなり、接続点Ｎ３の電位レベルは、さ
らに“Ｈ”の電位側に引き上げられる。
る。制御信号ＣＳの電位レベルが“Ｈ”になると、ＮＭ
ＯＳ１がオン状態となり、このセンスアンプ回路が、動
作可能状態となる。メモリセルのデータの読出し前に
は、入力信号Ｄ，Ｄ／は等電位に保たれており、例え
ば、入力信号Ｄ，Ｄ／の電位レベルが、“Ｈ”にプリチ
ャージされていたとする。メモリセルのデータの読出し
が開始されると、メモリセルの内容に基づき、入力信号
Ｄ，Ｄ／のいずれか一方の電位レベルが“Ｌ”に向かっ
て低下する。入力信号Ｄの電位レベルが“Ｌ”に向かっ
て低下するとき、ＮＭＯＳ４のオン抵抗が増加し、接続
点Ｎ３の電位レベルが“Ｈ”に向かって上昇する。この
とき、入力信号Ｄ／の電位レベルは、“Ｈ”に保たれ、
ＮＭＯＳ２のオン抵抗が低い状態にある。即ち、接続点
Ｎ１の電位レベルは、“Ｌ”となっている。そのため、
接続点Ｎ１の電位レベルによって制御されたＰＭＯＳ８
のオン抵抗が低くなり、接続点Ｎ３の電位レベルは、さ
らに“Ｈ”の電位側に引き上げられる。
【０００５】入力信号Ｄ／の電位レベルが“Ｌ”に向か
うとき、ＮＭＯＳ２のオン抵抗が増加し、接続点Ｎ１の
電位レベルが“Ｈ”に向かって上昇する。接続点Ｎ１の
電位レベルによって制御されたＰＭＯＳ８のオン抵抗が
増加し、接続点Ｎ３の電位レベルは、“Ｌ”に向かって
下降する。この時、入力信号Ｄの電位レベルは“Ｈ”に
保たれ、ＮＭＯＳ４のオン抵抗が低い状態にある。その
ため、接続点Ｎ３の電位レベルは、さらに“Ｌ”側に引
き下げられる。この様にして、接続点Ｎ３からは、入力
信号Ｄと逆極性の増幅された電位が出力される。ＮＭＯ
Ｓ３，５とＰＭＯＳ７，９とで構成された回路は、上記
のＮＭＯＳ２，４とＰＭＯＳ８，１０とで構成された回
路と対称の動作を実施し、接続点Ｎ４からは、入力信号
Ｄと同極性の増幅された電位が出力される。
うとき、ＮＭＯＳ２のオン抵抗が増加し、接続点Ｎ１の
電位レベルが“Ｈ”に向かって上昇する。接続点Ｎ１の
電位レベルによって制御されたＰＭＯＳ８のオン抵抗が
増加し、接続点Ｎ３の電位レベルは、“Ｌ”に向かって
下降する。この時、入力信号Ｄの電位レベルは“Ｈ”に
保たれ、ＮＭＯＳ４のオン抵抗が低い状態にある。その
ため、接続点Ｎ３の電位レベルは、さらに“Ｌ”側に引
き下げられる。この様にして、接続点Ｎ３からは、入力
信号Ｄと逆極性の増幅された電位が出力される。ＮＭＯ
Ｓ３，５とＰＭＯＳ７，９とで構成された回路は、上記
のＮＭＯＳ２，４とＰＭＯＳ８，１０とで構成された回
路と対称の動作を実施し、接続点Ｎ４からは、入力信号
Ｄと同極性の増幅された電位が出力される。
【０００６】
【発明が解決しようとする課題】しかしながら、従来の
センスアンプ回路においては、次のような課題があっ
た。図２の接続点Ｎ１，Ｎ３における電位レベルの振幅
が、電源ＶＣＣ，ＶＳＳ間の電位差に対して狭く、カレ
ントミラーのかかったＰＭＯＳ８，９のオン抵抗が充分
制御されないと共に、オン抵抗の変化に時間を要する。
そのため、このセンスアンプ回路は、微小信号を増幅で
きるが、ゲインが低く、所望の出力電位を得るのに時間
がかかっていた。本発明は前記従来技術が持っていた課
題として、ゲインが低い及びスピードが遅いという点に
ついて解決をしたセンスアンプ回路を提供するものであ
る。
センスアンプ回路においては、次のような課題があっ
た。図２の接続点Ｎ１，Ｎ３における電位レベルの振幅
が、電源ＶＣＣ，ＶＳＳ間の電位差に対して狭く、カレ
ントミラーのかかったＰＭＯＳ８，９のオン抵抗が充分
制御されないと共に、オン抵抗の変化に時間を要する。
そのため、このセンスアンプ回路は、微小信号を増幅で
きるが、ゲインが低く、所望の出力電位を得るのに時間
がかかっていた。本発明は前記従来技術が持っていた課
題として、ゲインが低い及びスピードが遅いという点に
ついて解決をしたセンスアンプ回路を提供するものであ
る。
【０００７】
【課題を解決するための手段】本発明は、前記課題を解
決するために、制御信号によって動作し、互いに相補的
な第１，第２の入力信号の電位差を増幅するセンスアン
プ回路において、第１の電源に接続され、前記制御信号
に基づきオン，オフ制御される第１の導電型の第１のト
ランジスタと、前記第１のトランジスタに共通接続さ
れ、前記第１の入力信号によってそれぞれ制御される前
記第１の導電型の第３，第４のトランジスタと、前記第
１のトランジスタに共通接続され、前記第２の入力信号
によってそれぞれ制御される前記第１の導電型の第２，
第５のトランジスタと、第２の電源と前記第２のトラン
ジスタ間に接続され、該第２のトランジスタとの接続点
Ｎ１の電位によって制御される第２の導電型の第６のト
ランジスタとを有している。また、このセンスアンプ回
路は、前記第２の電源と前記第３のトランジスタ間に接
続され、該第３のトランジスタとの接続点Ｎ２の電位に
よって制御される前記第２の導電型の第７のトランジス
タと、前記第２の電源と前記第４のトランジスタとの間
に接続され、前記接続点Ｎ１の電位によって制御され、
前記第４のトランジスタとの接続点Ｎ３から出力電位を
供給する前記第２の導電型の第８のトランジスタと、前
記第２の電源と前記第５のトランジスタとの間に接続さ
れ、前記接続点Ｎ２の電位によって制御され、前記第５
のトランジスタとの接続点Ｎ４から出力電位を供給する
前記第２の導電型の第９のトランジスタとを、有してい
る。そして、このセンスアンプ回路は、前記第２の電源
と前記第２のトランジスタとの間に接続され、前記接続
点Ｎ２の電位によって制御される前記第２の導電型の第
１０のトランジスタと、前記第２の電源と前記第３のト
ランジスタとの間に接続され、前記接続点Ｎ１の電位に
よって制御される前記第２の導電型の第１１のトランジ
スタとを、備えている。
決するために、制御信号によって動作し、互いに相補的
な第１，第２の入力信号の電位差を増幅するセンスアン
プ回路において、第１の電源に接続され、前記制御信号
に基づきオン，オフ制御される第１の導電型の第１のト
ランジスタと、前記第１のトランジスタに共通接続さ
れ、前記第１の入力信号によってそれぞれ制御される前
記第１の導電型の第３，第４のトランジスタと、前記第
１のトランジスタに共通接続され、前記第２の入力信号
によってそれぞれ制御される前記第１の導電型の第２，
第５のトランジスタと、第２の電源と前記第２のトラン
ジスタ間に接続され、該第２のトランジスタとの接続点
Ｎ１の電位によって制御される第２の導電型の第６のト
ランジスタとを有している。また、このセンスアンプ回
路は、前記第２の電源と前記第３のトランジスタ間に接
続され、該第３のトランジスタとの接続点Ｎ２の電位に
よって制御される前記第２の導電型の第７のトランジス
タと、前記第２の電源と前記第４のトランジスタとの間
に接続され、前記接続点Ｎ１の電位によって制御され、
前記第４のトランジスタとの接続点Ｎ３から出力電位を
供給する前記第２の導電型の第８のトランジスタと、前
記第２の電源と前記第５のトランジスタとの間に接続さ
れ、前記接続点Ｎ２の電位によって制御され、前記第５
のトランジスタとの接続点Ｎ４から出力電位を供給する
前記第２の導電型の第９のトランジスタとを、有してい
る。そして、このセンスアンプ回路は、前記第２の電源
と前記第２のトランジスタとの間に接続され、前記接続
点Ｎ２の電位によって制御される前記第２の導電型の第
１０のトランジスタと、前記第２の電源と前記第３のト
ランジスタとの間に接続され、前記接続点Ｎ１の電位に
よって制御される前記第２の導電型の第１１のトランジ
スタとを、備えている。
【０００８】
【作用】本発明によれば、以上のようにセンスアンプ回
路を構成したので、第１のトランジスタは、制御信号に
よってセンスアンプ回路のオン，オフを動作させる。第
２〜第５のトランジスタは、入力信号Ｄ，Ｄ／に基づい
て各接続点Ｎ１〜Ｎ４の電位レベルを変化させる。接続
点Ｎ１，Ｎ２に対してたすき掛け接続（クロスカップ
ル）されたＰＭＯＳ１０，１１のオン抵抗が、接続点Ｎ
１，Ｎ２の電位レベルの差をさらに大きくする。その接
続点Ｎ１，Ｎ２の電位レベルが、第８，第９のトランジ
スタのオン抵抗を制御し、出力電圧の接続点Ｎ３，Ｎ４
の電位レベルの差をさらに広げる。従って、前記課題を
解決できるのである。
路を構成したので、第１のトランジスタは、制御信号に
よってセンスアンプ回路のオン，オフを動作させる。第
２〜第５のトランジスタは、入力信号Ｄ，Ｄ／に基づい
て各接続点Ｎ１〜Ｎ４の電位レベルを変化させる。接続
点Ｎ１，Ｎ２に対してたすき掛け接続（クロスカップ
ル）されたＰＭＯＳ１０，１１のオン抵抗が、接続点Ｎ
１，Ｎ２の電位レベルの差をさらに大きくする。その接
続点Ｎ１，Ｎ２の電位レベルが、第８，第９のトランジ
スタのオン抵抗を制御し、出力電圧の接続点Ｎ３，Ｎ４
の電位レベルの差をさらに広げる。従って、前記課題を
解決できるのである。
【０００９】
【実施例】図１は、本発明の実施例のカレントミラー型
センスアンプ回路の構成例を示す回路図であり、従来の
図２中の要素と共通の要素には共通の符号が付されてい
る。このセンスアンプ回路は、スタティクＲＡＭのメモ
リセルに接続されたデータ線及び反転データ線からの第
１，第２の入力信号Ｄ，Ｄ／の電位を差動増幅する回路
である。このセンスアンプ回路は、エンハンスメント型
のＭＯＳトランジスタで構成され、制御信号ＣＳに基づ
いて動作する。このセンスアンプ回路は、図２と同様
に、制御信号ＣＳによってオン，オフ制御される第１の
トランジスタのＮＭＯＳ１と、入力信号Ｄによってそれ
ぞれ制御される駆動用第２，第３のトランジスタのＮＭ
ＯＳ２，３と、入力信号Ｄ／によってそれぞれ制御され
る駆動用第４，第５のトランジスタのＮＭＯＳ４，５
と、第２の電源である電源電位ＶＣＣと前記ＮＭＯＳ２
〜５との間にそれぞれ接続された第６〜９のトランジス
タの負荷用ＰＭＯＳ６〜９とを、備えている。このセン
スアンプ回路は、図２と異なり、さらに、電源電位ＶＣ
ＣとＮＭＯＳ２，３との間にそれぞれクロスカップルさ
れた第１０，１１のトランジスタである負荷用ＰＭＯＳ
１０，１１を有している。
センスアンプ回路の構成例を示す回路図であり、従来の
図２中の要素と共通の要素には共通の符号が付されてい
る。このセンスアンプ回路は、スタティクＲＡＭのメモ
リセルに接続されたデータ線及び反転データ線からの第
１，第２の入力信号Ｄ，Ｄ／の電位を差動増幅する回路
である。このセンスアンプ回路は、エンハンスメント型
のＭＯＳトランジスタで構成され、制御信号ＣＳに基づ
いて動作する。このセンスアンプ回路は、図２と同様
に、制御信号ＣＳによってオン，オフ制御される第１の
トランジスタのＮＭＯＳ１と、入力信号Ｄによってそれ
ぞれ制御される駆動用第２，第３のトランジスタのＮＭ
ＯＳ２，３と、入力信号Ｄ／によってそれぞれ制御され
る駆動用第４，第５のトランジスタのＮＭＯＳ４，５
と、第２の電源である電源電位ＶＣＣと前記ＮＭＯＳ２
〜５との間にそれぞれ接続された第６〜９のトランジス
タの負荷用ＰＭＯＳ６〜９とを、備えている。このセン
スアンプ回路は、図２と異なり、さらに、電源電位ＶＣ
ＣとＮＭＯＳ２，３との間にそれぞれクロスカップルさ
れた第１０，１１のトランジスタである負荷用ＰＭＯＳ
１０，１１を有している。
【００１０】ＮＭＯＳ１のソースまたはドレインの電極
は、第１の電源である接地電位ＶＳＳに接続され、ＮＭ
ＯＳ２〜５のソースまたはドレインの電極が、ＮＭＯＳ
１のドレインまたはソースの電極に共通接続されてい
る。また、このセンスアンプ回路は、ＮＭＯＳ２とＰＭ
ＯＳ６との接続点Ｎ１が、ＰＭＯＳ６，８のゲートにそ
れぞれ接続されると共に、ＰＭＯＳ１１のゲートに接続
されている。同様に、ＮＭＯＳ３とＰＭＯＳ７との接続
点Ｎ２が、ＰＭＯＳ７，９のゲートにそれぞれ接続され
ると共に、ＰＭＯＳ１０のゲートに接続されている。そ
して、ＮＭＯＳ４とＰＭＯＳ８との接続点Ｎ３及びＮＭ
ＯＳ５とＰＭＯＳ９との接続点Ｎ４から、出力信号Ｄ，
Ｄ／が出力される構成となっている。
は、第１の電源である接地電位ＶＳＳに接続され、ＮＭ
ＯＳ２〜５のソースまたはドレインの電極が、ＮＭＯＳ
１のドレインまたはソースの電極に共通接続されてい
る。また、このセンスアンプ回路は、ＮＭＯＳ２とＰＭ
ＯＳ６との接続点Ｎ１が、ＰＭＯＳ６，８のゲートにそ
れぞれ接続されると共に、ＰＭＯＳ１１のゲートに接続
されている。同様に、ＮＭＯＳ３とＰＭＯＳ７との接続
点Ｎ２が、ＰＭＯＳ７，９のゲートにそれぞれ接続され
ると共に、ＰＭＯＳ１０のゲートに接続されている。そ
して、ＮＭＯＳ４とＰＭＯＳ８との接続点Ｎ３及びＮＭ
ＯＳ５とＰＭＯＳ９との接続点Ｎ４から、出力信号Ｄ，
Ｄ／が出力される構成となっている。
【００１１】次に、図１のセンスアンプ回路の説明をす
る。制御信号ＣＳの電位レベルが“Ｈ”になると、ＮＭ
ＯＳ１がオン状態となり、このセンスアンプ回路が、動
作可能状態となる。メモリセルのデータの読出し前は、
入力信号Ｄ，Ｄ／は、等電位に保たれており、例えば、
入力信号Ｄ，Ｄ／の電位レベルが、“Ｈ”にプリチャー
ジされていたとする。メモリセルのデータの読出しが開
始されると、メモリセルの内容に基づき、入力信号Ｄ，
Ｄ／のいずれか一方の電位レベルが“Ｌ”に向かって低
下する。入力信号Ｄの電位レベルが、“Ｌ”に向かって
低下するとき、各ＮＭＯＳ３，４のオン抵抗が増加し、
接続点Ｎ２，Ｎ３の電位レベルが“Ｈ”に向かってそれ
ぞれ上昇する。このとき、入力信号Ｄ／の電位レベル
は、“Ｈ”に保たれ、各ＮＭＯＳ２，５のオン抵抗が低
い状態にある。即ち、接続点Ｎ１，Ｎ２の電位レベル
は、それぞれ“Ｌ”となっている。この時、ＰＭＯＳ１
０及びＰＭＯＳ１１は、クロスカップルされているた
め、ＰＭＯＳ１０のオン抵抗が増加し、接続点Ｎ１の電
位レベルが“Ｌ”へ向かって下げられる。接続点Ｎ１の
電位レベルはＰＭＯＳ１１のオン抵抗を制御するので、
そのＰＭＯＳ１１のオン抵抗は減少し、接続点Ｎ２の電
位レベルは、さらに“Ｈ”側へ向けて上昇する。
る。制御信号ＣＳの電位レベルが“Ｈ”になると、ＮＭ
ＯＳ１がオン状態となり、このセンスアンプ回路が、動
作可能状態となる。メモリセルのデータの読出し前は、
入力信号Ｄ，Ｄ／は、等電位に保たれており、例えば、
入力信号Ｄ，Ｄ／の電位レベルが、“Ｈ”にプリチャー
ジされていたとする。メモリセルのデータの読出しが開
始されると、メモリセルの内容に基づき、入力信号Ｄ，
Ｄ／のいずれか一方の電位レベルが“Ｌ”に向かって低
下する。入力信号Ｄの電位レベルが、“Ｌ”に向かって
低下するとき、各ＮＭＯＳ３，４のオン抵抗が増加し、
接続点Ｎ２，Ｎ３の電位レベルが“Ｈ”に向かってそれ
ぞれ上昇する。このとき、入力信号Ｄ／の電位レベル
は、“Ｈ”に保たれ、各ＮＭＯＳ２，５のオン抵抗が低
い状態にある。即ち、接続点Ｎ１，Ｎ２の電位レベル
は、それぞれ“Ｌ”となっている。この時、ＰＭＯＳ１
０及びＰＭＯＳ１１は、クロスカップルされているた
め、ＰＭＯＳ１０のオン抵抗が増加し、接続点Ｎ１の電
位レベルが“Ｌ”へ向かって下げられる。接続点Ｎ１の
電位レベルはＰＭＯＳ１１のオン抵抗を制御するので、
そのＰＭＯＳ１１のオン抵抗は減少し、接続点Ｎ２の電
位レベルは、さらに“Ｈ”側へ向けて上昇する。
【００１２】この様にして、クロスカップルされたＰＭ
ＯＳ１０及びＰＭＯＳ１１の帰還効果により、接続点Ｎ
１，Ｎ２間の電位レベルの振幅は増加する。そのため、
接続点Ｎ１の電位レベルによって制御されるＰＭＯＳ８
のオン抵抗は、いっそう低くなり、接続点Ｎ３の電位レ
ベルは、さらに高められて“Ｈ”側に引上げられる。ま
た、接続点Ｎ２の電位レベルによって制御されるＰＭＯ
Ｓ９のオン抵抗は、いっそう増加し、接続点Ｎ４の電位
レベルが、さらに低められて“Ｌ”側に引下げられる入
力信号Ｄ／の電位レベルが、“Ｌ”に向かって低下する
ときは、上記説明と対称の動作が実施され、各接続点Ｎ
３，Ｎ４には、電位レベルがそれぞれ“Ｌ”，“Ｈ”の
増幅された出力電圧が出力される。ここで、このセンス
アンプ回路は、クロスカップルされたＰＭＯＳ１０，１
１を有しているが、ＰＭＯＳ６，７が接続点Ｎ１，Ｎ２
の電位レベルを接地レベルＶＳＳまで下がることを防
ぐ。そのため、このセンスアンプ回路は、ラッチするこ
とはなく、ラッチに伴うタイミングを考慮する必要はな
い。以上のように、本実施例では、たすき掛け接続され
たＰＭＯＳ１０及びＰＭＯＳ１１の帰還効果により、従
来のセンスアンプ回路と比べて、同一の電源電位差に対
して出力電位差の高い増幅が可能となる。また、出力電
位差が高いので、より高速に、図示しない出力回路等に
おける所望の電位レベル“Ｈ”“Ｌ”に到達するセンス
アンプ回路を実現でる。
ＯＳ１０及びＰＭＯＳ１１の帰還効果により、接続点Ｎ
１，Ｎ２間の電位レベルの振幅は増加する。そのため、
接続点Ｎ１の電位レベルによって制御されるＰＭＯＳ８
のオン抵抗は、いっそう低くなり、接続点Ｎ３の電位レ
ベルは、さらに高められて“Ｈ”側に引上げられる。ま
た、接続点Ｎ２の電位レベルによって制御されるＰＭＯ
Ｓ９のオン抵抗は、いっそう増加し、接続点Ｎ４の電位
レベルが、さらに低められて“Ｌ”側に引下げられる入
力信号Ｄ／の電位レベルが、“Ｌ”に向かって低下する
ときは、上記説明と対称の動作が実施され、各接続点Ｎ
３，Ｎ４には、電位レベルがそれぞれ“Ｌ”，“Ｈ”の
増幅された出力電圧が出力される。ここで、このセンス
アンプ回路は、クロスカップルされたＰＭＯＳ１０，１
１を有しているが、ＰＭＯＳ６，７が接続点Ｎ１，Ｎ２
の電位レベルを接地レベルＶＳＳまで下がることを防
ぐ。そのため、このセンスアンプ回路は、ラッチするこ
とはなく、ラッチに伴うタイミングを考慮する必要はな
い。以上のように、本実施例では、たすき掛け接続され
たＰＭＯＳ１０及びＰＭＯＳ１１の帰還効果により、従
来のセンスアンプ回路と比べて、同一の電源電位差に対
して出力電位差の高い増幅が可能となる。また、出力電
位差が高いので、より高速に、図示しない出力回路等に
おける所望の電位レベル“Ｈ”“Ｌ”に到達するセンス
アンプ回路を実現でる。
【００１３】なお、本発明は上記実施例に限定されず、
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。 （１）図２の各ＮＭＯＳ１〜５と、各ＰＭＯＳ６〜１１
は、それぞれ逆のチャンネルのＭＯＳトランジスタに変
更しても、電源電位ＶＣＣ，ＶＳＳの接続を逆にすれ
ば、センスアンプ回路の効果は、図２と同様に発揮され
る。 （２）各ＮＭＯＳ１〜５と、各ＰＭＯＳ６〜１１は、バ
イポーラトランジスタ等の素子で構成してもよい。 （３）本発明のセンスアンプ回路は、スタティクＲＡＭ
以外の、或い他のそれらを含んだ記憶装置にも適用でき
る。
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。 （１）図２の各ＮＭＯＳ１〜５と、各ＰＭＯＳ６〜１１
は、それぞれ逆のチャンネルのＭＯＳトランジスタに変
更しても、電源電位ＶＣＣ，ＶＳＳの接続を逆にすれ
ば、センスアンプ回路の効果は、図２と同様に発揮され
る。 （２）各ＮＭＯＳ１〜５と、各ＰＭＯＳ６〜１１は、バ
イポーラトランジスタ等の素子で構成してもよい。 （３）本発明のセンスアンプ回路は、スタティクＲＡＭ
以外の、或い他のそれらを含んだ記憶装置にも適用でき
る。
【００１４】
【発明の効果】以上詳細に説明したように、本発明によ
れば、各接続点Ｎ１，Ｎ２に接続され、かつ、その接続
点Ｎ１，Ｎ２の電位レベルに対し、クロスカップルされ
た第１０，第１１のトランジスタを設けたので、接続点
Ｎ１，Ｎ２の電位レベル間の振幅が増加する。これら接
続点Ｎ１，Ｎ２の電位レベルがそれぞれ第８，第９のト
ランジスタを制御し、出力信号の振幅を大きくしてい
る。このことにより、第１，第２の電源ＶＣＣ，ＶＳＳ
間の電位差に対して、従来に比べてゲインを向上でき
る。また、出力電位差が高いので、出力回路等における
所望の電位レベル“Ｈ”“Ｌ”に、従来より高速に、動
作させることができる。さらに、ゲインが高いので、第
１，第２の電源ＶＣＣ，ＶＳＳ間の電位差を減少させた
センスアンプ回路も実現できる。
れば、各接続点Ｎ１，Ｎ２に接続され、かつ、その接続
点Ｎ１，Ｎ２の電位レベルに対し、クロスカップルされ
た第１０，第１１のトランジスタを設けたので、接続点
Ｎ１，Ｎ２の電位レベル間の振幅が増加する。これら接
続点Ｎ１，Ｎ２の電位レベルがそれぞれ第８，第９のト
ランジスタを制御し、出力信号の振幅を大きくしてい
る。このことにより、第１，第２の電源ＶＣＣ，ＶＳＳ
間の電位差に対して、従来に比べてゲインを向上でき
る。また、出力電位差が高いので、出力回路等における
所望の電位レベル“Ｈ”“Ｌ”に、従来より高速に、動
作させることができる。さらに、ゲインが高いので、第
１，第２の電源ＶＣＣ，ＶＳＳ間の電位差を減少させた
センスアンプ回路も実現できる。
【図１】本発明の実施例のセンスアンプ回路を示す回路
図である。
図である。
【図２】従来のセンスアンプ回路を示す回路図である。
１〜５ ＮＭＯＳ（第１〜第５のトラン
ジスタ） ６〜１１ ＰＭＯＳ（第６〜第１１のトラ
ンジスタ） Ｎ１〜Ｎ４ 接続点 ＶＳＳ 第１の電源 ＶＣＣ 第２の電源
ジスタ） ６〜１１ ＰＭＯＳ（第６〜第１１のトラ
ンジスタ） Ｎ１〜Ｎ４ 接続点 ＶＳＳ 第１の電源 ＶＣＣ 第２の電源
Claims (1)
- 【請求項１】 制御信号によって動作し、互いに相補的
な第１，第２の入力信号の電位差を増幅するセンスアン
プ回路において、 第１の電源に接続され、前記制御信号に基づきオン，オ
フ制御される第１の導電型の第１のトランジスタと、 前記第１のトランジスタに共通接続され、前記第１の入
力信号によってそれぞれ制御される前記第１の導電型の
第３，第４のトランジスタと、 前記第１のトランジスタに共通接続され、前記第２の入
力信号によってそれぞれ制御される前記第１の導電型の
第２，第５のトランジスタと、 第２の電源と前記第２のトランジスタ間に接続され、該
第２のトランジスタとの接続点Ｎ１の電位によって制御
される第２の導電型の第６のトランジスタと、 前記第２の電源と前記第３のトランジスタ間に接続さ
れ、該第３のトランジスタとの接続点Ｎ２の電位によっ
て制御される前記第２の導電型の第７のトランジスタ
と、 前記第２の電源と前記第４のトランジスタとの間に接続
され、前記接続点Ｎ１の電位によって制御され、前記第
４のトランジスタとの接続点Ｎ３から出力電位を供給す
る前記第２の導電型の第８のトランジスタと、 前記第２の電源と前記第５のトランジスタとの間に接続
され、前記接続点Ｎ２の電位によって制御され、前記第
５のトランジスタとの接続点Ｎ４から出力電位を供給す
る前記第２の導電型の第９のトランジスタと、 前記第２の電源と前記第２のトランジスタとの間に接続
され、前記接続点Ｎ２の電位によって制御される前記第
２の導電型の第１０のトランジスタと、 前記第２の電源と前記第３のトランジスタとの間に接続
され、前記接続点Ｎ１の電位によって制御される前記第
２の導電型の第１１のトランジスタとを、 備えたことを特徴とするセンスアンプ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5069657A JPH06282991A (ja) | 1993-03-29 | 1993-03-29 | センスアンプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5069657A JPH06282991A (ja) | 1993-03-29 | 1993-03-29 | センスアンプ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06282991A true JPH06282991A (ja) | 1994-10-07 |
Family
ID=13409132
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5069657A Withdrawn JPH06282991A (ja) | 1993-03-29 | 1993-03-29 | センスアンプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06282991A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100226476B1 (ko) * | 1996-08-27 | 1999-10-15 | 김영환 | 반도체 디바이스의 데이터 라인 구조 |
| US7071772B2 (en) | 2004-01-10 | 2006-07-04 | Hynix Semiconductor Inc. | Differential amplifier |
-
1993
- 1993-03-29 JP JP5069657A patent/JPH06282991A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100226476B1 (ko) * | 1996-08-27 | 1999-10-15 | 김영환 | 반도체 디바이스의 데이터 라인 구조 |
| US7071772B2 (en) | 2004-01-10 | 2006-07-04 | Hynix Semiconductor Inc. | Differential amplifier |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000530 |