JP2514988B2 - センスアンプ回路 - Google Patents
センスアンプ回路Info
- Publication number
- JP2514988B2 JP2514988B2 JP62289773A JP28977387A JP2514988B2 JP 2514988 B2 JP2514988 B2 JP 2514988B2 JP 62289773 A JP62289773 A JP 62289773A JP 28977387 A JP28977387 A JP 28977387A JP 2514988 B2 JP2514988 B2 JP 2514988B2
- Authority
- JP
- Japan
- Prior art keywords
- potential
- transistors
- amplifier circuit
- transistor
- sense amplifier
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
- H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
- H03K5/2472—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors
- H03K5/2481—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors with at least one differential stage
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明はスタティック型メモリで使用されるセンス
アンプ回路に関する。
アンプ回路に関する。
（従来の技術） スタティック型メモリではセンスアンプとして動作マ
ージンを広くとることができる差動型センスアンプが使
用される。この差動型センスアンプでは、負荷側とドラ
イバー側のインピーダンスとのバランスが重要であり、
このバランスを維持するのに通常負荷側はカレントミラ
ー型にするのが一般的である。
ージンを広くとることができる差動型センスアンプが使
用される。この差動型センスアンプでは、負荷側とドラ
イバー側のインピーダンスとのバランスが重要であり、
このバランスを維持するのに通常負荷側はカレントミラ
ー型にするのが一般的である。
第４図にスタティック型メモリで使用される従来のセ
ンスアンプ回路を示す。電源電圧Vccには２個のＰチャ
ネルMOSトランジスタP11、P12のソースが接続されてい
る。このトランジスタP11、P12のゲートは共通接続さ
れ、一方のトランジスタP12のゲート、ドレイン間が短
絡されており、両トランジスタP11、P12はカレントミラ
ー回路を構成している。また、トランジスタP11、P12の
ドレインはそれぞれＮチャネルMOSトランジスタN11、N1
2のドレインに接続されている。このトランジスタN11、
N12のソースは共通接続され、その共通接続点には、ソ
ースがアース電位Vssに、ゲートがVccに接続された定電
流源用のＮチャネルトランジスタN13のドレインが接続
されている。トランジスタN11、N12のゲートにはそれぞ
れメモリセルからの読出し信号電圧S1、S2が入力され
る。また、トランジスタP11、N11の両ドレインの接続点
からは検出信号電圧O1が出力される。
ンスアンプ回路を示す。電源電圧Vccには２個のＰチャ
ネルMOSトランジスタP11、P12のソースが接続されてい
る。このトランジスタP11、P12のゲートは共通接続さ
れ、一方のトランジスタP12のゲート、ドレイン間が短
絡されており、両トランジスタP11、P12はカレントミラ
ー回路を構成している。また、トランジスタP11、P12の
ドレインはそれぞれＮチャネルMOSトランジスタN11、N1
2のドレインに接続されている。このトランジスタN11、
N12のソースは共通接続され、その共通接続点には、ソ
ースがアース電位Vssに、ゲートがVccに接続された定電
流源用のＮチャネルトランジスタN13のドレインが接続
されている。トランジスタN11、N12のゲートにはそれぞ
れメモリセルからの読出し信号電圧S1、S2が入力され
る。また、トランジスタP11、N11の両ドレインの接続点
からは検出信号電圧O1が出力される。
第５図（ａ）、（ｂ）は上記構成でなる差動型センス
アンプ回路の入出力特性曲線図である。スタティック型
メモリの特性により、メモリセルからデータが読み出さ
れる前は入力信号電圧S1、S2は同一レベルであり、デー
タ読み出し後にS1、S2のいずれか一方が始めの電圧から
低下する。例えば、入力信号電圧S2が低下したとする
と、出力信号電圧O1は第５図（ａ）に示すように始めの
電圧から低下し、他方、入力信号電圧S1が低下した時に
出力信号電圧O1は第５図（ｂ）に示すように始めの電圧
から上昇する。
アンプ回路の入出力特性曲線図である。スタティック型
メモリの特性により、メモリセルからデータが読み出さ
れる前は入力信号電圧S1、S2は同一レベルであり、デー
タ読み出し後にS1、S2のいずれか一方が始めの電圧から
低下する。例えば、入力信号電圧S2が低下したとする
と、出力信号電圧O1は第５図（ａ）に示すように始めの
電圧から低下し、他方、入力信号電圧S1が低下した時に
出力信号電圧O1は第５図（ｂ）に示すように始めの電圧
から上昇する。
ところで上記従来の差動型センスアンプ回路では、入
力信号電圧S1、S2それぞれに対する感度が異なるという
問題がある。すなわち、入力信号電圧S1、S2が低下する
時の出力信号電圧O1の電圧変化速度が異なる。このよう
なセンスアンプ回路の出力は出力バッファ回路を介して
外部に検出データとして出力されており、“1"レベル読
み出しと“0"レベル読み出しの場合とで出力バッファ回
路の入力電圧の立ち上がり、立ち下がりの速度が異なる
ことにより、アクセスタイムが異なってくるという問題
がある。
力信号電圧S1、S2それぞれに対する感度が異なるという
問題がある。すなわち、入力信号電圧S1、S2が低下する
時の出力信号電圧O1の電圧変化速度が異なる。このよう
なセンスアンプ回路の出力は出力バッファ回路を介して
外部に検出データとして出力されており、“1"レベル読
み出しと“0"レベル読み出しの場合とで出力バッファ回
路の入力電圧の立ち上がり、立ち下がりの速度が異なる
ことにより、アクセスタイムが異なってくるという問題
がある。
そこでさらに従来では、このような問題を解消するた
め、第６図に示すような構成のセンスアンプ回路を使用
している。これは第３図と同様な構成の差動型センスア
ンプＡを２個用い、一方のA1ではＮチャネルMOSトラン
ジスタN11、N12のゲートにそれぞれ入力信号電圧S1、S2
を供給し、出力信号電圧としてO1を得るようにしたもの
であり、他方のA2ではＮチャネルMOSトランジスタN11、
N12のゲートにそれぞれ入力信号電圧S2、S1を供給し、
出力信号電圧としてO2を得るようにしたものである。こ
のような構成にすれば、第７図（ａ）、（ｂ）の入出力
特性曲線図で示すように入力信号電圧S1、S2のいずれが
低下しても出力信号電圧O1、O2の電圧変化速度は同じに
なる。この場合の出力バッファ回路はO1、O2との差に基
づいてデータを出力する差動型のものを使用することが
でき、アクセスタイムの向上が図れる。
め、第６図に示すような構成のセンスアンプ回路を使用
している。これは第３図と同様な構成の差動型センスア
ンプＡを２個用い、一方のA1ではＮチャネルMOSトラン
ジスタN11、N12のゲートにそれぞれ入力信号電圧S1、S2
を供給し、出力信号電圧としてO1を得るようにしたもの
であり、他方のA2ではＮチャネルMOSトランジスタN11、
N12のゲートにそれぞれ入力信号電圧S2、S1を供給し、
出力信号電圧としてO2を得るようにしたものである。こ
のような構成にすれば、第７図（ａ）、（ｂ）の入出力
特性曲線図で示すように入力信号電圧S1、S2のいずれが
低下しても出力信号電圧O1、O2の電圧変化速度は同じに
なる。この場合の出力バッファ回路はO1、O2との差に基
づいてデータを出力する差動型のものを使用することが
でき、アクセスタイムの向上が図れる。
しかし、第６図のものではセンスアンプ回路が２回路
必要であるため、集積化する際にその占有面積が広くな
り、かつ消費電力も増大する。
必要であるため、集積化する際にその占有面積が広くな
り、かつ消費電力も増大する。
（発明が解決しようとする問題点） カレントミラー回路を負荷としていた従来のセンスア
ンプ回路では２入力信号電圧のそれぞれに対する感度が
異なるという問題があり、さらにカレントミラー回路を
負荷として用いたセンスアンプ回路を２回路用いるもの
では集積化する際の占有面積の増大と消費電力の増大が
問題となっている。この発明は上記事情を考慮してなさ
れたもので、その目的は、占有面積、消費電力を増大さ
せずに出力信号の電圧変化速度がいずれも等しいセンス
アンプ回路を提供することにある。
ンプ回路では２入力信号電圧のそれぞれに対する感度が
異なるという問題があり、さらにカレントミラー回路を
負荷として用いたセンスアンプ回路を２回路用いるもの
では集積化する際の占有面積の増大と消費電力の増大が
問題となっている。この発明は上記事情を考慮してなさ
れたもので、その目的は、占有面積、消費電力を増大さ
せずに出力信号の電圧変化速度がいずれも等しいセンス
アンプ回路を提供することにある。
［発明の構成］ （問題点を解決するための手段） この発明のセンスアンプ回路は、それぞれの電流通路
の一端が第１の電位に接続されゲートが共通に所定の第
２の電位が供給される接続線に接続された第１導電型の
第１、第２のMOSトランジスタ、及びこの第１、第２のM
OSトランジスタそれぞれの電流通路の他端にそれぞれ電
流通路の一端が接続され、電流通路の他端がそれぞれ共
通接続されて第３の電位に結合された第２導電型の第
３、第４のMOSトランジスタとからなり、この第３、第
４のMOSトランジスタの各ゲートに信号電圧が入力さ
れ、前記第１と第３のMOSトランジスタの接続点及び前
記第２と第４のMOSトランジスタの接続点から電圧出力
を得るように構成された差動増幅回路と、前記第１の電
位に電流通路の一端が接続され、電流通路の他端とゲー
トが前記接続線に接続された第１導電型の第５のMOSト
ランジスタ、及びこの第５のMOSトランジスタの他端と
共に前記接続線に電流通路の一端が接続され、電流通路
の他端が前記第３の電位に結合された第２導電型の第６
のMOSトランジスタからなり、この第６のMOSトランジス
タのゲートに前記第３、第４のMOSトランジスタの各ゲ
ートに入力される信号電圧の初期値と等しい値が供給さ
れることにより、前記接続線に前記第１、第２のMOSト
ランジスタの共通ゲートに供給すべき所定の第２の電位
を発生させる電位発生回路とから構成される。
の一端が第１の電位に接続されゲートが共通に所定の第
２の電位が供給される接続線に接続された第１導電型の
第１、第２のMOSトランジスタ、及びこの第１、第２のM
OSトランジスタそれぞれの電流通路の他端にそれぞれ電
流通路の一端が接続され、電流通路の他端がそれぞれ共
通接続されて第３の電位に結合された第２導電型の第
３、第４のMOSトランジスタとからなり、この第３、第
４のMOSトランジスタの各ゲートに信号電圧が入力さ
れ、前記第１と第３のMOSトランジスタの接続点及び前
記第２と第４のMOSトランジスタの接続点から電圧出力
を得るように構成された差動増幅回路と、前記第１の電
位に電流通路の一端が接続され、電流通路の他端とゲー
トが前記接続線に接続された第１導電型の第５のMOSト
ランジスタ、及びこの第５のMOSトランジスタの他端と
共に前記接続線に電流通路の一端が接続され、電流通路
の他端が前記第３の電位に結合された第２導電型の第６
のMOSトランジスタからなり、この第６のMOSトランジス
タのゲートに前記第３、第４のMOSトランジスタの各ゲ
ートに入力される信号電圧の初期値と等しい値が供給さ
れることにより、前記接続線に前記第１、第２のMOSト
ランジスタの共通ゲートに供給すべき所定の第２の電位
を発生させる電位発生回路とから構成される。
（作用） 差動増幅回路内の負荷を構成する第１と第２のMOSト
ランジスタのゲートには、電位発生回路により、ドライ
バー側の第３と第４のMOSトランジスタのゲートの信号
電圧の初期値と等しい値の電圧か供給される。これによ
り、どちらの入力信号電圧が低下しても出力信号電圧の
電圧変化速度は同じとなる。
ランジスタのゲートには、電位発生回路により、ドライ
バー側の第３と第４のMOSトランジスタのゲートの信号
電圧の初期値と等しい値の電圧か供給される。これによ
り、どちらの入力信号電圧が低下しても出力信号電圧の
電圧変化速度は同じとなる。
（実施例） 以下、この発明の一実施例を図面を参照して説明す
る。
る。
第１図はこの発明に係るセンスアンプ回路の一実施例
の構成を示す回路図である。電源電圧Vccには２個のＰ
チャネルMOSトランジスタP1、P2のソースが接続されて
いる。このトランジスタP1、P2のゲートは共通接続さ
れ、それぞれのドレインはそれぞれＮチャネルMOSトラ
ンジスタN1、N2のドレインに接続されている。このトラ
ンジスタN1、N2のソースは共通接続され、その共通接続
点には、ソースがアース電位Vssに、ゲートがVccに接続
されたＮチャネルトランジスタN3のドレインが接続され
ている。トランジスタN1、N2のゲートにはそれぞれメモ
リセルからの読み出し信号電圧S1、S2が入力される。ま
た、トランジスタP1、N1の両ドレインの接続点からは一
方の検出信号電圧O1が、トランジスタP2、N2の両ドレイ
ンの接続点からは他方の検出信号電圧O2がそれぞれ出力
される。このようにして差動型増幅回路１が構成されて
いる。
の構成を示す回路図である。電源電圧Vccには２個のＰ
チャネルMOSトランジスタP1、P2のソースが接続されて
いる。このトランジスタP1、P2のゲートは共通接続さ
れ、それぞれのドレインはそれぞれＮチャネルMOSトラ
ンジスタN1、N2のドレインに接続されている。このトラ
ンジスタN1、N2のソースは共通接続され、その共通接続
点には、ソースがアース電位Vssに、ゲートがVccに接続
されたＮチャネルトランジスタN3のドレインが接続され
ている。トランジスタN1、N2のゲートにはそれぞれメモ
リセルからの読み出し信号電圧S1、S2が入力される。ま
た、トランジスタP1、N1の両ドレインの接続点からは一
方の検出信号電圧O1が、トランジスタP2、N2の両ドレイ
ンの接続点からは他方の検出信号電圧O2がそれぞれ出力
される。このようにして差動型増幅回路１が構成されて
いる。
他方、電源電圧VccにＰチャネルトランジスタP3のソ
ースが接続されている。トランジスタP3のドレインにＮ
チャネルトランジスタN4のドレインが接続されている。
トランジスタN4のソースには、ゲートがVccに接続され
たＮチャネルトランジスタN5のドレインが接続され、ト
ランジスタN5のソースはアース電位Vssに接続されてい
る。そして、前記したトランジスタP1、P2の共通ゲート
は接続線Ｌによって、トランジスタP3、N4の両ドレイン
の接続点に接続されている。また、上記トランジスタP3
のゲートは接続線Ｌに接続されている。このようにして
電位発生回路２が構成されている。
ースが接続されている。トランジスタP3のドレインにＮ
チャネルトランジスタN4のドレインが接続されている。
トランジスタN4のソースには、ゲートがVccに接続され
たＮチャネルトランジスタN5のドレインが接続され、ト
ランジスタN5のソースはアース電位Vssに接続されてい
る。そして、前記したトランジスタP1、P2の共通ゲート
は接続線Ｌによって、トランジスタP3、N4の両ドレイン
の接続点に接続されている。また、上記トランジスタP3
のゲートは接続線Ｌに接続されている。このようにして
電位発生回路２が構成されている。
以上構成のものは差動型増幅回路１と電位発生回路２
とが結合された形となって駆動される。この場合の入力
信号電圧S1、S2及び、出力信号電圧O1、O2の電圧の変化
は第７図（ａ）、（ｂ）の入出力特性曲線図と同様で、
入力信号電圧S1、S2のいずれが低下しても出力信号電圧
O1、O2の電圧変化速度は同じになる。電位発生回路２を
設けることにより、差動型増幅回路１の負荷側を構成す
るトランジスタP1、P2のインピーダンスとドライバー側
であるトランジスタN1、N2で発生するインピーダンスと
がほぼ同じ値となり、利得が最大にとれる。すなわち、
電位発生回路２内のトランジスタN4のゲートに入力され
る電圧Ｒは入力信号電圧S1、S2の初期値レベルに設定さ
れている。これにより、トランジスタP1、P2のインピー
ダンスはカレントミラー型と同様に適正な値にすること
ができ、差動型増幅回路１は出力としてO1、O2の２つを
利用できる。この結果、入力信号電圧S1、S2のいずれが
低下しても出力信号電圧O1、O2の電圧変化速度は同じに
なり、メモリセルのセンスアンプとしてアクセスタイム
の向上がなされ、しかも占有面積、消費電力が増大する
ことはない。
とが結合された形となって駆動される。この場合の入力
信号電圧S1、S2及び、出力信号電圧O1、O2の電圧の変化
は第７図（ａ）、（ｂ）の入出力特性曲線図と同様で、
入力信号電圧S1、S2のいずれが低下しても出力信号電圧
O1、O2の電圧変化速度は同じになる。電位発生回路２を
設けることにより、差動型増幅回路１の負荷側を構成す
るトランジスタP1、P2のインピーダンスとドライバー側
であるトランジスタN1、N2で発生するインピーダンスと
がほぼ同じ値となり、利得が最大にとれる。すなわち、
電位発生回路２内のトランジスタN4のゲートに入力され
る電圧Ｒは入力信号電圧S1、S2の初期値レベルに設定さ
れている。これにより、トランジスタP1、P2のインピー
ダンスはカレントミラー型と同様に適正な値にすること
ができ、差動型増幅回路１は出力としてO1、O2の２つを
利用できる。この結果、入力信号電圧S1、S2のいずれが
低下しても出力信号電圧O1、O2の電圧変化速度は同じに
なり、メモリセルのセンスアンプとしてアクセスタイム
の向上がなされ、しかも占有面積、消費電力が増大する
ことはない。
第２図はこの発明を複数ビット構成のメモリに適用し
た、この発明の応用例の構成を示す回路図である。この
メモリでは複数の差動型増幅回路１が設けられている。
各差動型増幅回路１にはカラム選択用トランジスタ３を
介して、複数のビット線対４のうちの一対が選択的に接
続される。そして、選択されたビット線対に接続された
メモリセルのデータ検出が、それに対応する差動型増幅
回路１で行われる。この場合、図示のように複数の差動
型増幅回路１に対して電位発生回路２を、一個のみ設け
るようにすれば、占有面積及び消費電力の点でより効果
的である。
た、この発明の応用例の構成を示す回路図である。この
メモリでは複数の差動型増幅回路１が設けられている。
各差動型増幅回路１にはカラム選択用トランジスタ３を
介して、複数のビット線対４のうちの一対が選択的に接
続される。そして、選択されたビット線対に接続された
メモリセルのデータ検出が、それに対応する差動型増幅
回路１で行われる。この場合、図示のように複数の差動
型増幅回路１に対して電位発生回路２を、一個のみ設け
るようにすれば、占有面積及び消費電力の点でより効果
的である。
第３図はこの発明の他の実施例による構成を示す回路
図である。この実施例のセンスアンプ回路では前記のよ
うな差動型増幅回路１を２回路設け、一方の出力信号O
1、O2を他方の入力信号S1、S2として供給するごとく縦
続接続することによって増幅度を高めるようにしたもの
である。これにより、出力バッファを介しての検出速度
が速くなり、アクセスタイムの向上が図れる。
図である。この実施例のセンスアンプ回路では前記のよ
うな差動型増幅回路１を２回路設け、一方の出力信号O
1、O2を他方の入力信号S1、S2として供給するごとく縦
続接続することによって増幅度を高めるようにしたもの
である。これにより、出力バッファを介しての検出速度
が速くなり、アクセスタイムの向上が図れる。
［発明の効果］ 以上詳述したようにこの発明によれば、面積の増大、
消費電力の増加をすることなくアクセスタイムの向上が
図れるセンスアンプ回路を提供できる。
消費電力の増加をすることなくアクセスタイムの向上が
図れるセンスアンプ回路を提供できる。
第１図はこの発明の一実施例の構成を示す回路図。第２
図は第１図回路の応用例を示す回路図、第３図はこの発
明の他の実施例の構成を示す回路図、第４図は従来のセ
ンスアンプ回路の構成を示す回路図、第５図（ａ）、
（ｂ）は第４図回路における各部の電圧特性曲線図、第
６図は従来のセンスアンプ回路の構成を示す回路図、第
７図（ａ）、（ｂ）は第６図回路における各部の電圧特
性曲線図である。 １……差動型増幅回路、２……電位発生回路、P1,P2,P3
……Ｐチャネルトランジスタ、N1,N2,N3,N4,N5……Ｎチ
ャネルトランジスタ。
図は第１図回路の応用例を示す回路図、第３図はこの発
明の他の実施例の構成を示す回路図、第４図は従来のセ
ンスアンプ回路の構成を示す回路図、第５図（ａ）、
（ｂ）は第４図回路における各部の電圧特性曲線図、第
６図は従来のセンスアンプ回路の構成を示す回路図、第
７図（ａ）、（ｂ）は第６図回路における各部の電圧特
性曲線図である。 １……差動型増幅回路、２……電位発生回路、P1,P2,P3
……Ｐチャネルトランジスタ、N1,N2,N3,N4,N5……Ｎチ
ャネルトランジスタ。
Claims (1)
- 【請求項１】それぞれの電流通路の一端が第１の電位に
接続されゲートが共通に所定の第２の電位が供給される
接続線に接続された第１導電型の第１、第２のMOSトラ
ンジスタ、及びこの第１、第２のMOSトランジスタそれ
ぞれの電流通路の他端にそれぞれ電流通路の一端が接続
され、電流通路の他端がそれぞれ共通接続されて第３の
電位に結合された第２導電型の第３、第４のMOSトラン
ジスタとからなり、この第３、第４のMOSトランジスタ
の各ゲートに信号電圧が入力され、前記第１と第３のMO
Sトランジスタの接続点及び前記第２と第４のMOSトラン
ジスタの接続点から電圧出力を得るように構成された差
動増幅回路と、 前記第１の電位に電流通路の一端が接続され、電流通路
の他端とゲートが前記接続線に接続された第１導電型の
第５のMOSトランジスタ、及びこの第５のMOSトランジス
タの他端と共に前記接続線に電流通路の一端が接続さ
れ、電流通路の他端が前記第３の電位に結合された第２
導電型の第６のMOSトランジスタからなり、この第６のM
OSトランジスタのゲートに前記第３、第４のMOSトラン
ジスタの各ゲートに入力される信号電圧の初期値と等し
い値が供給されることにより、前記接続線に前記第１、
第２のMOSトランジスタの共通ゲートに供給すべき所定
の第２の電位を発生させる電位発生回路と を具備したことを特徴とするセンスアンプ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62289773A JP2514988B2 (ja) | 1987-11-17 | 1987-11-17 | センスアンプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62289773A JP2514988B2 (ja) | 1987-11-17 | 1987-11-17 | センスアンプ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01130619A JPH01130619A (ja) | 1989-05-23 |
| JP2514988B2 true JP2514988B2 (ja) | 1996-07-10 |
Family
ID=17747576
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62289773A Expired - Fee Related JP2514988B2 (ja) | 1987-11-17 | 1987-11-17 | センスアンプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2514988B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03183098A (ja) * | 1989-12-12 | 1991-08-09 | Toshiba Corp | センスアンプ回路 |
| KR930008658B1 (ko) * | 1991-01-12 | 1993-09-11 | 금성일렉트론 주식회사 | 전압레벨 검출회로 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5933694A (ja) * | 1982-08-19 | 1984-02-23 | Toshiba Corp | センス増幅回路 |
| JPS6110314A (ja) * | 1984-06-25 | 1986-01-17 | Sumitomo Electric Ind Ltd | Ｍｏｓ電圧比較器 |
-
1987
- 1987-11-17 JP JP62289773A patent/JP2514988B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01130619A (ja) | 1989-05-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4973864A (en) | Sense circuit for use in semiconductor memory | |
| US4697112A (en) | Current-mirror type sense amplifier | |
| US4618785A (en) | CMOS sense amplifier with level shifter | |
| US5248946A (en) | Symmetrical differential amplifier circuit | |
| US4649301A (en) | Multiple-input sense amplifier with two CMOS differential stages driving a high-gain stage | |
| KR940012398A (ko) | 집적회로 메모리용 감지 증폭기, 집적회로 메모리 및 집적회로 메모리 감지 증폭기 작동 방법 | |
| EP0196110B1 (en) | Sensing amplifier for random access memory | |
| US5534800A (en) | Sense amplifier, SRAM, and microprocessor | |
| US5247479A (en) | Current sensing amplifier for SRAM | |
| JP3779341B2 (ja) | 半導体メモリ装置 | |
| JP2756797B2 (ja) | Ｆｅｔセンス・アンプ | |
| KR950034259A (ko) | 전류차 감지 방식의 고속 감지 증폭기 | |
| US4658160A (en) | Common gate MOS differential sense amplifier | |
| KR0155374B1 (ko) | 집적 전계 효과 트랜지스터 메모리 | |
| US4627031A (en) | CMOS memory arrangement | |
| JP2514988B2 (ja) | センスアンプ回路 | |
| JP2617189B2 (ja) | 電流検出回路 | |
| US4636988A (en) | CMOS memory arrangement with reduced data line compacitance | |
| US5412607A (en) | Semiconductor memory device | |
| JPS62159905A (ja) | 半導体差動増幅器 | |
| US5471149A (en) | High-speed large output amplitude voltage level shifting circuit | |
| US5293515A (en) | Amplifier circuit having two inverters | |
| JP2690060B2 (ja) | 半導体回路 | |
| KR950001773A (ko) | 반도체 메모리 장치 | |
| KR950005094Y1 (ko) | 데이타 감지 증폭기 회로 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |