JP3779341B2 - 半導体メモリ装置 - Google Patents
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Description
【０００１】
【産業上の利用分野】
本発明は半導体メモリ装置に係り、特にリード動作速度を改善した半導体メモリ装置に関する。
【０００２】
【従来の技術】
半導体メモリ装置の高集積化、高密度化に従いチップサイズが増加してメモリセルのデータをリード（読み出し）するためのデータ線の長さが長くなり、これはリード動作速度遅延の要因となった。このようなリード動作速度の遅延を解決するための研究が進行しつつある。
【０００３】
すなわち、長い相互連結線による信号遅延は高速化を阻害する要因となり、このような速度の問題は大きい電圧スイングを有する長い線による伝送信号の遅延をもたらし、半導体メモリ装置の速度は長い相互連結線の信号遅延によって大きく制限された。
このような速度は大きい電圧スイングを有する長い伝送信号線に存する大きい容量性負荷によるものである。長い線駆動回路を用いるのはある程度までは役に立つ。しかしながら、それはまた駆動回路の入力に問題を発生する。しかも、多段駆動回路は遅延と電力消耗を誘発する。線駆動回路を半導体メモリ装置のメモリセルとビットラインの間に使用することは不可能である。長い相互連結線によって誘発された遅延は電圧モードと電流モード信号について研究されつつある。主な速度改善は電流モードが採択されるとき達成され得る。
【０００４】
ここで、各モード別信号遅延を見ると次のとおりである。
まず、電圧モードに対する遅延を見ることにする。
図１は出力抵抗ＲL の加えられたＲＣ回路網である。
前記回路網で電圧モード遅延σｔV は下記数１の式として表現される。
【０００５】
【数１】
【０００６】
ここで、ＲT は総線抵抗であり、ＣT は総線容量であり、ＲB は駆動回路の内部抵抗である。
ＣＭＯＳ回路でＲB ＞ＲT のとき、遅延は基本的な線遅延ＲT ×ＣT ／２より相当大きいだろう。また、線抵抗ＲT が２ＲB より一層大きくさえすればわずかの遅延のみ起こすことが前記の式から判る。
【０００７】
次に、電流モード遅延について見ると、伝送信号線の出力はロー入力抵抗を有する信号受信器に連結される。これは小さい負荷抵抗ＲL を誘発する。この出力信号は仮想短絡回路ＲL に流れる電流ｉO である。この電流信号は電流信号受信器により次回路に伝送される。
仮想短絡回路が理想的な場合、すなわち、抵抗ＲL が０のとき、理想的な電流モード遅延σｔi は下記数２の式として表現される。
【０００８】
【数２】
【０００９】
電流モードは電圧モードの場合と反対に遅延が大体本来の線遅延とほぼ同様である。言い換えれば、電流モード遅延は電圧モード遅延より一層小さいことが判る。
しかしながら、このようなデータラインの負荷は電流モードで動作しても半導体メモリ装置の速度に影響を及ぼす。
【００１０】
図２は従来の半導体メモリ装置のデータセンシング動作を説明するための回路図である。
図２において、回路は電源電圧に連結されたソース電極と接地電圧に連結されたゲート電極とビットラインＢＬに連結されたドレイン電極を有するＰＭＯＳトランジスタＰ１、電源電圧に連結されたソース電極と接地電圧に連結されたゲート電極と反転ビットラインＢＬＢに連結されたドレイン電極を有するＰＭＯＳトランジスタＰ２、前記ビットラインＢＬに連結されたソース電極を有するＰＭＯＳトランジスタＰ３、前記反転ビットラインＢＬＢに連結されたソース電極と前記ＰＭＯＳトランジスタＰ３のゲート電極に連結されたドレイン電極と前記ＰＭＯＳトランジスタＰ３のドレイン電極に連結されたゲート電極を有するＰＭＯＳトランジスタＰ４、前記ＰＭＯＳトランジスタＰ３のドレイン電極に連結されたソース電極とＰＭＯＳトランジスタＰ６のゲート電極に連結されたゲート電極とデータラインＤＬに連結されたドレイン電極を有するＰＭＯＳトランジスタＰ５、前記ＰＭＯＳトランジスタＰ５のゲート電極に連結されたゲート電極と前記ＰＭＯＳトランジスタＰ４のドレイン電極に連結されたソース電極と反転データラインＤＬＢに連結されたドレイン電極を有するＰＭＯＳトランジスタＰ６、前記ＰＭＯＳトランジスタＰ６のドレイン電極に共通で連結されたドレイン電極およびゲート電極と接地電圧に連結されたソース電極を有するＮＭＯＳトランジスタＮ１、前記ＰＭＯＳトランジスタＰ６のドレイン電極に連結されたゲート電極と接地電圧に連結されたソース電極を有するＮＭＯＳトランジスタＮ２、前記ＮＭＯＳトランジスタＮ２のドレイン電極に共通で連結されたゲート電極およびドレイン電極と電源電圧に連結されたソース電極とを有するＰＭＯＳトランジスタＰ７、電源電圧に連結されたソース電極と前記ＰＭＯＳトランジスタＰ７のゲート電極に連結されたゲート電極を有するＰＭＯＳトランジスタＰ８、前記ＰＭＯＳトランジスタＰ８のドレイン電極に連結されたドレイン電極と接地電圧に連結されたソース電極と前記ＰＭＯＳトランジスタＰ５のドレイン電極に連結されたゲート電極を有するＮＭＯＳトランジスタＮ３、前記ＰＭＯＳトランジスタＰ５のドレイン電極に共通で連結されたゲート電極とドレイン電極と接地電圧に連結されたソース電極を有するＮＭＯＳトランジスタＮ４、電源電圧に連結されたソース電極と前記ＰＭＯＳトランジスタＰ８のドレイン電極に連結されたゲート電極を有するＰＭＯＳトランジスタＰ９、前記ＮＭＯＳトランジスタＮ３のドレイン電極に連結されたゲート電極と前記ＰＭＯＳトランジスタＰ９のドレイン電極に連結されたドレイン電極と接地電圧に連結されたソース電極を有するＮＭＯＳトランジスタＮ５から構成されている。また、選択信号ＹＳＥＬはＰＭＯＳトランジスタＰ５およびＰ６間の共通ゲートノードに印加され、その出力はＰＭＯＳトランジスタＰ９とＮＭＯＳトランジスタＮ５間の共通ドレインノードで取る。
【００１１】
前記構成でＰＭＯＳトランジスタＰ１、Ｐ２は定電流源として動作し、ＰＭＯＳトランジスタＰ３、Ｐ４、Ｐ５、Ｐ６は第１段センス増幅器として動作し、ＰＭＯＳトランジスタＰ７、Ｐ８とＮＭＯＳトランジスタＮ２、Ｎ３は第２段センス増幅器として動作し、ＰＭＯＳトランジスタＰ９とＮＭＯＳトランジスタＮ５は出力バッファとして動作する。すなわち、前記構成の第１段センス増幅器は４つの同様の大きさを有するトランジスタから構成され、列選択素子に対する要求を避けるために列ピッチに固定することができ、それで伝送遅延を減少させる。
【００１２】
第１段センス増幅器は、選択信号ＹＳＥＬが接地電圧となることにより選択される。その際電流はビットライン負荷を通じてトランジスタＰ３、Ｐ４を通じて流れる。トランジスタＰ５、Ｐ６は接地電圧に近くなることによって、それらのドレイン電極がデータ線に連結される。これはこのようなトランジスタＰ５、Ｐ６が飽和状態で動作することを意味する。ビットライン負荷はビットラインがリードアクセスの間常に電源電圧に近くなることを保障する低い抵抗値を有する。
【００１３】
選択信号ＹＳＥＬ線を接地することによりセルがアクセスされ、それによって、電流Ｉが流れると仮定する。トランジスタＰ３とＰ４は大きさが同一なので、ＰＭＯＳトランジスタＰ１のゲート・ソース間電圧Ｖ1 がＰＭＯＳトランジスタＰ３のゲート・ソース間電圧と同様であってそちらを流れる各電流が同一になる。すなわち、２つのトランジスタが両方とも飽和状態にある。また２トランジスタＰ２、Ｐ４の場合も同様である。それらのゲート・ソース間電圧は電圧Ｖ2 として表現される。選択信号ＹＳＥＬが接地電圧となるので、ビットラインＢＬと反転ビットラインＢＬＢは双方とも電圧Ｖ1 ＋Ｖ2 を有する。それで、ビットライン対の電位は電流分配を問わず同一であろう。これはビットライン対ＢＬ、ＢＬＢを通じて仮想短絡回路が存することを意味する。ビットライン電圧が同様であるのでビットラインキャパシタ電流のみならず負荷電流もまた同一であろう。セルは電流Ｉを流すことと同様にセンス増幅器の右側は左側よりさらに多くの電流を通過すべきである。この２つの電流の差はセル電流である。ＰＭＯＳトランジスタＰ５、Ｐ６のドレイン電流は電流伝送データライン対ＤＬ、ＤＬＢを通過しなければならない。差分データライン電流はそういう訳でセル電流と同一である。それで電流センシングを遂行する。交叉結合された構造は実質的にフリップフロップ構造である。しかしながら、望ましくないラッチング動作から十分なマージンはビットライン負荷電流、ボディ効果および短絡チャネルトランジスタの低い出力抵抗を誘発する。
【００１４】
センシング遅延はビットラインキャパシタンスにより影響されない。なぜならば、どんな差動キャパシー放電でもセルデータを感知することは要求されないからである。第２速度増加特性は、選択信号ＹＳＥＬが接地電圧となる瞬間センス増幅器を効果的に先充電するビットラインキャパシタから共通モード放電パルス電流ｉC により提供される。これは動的バイアシングの一種として速度に非常に有利であり、電流消耗を増加させない。最終的に、ビットライン電圧が同一に維持され、センス増幅器が基本的な等化動作を遂行する。これはリードアクセス周期の間ビットライン等化の必要性を除去する。
【００１５】
電流モードセンス増幅器回路の出力は電流の形として取られる。ノードＡ、Ｂの電圧差は出力として取られ第２段回路によってさらに一層増幅され得る。
従って、ノードＡ、Ｂのハイレベルとローレベルにそれぞれ遷移されてこそＰＭＯＳトランジスタＰ３、Ｐ４が動作して電圧を伝達する。よって、データライン対ＤＬ、ＤＬＢにかかる寄生キャパシタンスが大きくてそれに応じて速度が遅延される場合に電圧が徐々に同様になることによって次電圧センス増幅器の速度を低下させる問題点があった。
【００１６】
前述した従来技術は IEEE JOURNAL OF SOLID STATE CIRCUIT VOL.26, NO.4, APRIL 1991 に開示されている。
すなわち、図２の回路の動作によると、リード動作時にデータがメモリセルから読み出されビットラインに伝送される。データが伝送されるとき速度を速めるためにビットライン対はほぼ同一の電位を保つ。すなわち、ノードＣとノードＤは電圧差が略ない。ノードＣとノードＤは電圧差はなく電流差のみ現れる。ノードＣを通じて電流Ｉ1 が流れ、ノードＤを通じて電流Ｉ2 が流れると仮定する。この際、電流Ｉ2 は電流Ｉ1 ＋ΔＩと表現されると仮定する。電流Ｉ2 は電流Ｉ1 より大きいためノードＡの電圧Ｖ1 はノードＢの電圧Ｖ2 より低くなる。また、電流Ｉ2 は電流Ｉ1 より大きいためＮＭＯＳトランジスタＮ３に流れる電流がＮＭＯＳトランジスタＮ４に流れる電流より増加するので、ＮＭＯＳトランジスタＮ３のゲート電極とソース電極の間の電圧ＶGS1 がＮＭＯＳトランジスタＮ４のゲート電極とソース電極の間の電圧ＶGS2 より高い電圧差を形成する。この電圧ＶGS1 、ＶGS2 は次電圧差動センス増幅器に印加される。
【００１７】
従って、従来の半導体メモリ装置はノードＡ、Ｂが“ハイ”レベルと“ロー”レベルにそれぞれ充電されてこそＰＭＯＳトランジスタＰ３、Ｐ４が動作して電圧を伝達する。そして、速度が遅延されノードＥ、Ｆにかかる寄生キャパシタンスが大きい場合に電圧が漸次等しくなる。また、第１段センス増幅器の出力電圧が接地電圧に近くなることにより、第２段電圧差動センス増幅器の動作速度を低下させる問題点があった。
【００１８】
【発明が解決しようとする課題】
本発明の目的は、データラインの負荷を補償してリード動作速度が改善できる半導体メモリ装置を提供することにある。
【００１９】
【課題を解決するための手段】
前記目的を達成するために本発明の半導体メモリ装置は、ビットラインに伝送されるデータを貯蔵して出力するためのメモリセルと、前記メモリセルからのデータをセンシングして増幅するためのセンス増幅器と、前記センス増幅器からの出力信号をバッファして外部に出力するためのデータ出力バッファを具備した半導体メモリ装置において、前記データラインに連結されたソース電極を有する第１ＰＭＯＳトランジスタと、反転データラインに連結されたソース電極と前記第１ＰＭＯＳトランジスタのゲート電極に連結されたドレイン電極と前記第１ＰＭＯＳトランジスタのドレイン電極に連結されたゲート電極を有する第２ＰＭＯＳトランジスタと、前記第１ＰＭＯＳトランジスタのドレイン電極と前記第２ＰＭＯＳトランジスタのドレイン電極の間に連結された第１電流制限手段と、前記第１ＰＭＯＳトランジスタのドレイン電極と接地電圧の間に連結された第２電流制限手段と、前記第２ＰＭＯＳトランジスタのドレイン電極と接地電圧の間に連結された第３電流制限手段と、電源電圧と前記第１ＰＭＯＳトランジスタのソース電極の間に連結された第１定電流源と、電源電圧と前記第２ＰＭＯＳトランジスタのソース電極の間に連結された第２定電流源とを具備することを特徴とする。
【００２０】
前記目的を達成するために本発明の他の半導体メモリ装置は、ビットラインに伝送されるデータを貯蔵して出力するためのメモリセルと、前記メモリセルからのデータをセンシングして増幅するためのセンス増幅器と、前記センス増幅器からの出力信号をバッファして外部に出力するためのデータ出力バッファを具備した半導体メモリ装置において、前記データラインに連結されたソース電極を有する第１ＰＭＯＳトランジスタと、反転データラインに連結されたソース電極と前記第１ＰＭＯＳトランジスタのゲート電極に連結されたドレイン電極と前記第１ＰＭＯＳトランジスタのドレイン電極に連結されたゲート電極を有する第２ＰＭＯＳトランジスタと、前記第１ＰＭＯＳトランジスタのドレイン電極と前記第２ＰＭＯＳトランジスタのドレイン電極の間に連結された第１電流制限手段と、前記第１ＰＭＯＳトランジスタのドレイン電極と接地電圧の間に連結された第２電流制限手段と、前記第２ＰＭＯＳトランジスタのドレイン電極と接地電圧の間に連結された第３電流制限手段と、電源電圧と前記第１ＰＭＯＳトランジスタのソース電極の間に連結された第１定電流源と、電源電圧と前記第２ＰＭＯＳトランジスタのソース電極の間に連結された第２定電流源とを具備して構成されたものと、電源電圧に連結された第１電流制限手段と、電源電圧に連結された第２電流制限手段と、前記第１電流制限手段と前記第２電流制限手段の各出力側の間に連結された第３電流制限手段と、前記第１電流制限手段の一側に連結されたドレイン電極と前記第３電流制限手段の他側に連結されたゲート電極とデータラインに連結されたソース電極を有する第１ＮＭＯＳトランジスタと、前記第３電流制限手段の一側に連結されたドレイン電極と前記第３電流制限手段の他側に連結されたゲート電極と反転データラインに連結されたソース電極を有する第２ＮＭＯＳトランジスタと、前記第１ＮＭＯＳトランジスタのソース電極と接地電圧の間に連結された第１定電流源と、前記第２ＮＭＯＳトランジスタのソース電極と接地電圧の間に連結された第２定電流源を具備して構成されている。
【００２１】
【作用】
データラインの電圧レベルがそのまま維持されるため、センシング速度が著しく改善される。
【００２２】
【実施例】
以下、添付した図面に基づき本発明を詳細に説明する。
図３は本発明の半導体メモリ装置のデータセンシング動作を説明するための第１実施例の回路図である。
図３において、回路はビットライン対ＢＬ、ＢＬＢとデータライン対ＤＬ、ＤＬＢが共通接続され、前記ビットラインＢＬに連結されたドレイン電極を有するＰＭＯＳトランジスタＰ１、前記ＰＭＯＳトランジスタＰ１のゲート電極とソース電極にそれぞれ連結されたゲート電極とソース電極と前記反転ビットラインＢＬＢに連結されたドレイン電極を有するＰＭＯＳトランジスタＰ２、前記ＰＭＯＳトランジスタＰ１のドレイン電極に連結されたソース電極を有するＰＭＯＳトランジスタＰ３、前記ＰＭＯＳトランジスタＰ２のドレイン電極に連結されたソース電極と前記ＰＭＯＳトランジスタＰ３のドレイン電極に連結されたゲート電極と前記ＰＭＯＳトランジスタＰ３のゲート電極に連結されたドレイン電極を有するＰＭＯＳトランジスタＰ４、前記ＰＭＯＳトランジスタＰ３、Ｐ４のドレイン電極の間に連結された抵抗Ｒ１、前記ＰＭＯＳトランジスタＰ３のドレイン電極と接地電圧ＶSSの間に連結された抵抗Ｒ２、前記ＰＭＯＳトランジスタＰ４のドレイン電極と接地電圧の間に連結された抵抗Ｒ３と差動電圧増幅器を構成するＰＭＯＳトランジスタＰ７、Ｐ８、Ｐ９とＮＭＯＳトランジスタＮ２、Ｎ３、Ｎ５から構成されている。
【００２３】
図４は本発明の半導体メモリ装置のリード動作時のデータ処理方法を説明するための第２実施例の回路図である。
図４の回路構成は前記抵抗Ｒ２、Ｒ３の代わりにＰＭＯＳトランジスタＰ１１、Ｐ１２をそれぞれ連結して、このＰＭＯＳトランジスタＰ１１、Ｐ１２の各ゲート電極に選択信号ＹＳＥＬが印加されることが図３の回路構成と異なる点である。
【００２４】
図５は本発明の半導体メモリ装置のリード動作時のデータ処理方法を説明するための第３実施例の回路図である。
図５の回路構成は前記抵抗Ｒ１の代わりにＰＭＯＳトランジスタＰ１０を連結して前記ＰＭＯＳトランジスタＰ１０のゲート電極に信号ＰＥＱが印加され前記抵抗Ｒ２、Ｒ３の代わりにＰＭＯＳトランジスタＰ１１、Ｐ１２を連結して前記ＰＭＯＳトランジスタＰ１１、Ｐ１２のゲート電極に選択信号ＹＳＥＬが印加されることが図３の回路構成と異なる点である。
【００２５】
図６は本発明の半導体メモリ装置のデータセンシング動作を説明するための第４実施例の回路図である。
図６において、回路はビットライン対ＢＬ、ＢＬＢと共通連結されたデータライン対ＤＬ、ＤＬＢ、電源電圧ＶDDに連結された一側を有する抵抗Ｒ４、Ｒ５、前記抵抗Ｒ４、Ｒ５の他側の間に連結された抵抗Ｒ６、前記抵抗Ｒ４の他側に連結されたドレイン電極と前記抵抗Ｒ５の他側に連結されたゲート電極とデータラインＤＬに連結されたソース電極とを有するＮＭＯＳトランジスタＮ６、前記抵抗Ｒ５の他側に連結されたドレイン電極と前記抵抗Ｒ４の他側に連結されたゲート電極と反転データラインＤＬＢに連結されたソース電極を有するＮＭＯＳトランジスタＮ７、前記データラインＤＬに連結されたドレイン電極と接地電圧に連結されたソース電極と電源電圧に連結されたゲート電極とを有するＮＭＯＳトランジスタＮ８、前記反転データラインＤＬＢに連結されたドレイン電極と接地電圧に連結されたソース電極と電源電圧に連結されたゲート電極とを有するＮＭＯＳトランジスタＮ９、図３に示した構成と同一の構成を有する差動電圧増幅器で構成されている。
【００２６】
前記構成でＮＭＯＳトランジスタＮ８、Ｎ９は定電流を発生するための定電流源として動作してＮＭＯＳトランジスタＮ６、Ｎ７と抵抗Ｒ４、Ｒ５、Ｒ６は第１段センス増幅器として動作し、ＰＭＯＳトランジスタＰ７、Ｐ８とＮＭＯＳトランジスタＮ２、Ｎ３は第２段センス増幅器として動作してＰＭＯＳトランジスタＰ９とＮＭＯＳトランジスタＮ５はデータ出力バッファとして動作する。
【００２７】
図７は本発明の半導体メモリ装置のデータセンシング動作を説明するための第５実施例の回路図である。
図７の回路構成は抵抗Ｒ６の代わりに連結されてゲート電極に反転信号ＰＥＱＢの印加されるＮＭＯＳトランジスタＮ１０、抵抗Ｒ４、Ｒ５の代わりにそれぞれ連結されて共通連結されたゲート電極に反転選択信号ＹＳＥＬＢの印加されるＮＭＯＳトランジスタＮ１１、Ｎ１２から構成されたことを除いては図６の構成と同一である。
【００２８】
図８は本発明の半導体メモリ装置のデータセンシング動作を説明するための図６実施例の回路図である。
図８において、前記抵抗Ｒ４、Ｒ５の代わりにそれぞれ連結されて共通連結されたゲート電極に反転選択信号ＹＳＥＬＢの印加されるＮＭＯＳトランジスタＮ１１、Ｎ１２から構成されたことを除いては図６に示した回路構成と同一である。
【００２９】
前記実施例のうち図５に示した回路の動作を説明すれば次の通りである。
ビットライン対ＢＬ、ＢＬＢの間に連結されたメモリセルＭＣ（図示せず）からのデータがビットライン対ＢＬ、ＢＬＢを通じて読み出される。前記ビットラインＢＬには“ハイ”レベルのデータが伝送され、反転ビットラインＢＬＢには“ロー”レベルのデータが伝送されると仮定する。また、電圧信号ＹＳＥＬは“ロー”とする。従って、ＢＬ線の電圧Ｖ3 が“ハイ”状態でＢＬＢ線の電圧Ｖ4 が“ロー”状態となり、トランジスタＰ２の内部抵抗ＲL2にはＰ１の内部抵抗ＲL1より多くの電流（Ｉ4 ＝Ｉ3 ＋ΔＩ）が流れる。一方、センス増幅器でＰＭＯＳトランジスタＰ３に流れる電流はＰＭＯＳトランジスタＰ４に流れる電流より大きくなる。すなわちＩ5 −ΔＩほどの電流Ｉ6 が流れる。従って、電圧Ｖ5 は電圧Ｖ6 よりも高くなる。また、ＰＭＯＳトランジスタＰ４に流れる電流は少ないので、ＰＭＯＳトランジスタＰ４のゲート・ソース電極間の電圧が小さくなるように電圧Ｖ5 、Ｖ6 が定まる。すなわち、電圧Ｖ5 は“ハイ”レベルを維持し、電圧Ｖ6 は“ロー”レベルを維持する。
【００３０】
この際ビットライン対ＢＬ、ＢＬＢが反転されビットラインＢＬは“ロー”レベルとなり反転ビットラインＢＬＢは“ハイ”レベルとなると仮定する。この際電流Ｉ4 は電流Ｉ3 ＋ΔＩからＩ3 ＋ΔＩ−Δｉに変化する。ここで、ΔｉはΔＩより小さい値である。ところが、電圧Ｖ6 が“ロー”レベルなのでセンス増幅器でＰＭＯＳトランジスタＰ３は小さいインピーダンス状態を保っており電圧Ｖ5 が“ハイ”レベルであるのでＰＭＯＳトランジスタＰ４はハイインピーダンス状態を保つ。従って、わずかの電流変化、すなわち、電流Ｉ5 が電流Ｉ5 −Δｉに変化するとき電圧Ｖ3 は“ロー”レベルとなり、電流Ｉ6 が電流Ｉ5 −ΔＩ＋Δｉに変化するとき電圧Ｖ4 は速く“ハイ”レベルとなる。よって、データラインに“ハイ”レベルのデータがあるとき、ＰＭＯＳトランジスタＰ３はローインピーダンス状態でＰＭＯＳトランジスタＰ４はハイインピーダンス状態を維持しており、わずかの電流変化にも容易に電圧Ｖ3 、Ｖ4 が反転されることにより速度が早くなる。
【００３１】
前記実施例に示した信号ＹＳＥＬ、ＹＳＥＬＢと信号ＰＥＱ、ＰＥＱＢの遷移タイミングは信号ＹＳＥＬ、ＹＳＥＬＢがまず“ハイ”レベルあるいは“ロー”レベルに遷移してからすぐ信号ＰＥＱ、ＰＥＱＢが“ハイ”レベルあるいは“ロー”レベルに遷移するようになる。
また、前記実施例の回路に示したＰＭＯＳトランジスタはバイポーラＰＮＰトランジスタに代替されることができ、ＮＭＯＳトランジスタはＮＰＮトランジスタに代替され得る。
【００３２】
図９は本発明と従来の半導体メモリ装置の動作速度を比べたグラフである。図９のグラフから従来の回路よりデータライン遅延が一層減ったことが判る。
図１０は従来および本発明の半導体メモリ装置の動作をコンピューターシミュレーションした結果を示す動作タイミング図である。
【００３３】
【発明の効果】
従って、本発明の半導体メモリ装置はデータラインの電圧レベルがそのまま維持されるため、次段の電圧センシングに有利であり、データラインの長さが増すとしてもセンシング速度が著しく改善されることが判る。
【図面の簡単な説明】
【図１】データラインの負荷による信号速度遅延を説明するための図面である。
【図２】従来の半導体メモリ装置のデータセンシングのための回路図である。
【図３】本発明の半導体メモリ装置のデータセンシングのための第１実施例の回路図である。
【図４】本発明の半導体メモリ装置のデータセンシングのための第２実施例の回路図である。
【図５】本発明の半導体メモリ装置のデータセンシングのための第３実施例の回路図である。
【図６】本発明の半導体メモリ装置のデータセンシングのための第４実施例の回路図である。
【図７】本発明の半導体メモリ装置の第５実施例の回路図である。
【図８】図８は本発明の半導体メモリ装置の第６実施例の回路図である。
【図９】従来および本発明の半導体メモリ装置の動作速度を比べたグラフである。
【図１０】従来および本発明の半導体メモリ装置の動作をコンピューターシミュレーションした結果を示す動作タイミング図である。
【符号の説明】
Ｐ１ ＰＭＯＳトランジスタ
Ｐ２ ＰＭＯＳトランジスタ
Ｐ３ ＰＭＯＳトランジスタ（第１ＰＭＯＳトランジスタ）
Ｐ４ ＰＭＯＳトランジスタ（第２ＰＭＯＳトランジスタ）
Ｒ１ 抵抗（第１電流制限手段）
Ｒ２ 抵抗（第２電流制限手段）
Ｒ３ 抵抗（第３電流制限手段）
ＤＬ データライン
ＤＬＢ 反転データライン
【産業上の利用分野】
本発明は半導体メモリ装置に係り、特にリード動作速度を改善した半導体メモリ装置に関する。
【０００２】
【従来の技術】
半導体メモリ装置の高集積化、高密度化に従いチップサイズが増加してメモリセルのデータをリード（読み出し）するためのデータ線の長さが長くなり、これはリード動作速度遅延の要因となった。このようなリード動作速度の遅延を解決するための研究が進行しつつある。
【０００３】
すなわち、長い相互連結線による信号遅延は高速化を阻害する要因となり、このような速度の問題は大きい電圧スイングを有する長い線による伝送信号の遅延をもたらし、半導体メモリ装置の速度は長い相互連結線の信号遅延によって大きく制限された。
このような速度は大きい電圧スイングを有する長い伝送信号線に存する大きい容量性負荷によるものである。長い線駆動回路を用いるのはある程度までは役に立つ。しかしながら、それはまた駆動回路の入力に問題を発生する。しかも、多段駆動回路は遅延と電力消耗を誘発する。線駆動回路を半導体メモリ装置のメモリセルとビットラインの間に使用することは不可能である。長い相互連結線によって誘発された遅延は電圧モードと電流モード信号について研究されつつある。主な速度改善は電流モードが採択されるとき達成され得る。
【０００４】
ここで、各モード別信号遅延を見ると次のとおりである。
まず、電圧モードに対する遅延を見ることにする。
図１は出力抵抗ＲL の加えられたＲＣ回路網である。
前記回路網で電圧モード遅延σｔV は下記数１の式として表現される。
【０００５】
【数１】
ここで、ＲT は総線抵抗であり、ＣT は総線容量であり、ＲB は駆動回路の内部抵抗である。
ＣＭＯＳ回路でＲB ＞ＲT のとき、遅延は基本的な線遅延ＲT ×ＣT ／２より相当大きいだろう。また、線抵抗ＲT が２ＲB より一層大きくさえすればわずかの遅延のみ起こすことが前記の式から判る。
【０００７】
次に、電流モード遅延について見ると、伝送信号線の出力はロー入力抵抗を有する信号受信器に連結される。これは小さい負荷抵抗ＲL を誘発する。この出力信号は仮想短絡回路ＲL に流れる電流ｉO である。この電流信号は電流信号受信器により次回路に伝送される。
仮想短絡回路が理想的な場合、すなわち、抵抗ＲL が０のとき、理想的な電流モード遅延σｔi は下記数２の式として表現される。
【０００８】
【数２】
電流モードは電圧モードの場合と反対に遅延が大体本来の線遅延とほぼ同様である。言い換えれば、電流モード遅延は電圧モード遅延より一層小さいことが判る。
しかしながら、このようなデータラインの負荷は電流モードで動作しても半導体メモリ装置の速度に影響を及ぼす。
【００１０】
図２は従来の半導体メモリ装置のデータセンシング動作を説明するための回路図である。
図２において、回路は電源電圧に連結されたソース電極と接地電圧に連結されたゲート電極とビットラインＢＬに連結されたドレイン電極を有するＰＭＯＳトランジスタＰ１、電源電圧に連結されたソース電極と接地電圧に連結されたゲート電極と反転ビットラインＢＬＢに連結されたドレイン電極を有するＰＭＯＳトランジスタＰ２、前記ビットラインＢＬに連結されたソース電極を有するＰＭＯＳトランジスタＰ３、前記反転ビットラインＢＬＢに連結されたソース電極と前記ＰＭＯＳトランジスタＰ３のゲート電極に連結されたドレイン電極と前記ＰＭＯＳトランジスタＰ３のドレイン電極に連結されたゲート電極を有するＰＭＯＳトランジスタＰ４、前記ＰＭＯＳトランジスタＰ３のドレイン電極に連結されたソース電極とＰＭＯＳトランジスタＰ６のゲート電極に連結されたゲート電極とデータラインＤＬに連結されたドレイン電極を有するＰＭＯＳトランジスタＰ５、前記ＰＭＯＳトランジスタＰ５のゲート電極に連結されたゲート電極と前記ＰＭＯＳトランジスタＰ４のドレイン電極に連結されたソース電極と反転データラインＤＬＢに連結されたドレイン電極を有するＰＭＯＳトランジスタＰ６、前記ＰＭＯＳトランジスタＰ６のドレイン電極に共通で連結されたドレイン電極およびゲート電極と接地電圧に連結されたソース電極を有するＮＭＯＳトランジスタＮ１、前記ＰＭＯＳトランジスタＰ６のドレイン電極に連結されたゲート電極と接地電圧に連結されたソース電極を有するＮＭＯＳトランジスタＮ２、前記ＮＭＯＳトランジスタＮ２のドレイン電極に共通で連結されたゲート電極およびドレイン電極と電源電圧に連結されたソース電極とを有するＰＭＯＳトランジスタＰ７、電源電圧に連結されたソース電極と前記ＰＭＯＳトランジスタＰ７のゲート電極に連結されたゲート電極を有するＰＭＯＳトランジスタＰ８、前記ＰＭＯＳトランジスタＰ８のドレイン電極に連結されたドレイン電極と接地電圧に連結されたソース電極と前記ＰＭＯＳトランジスタＰ５のドレイン電極に連結されたゲート電極を有するＮＭＯＳトランジスタＮ３、前記ＰＭＯＳトランジスタＰ５のドレイン電極に共通で連結されたゲート電極とドレイン電極と接地電圧に連結されたソース電極を有するＮＭＯＳトランジスタＮ４、電源電圧に連結されたソース電極と前記ＰＭＯＳトランジスタＰ８のドレイン電極に連結されたゲート電極を有するＰＭＯＳトランジスタＰ９、前記ＮＭＯＳトランジスタＮ３のドレイン電極に連結されたゲート電極と前記ＰＭＯＳトランジスタＰ９のドレイン電極に連結されたドレイン電極と接地電圧に連結されたソース電極を有するＮＭＯＳトランジスタＮ５から構成されている。また、選択信号ＹＳＥＬはＰＭＯＳトランジスタＰ５およびＰ６間の共通ゲートノードに印加され、その出力はＰＭＯＳトランジスタＰ９とＮＭＯＳトランジスタＮ５間の共通ドレインノードで取る。
【００１１】
前記構成でＰＭＯＳトランジスタＰ１、Ｐ２は定電流源として動作し、ＰＭＯＳトランジスタＰ３、Ｐ４、Ｐ５、Ｐ６は第１段センス増幅器として動作し、ＰＭＯＳトランジスタＰ７、Ｐ８とＮＭＯＳトランジスタＮ２、Ｎ３は第２段センス増幅器として動作し、ＰＭＯＳトランジスタＰ９とＮＭＯＳトランジスタＮ５は出力バッファとして動作する。すなわち、前記構成の第１段センス増幅器は４つの同様の大きさを有するトランジスタから構成され、列選択素子に対する要求を避けるために列ピッチに固定することができ、それで伝送遅延を減少させる。
【００１２】
第１段センス増幅器は、選択信号ＹＳＥＬが接地電圧となることにより選択される。その際電流はビットライン負荷を通じてトランジスタＰ３、Ｐ４を通じて流れる。トランジスタＰ５、Ｐ６は接地電圧に近くなることによって、それらのドレイン電極がデータ線に連結される。これはこのようなトランジスタＰ５、Ｐ６が飽和状態で動作することを意味する。ビットライン負荷はビットラインがリードアクセスの間常に電源電圧に近くなることを保障する低い抵抗値を有する。
【００１３】
選択信号ＹＳＥＬ線を接地することによりセルがアクセスされ、それによって、電流Ｉが流れると仮定する。トランジスタＰ３とＰ４は大きさが同一なので、ＰＭＯＳトランジスタＰ１のゲート・ソース間電圧Ｖ1 がＰＭＯＳトランジスタＰ３のゲート・ソース間電圧と同様であってそちらを流れる各電流が同一になる。すなわち、２つのトランジスタが両方とも飽和状態にある。また２トランジスタＰ２、Ｐ４の場合も同様である。それらのゲート・ソース間電圧は電圧Ｖ2 として表現される。選択信号ＹＳＥＬが接地電圧となるので、ビットラインＢＬと反転ビットラインＢＬＢは双方とも電圧Ｖ1 ＋Ｖ2 を有する。それで、ビットライン対の電位は電流分配を問わず同一であろう。これはビットライン対ＢＬ、ＢＬＢを通じて仮想短絡回路が存することを意味する。ビットライン電圧が同様であるのでビットラインキャパシタ電流のみならず負荷電流もまた同一であろう。セルは電流Ｉを流すことと同様にセンス増幅器の右側は左側よりさらに多くの電流を通過すべきである。この２つの電流の差はセル電流である。ＰＭＯＳトランジスタＰ５、Ｐ６のドレイン電流は電流伝送データライン対ＤＬ、ＤＬＢを通過しなければならない。差分データライン電流はそういう訳でセル電流と同一である。それで電流センシングを遂行する。交叉結合された構造は実質的にフリップフロップ構造である。しかしながら、望ましくないラッチング動作から十分なマージンはビットライン負荷電流、ボディ効果および短絡チャネルトランジスタの低い出力抵抗を誘発する。
【００１４】
センシング遅延はビットラインキャパシタンスにより影響されない。なぜならば、どんな差動キャパシー放電でもセルデータを感知することは要求されないからである。第２速度増加特性は、選択信号ＹＳＥＬが接地電圧となる瞬間センス増幅器を効果的に先充電するビットラインキャパシタから共通モード放電パルス電流ｉC により提供される。これは動的バイアシングの一種として速度に非常に有利であり、電流消耗を増加させない。最終的に、ビットライン電圧が同一に維持され、センス増幅器が基本的な等化動作を遂行する。これはリードアクセス周期の間ビットライン等化の必要性を除去する。
【００１５】
電流モードセンス増幅器回路の出力は電流の形として取られる。ノードＡ、Ｂの電圧差は出力として取られ第２段回路によってさらに一層増幅され得る。
従って、ノードＡ、Ｂのハイレベルとローレベルにそれぞれ遷移されてこそＰＭＯＳトランジスタＰ３、Ｐ４が動作して電圧を伝達する。よって、データライン対ＤＬ、ＤＬＢにかかる寄生キャパシタンスが大きくてそれに応じて速度が遅延される場合に電圧が徐々に同様になることによって次電圧センス増幅器の速度を低下させる問題点があった。
【００１６】
前述した従来技術は IEEE JOURNAL OF SOLID STATE CIRCUIT VOL.26, NO.4, APRIL 1991 に開示されている。
すなわち、図２の回路の動作によると、リード動作時にデータがメモリセルから読み出されビットラインに伝送される。データが伝送されるとき速度を速めるためにビットライン対はほぼ同一の電位を保つ。すなわち、ノードＣとノードＤは電圧差が略ない。ノードＣとノードＤは電圧差はなく電流差のみ現れる。ノードＣを通じて電流Ｉ1 が流れ、ノードＤを通じて電流Ｉ2 が流れると仮定する。この際、電流Ｉ2 は電流Ｉ1 ＋ΔＩと表現されると仮定する。電流Ｉ2 は電流Ｉ1 より大きいためノードＡの電圧Ｖ1 はノードＢの電圧Ｖ2 より低くなる。また、電流Ｉ2 は電流Ｉ1 より大きいためＮＭＯＳトランジスタＮ３に流れる電流がＮＭＯＳトランジスタＮ４に流れる電流より増加するので、ＮＭＯＳトランジスタＮ３のゲート電極とソース電極の間の電圧ＶGS1 がＮＭＯＳトランジスタＮ４のゲート電極とソース電極の間の電圧ＶGS2 より高い電圧差を形成する。この電圧ＶGS1 、ＶGS2 は次電圧差動センス増幅器に印加される。
【００１７】
従って、従来の半導体メモリ装置はノードＡ、Ｂが“ハイ”レベルと“ロー”レベルにそれぞれ充電されてこそＰＭＯＳトランジスタＰ３、Ｐ４が動作して電圧を伝達する。そして、速度が遅延されノードＥ、Ｆにかかる寄生キャパシタンスが大きい場合に電圧が漸次等しくなる。また、第１段センス増幅器の出力電圧が接地電圧に近くなることにより、第２段電圧差動センス増幅器の動作速度を低下させる問題点があった。
【００１８】
【発明が解決しようとする課題】
本発明の目的は、データラインの負荷を補償してリード動作速度が改善できる半導体メモリ装置を提供することにある。
【００１９】
【課題を解決するための手段】
前記目的を達成するために本発明の半導体メモリ装置は、ビットラインに伝送されるデータを貯蔵して出力するためのメモリセルと、前記メモリセルからのデータをセンシングして増幅するためのセンス増幅器と、前記センス増幅器からの出力信号をバッファして外部に出力するためのデータ出力バッファを具備した半導体メモリ装置において、前記データラインに連結されたソース電極を有する第１ＰＭＯＳトランジスタと、反転データラインに連結されたソース電極と前記第１ＰＭＯＳトランジスタのゲート電極に連結されたドレイン電極と前記第１ＰＭＯＳトランジスタのドレイン電極に連結されたゲート電極を有する第２ＰＭＯＳトランジスタと、前記第１ＰＭＯＳトランジスタのドレイン電極と前記第２ＰＭＯＳトランジスタのドレイン電極の間に連結された第１電流制限手段と、前記第１ＰＭＯＳトランジスタのドレイン電極と接地電圧の間に連結された第２電流制限手段と、前記第２ＰＭＯＳトランジスタのドレイン電極と接地電圧の間に連結された第３電流制限手段と、電源電圧と前記第１ＰＭＯＳトランジスタのソース電極の間に連結された第１定電流源と、電源電圧と前記第２ＰＭＯＳトランジスタのソース電極の間に連結された第２定電流源とを具備することを特徴とする。
【００２０】
前記目的を達成するために本発明の他の半導体メモリ装置は、ビットラインに伝送されるデータを貯蔵して出力するためのメモリセルと、前記メモリセルからのデータをセンシングして増幅するためのセンス増幅器と、前記センス増幅器からの出力信号をバッファして外部に出力するためのデータ出力バッファを具備した半導体メモリ装置において、前記データラインに連結されたソース電極を有する第１ＰＭＯＳトランジスタと、反転データラインに連結されたソース電極と前記第１ＰＭＯＳトランジスタのゲート電極に連結されたドレイン電極と前記第１ＰＭＯＳトランジスタのドレイン電極に連結されたゲート電極を有する第２ＰＭＯＳトランジスタと、前記第１ＰＭＯＳトランジスタのドレイン電極と前記第２ＰＭＯＳトランジスタのドレイン電極の間に連結された第１電流制限手段と、前記第１ＰＭＯＳトランジスタのドレイン電極と接地電圧の間に連結された第２電流制限手段と、前記第２ＰＭＯＳトランジスタのドレイン電極と接地電圧の間に連結された第３電流制限手段と、電源電圧と前記第１ＰＭＯＳトランジスタのソース電極の間に連結された第１定電流源と、電源電圧と前記第２ＰＭＯＳトランジスタのソース電極の間に連結された第２定電流源とを具備して構成されたものと、電源電圧に連結された第１電流制限手段と、電源電圧に連結された第２電流制限手段と、前記第１電流制限手段と前記第２電流制限手段の各出力側の間に連結された第３電流制限手段と、前記第１電流制限手段の一側に連結されたドレイン電極と前記第３電流制限手段の他側に連結されたゲート電極とデータラインに連結されたソース電極を有する第１ＮＭＯＳトランジスタと、前記第３電流制限手段の一側に連結されたドレイン電極と前記第３電流制限手段の他側に連結されたゲート電極と反転データラインに連結されたソース電極を有する第２ＮＭＯＳトランジスタと、前記第１ＮＭＯＳトランジスタのソース電極と接地電圧の間に連結された第１定電流源と、前記第２ＮＭＯＳトランジスタのソース電極と接地電圧の間に連結された第２定電流源を具備して構成されている。
【００２１】
【作用】
データラインの電圧レベルがそのまま維持されるため、センシング速度が著しく改善される。
【００２２】
【実施例】
以下、添付した図面に基づき本発明を詳細に説明する。
図３は本発明の半導体メモリ装置のデータセンシング動作を説明するための第１実施例の回路図である。
図３において、回路はビットライン対ＢＬ、ＢＬＢとデータライン対ＤＬ、ＤＬＢが共通接続され、前記ビットラインＢＬに連結されたドレイン電極を有するＰＭＯＳトランジスタＰ１、前記ＰＭＯＳトランジスタＰ１のゲート電極とソース電極にそれぞれ連結されたゲート電極とソース電極と前記反転ビットラインＢＬＢに連結されたドレイン電極を有するＰＭＯＳトランジスタＰ２、前記ＰＭＯＳトランジスタＰ１のドレイン電極に連結されたソース電極を有するＰＭＯＳトランジスタＰ３、前記ＰＭＯＳトランジスタＰ２のドレイン電極に連結されたソース電極と前記ＰＭＯＳトランジスタＰ３のドレイン電極に連結されたゲート電極と前記ＰＭＯＳトランジスタＰ３のゲート電極に連結されたドレイン電極を有するＰＭＯＳトランジスタＰ４、前記ＰＭＯＳトランジスタＰ３、Ｐ４のドレイン電極の間に連結された抵抗Ｒ１、前記ＰＭＯＳトランジスタＰ３のドレイン電極と接地電圧ＶSSの間に連結された抵抗Ｒ２、前記ＰＭＯＳトランジスタＰ４のドレイン電極と接地電圧の間に連結された抵抗Ｒ３と差動電圧増幅器を構成するＰＭＯＳトランジスタＰ７、Ｐ８、Ｐ９とＮＭＯＳトランジスタＮ２、Ｎ３、Ｎ５から構成されている。
【００２３】
図４は本発明の半導体メモリ装置のリード動作時のデータ処理方法を説明するための第２実施例の回路図である。
図４の回路構成は前記抵抗Ｒ２、Ｒ３の代わりにＰＭＯＳトランジスタＰ１１、Ｐ１２をそれぞれ連結して、このＰＭＯＳトランジスタＰ１１、Ｐ１２の各ゲート電極に選択信号ＹＳＥＬが印加されることが図３の回路構成と異なる点である。
【００２４】
図５は本発明の半導体メモリ装置のリード動作時のデータ処理方法を説明するための第３実施例の回路図である。
図５の回路構成は前記抵抗Ｒ１の代わりにＰＭＯＳトランジスタＰ１０を連結して前記ＰＭＯＳトランジスタＰ１０のゲート電極に信号ＰＥＱが印加され前記抵抗Ｒ２、Ｒ３の代わりにＰＭＯＳトランジスタＰ１１、Ｐ１２を連結して前記ＰＭＯＳトランジスタＰ１１、Ｐ１２のゲート電極に選択信号ＹＳＥＬが印加されることが図３の回路構成と異なる点である。
【００２５】
図６は本発明の半導体メモリ装置のデータセンシング動作を説明するための第４実施例の回路図である。
図６において、回路はビットライン対ＢＬ、ＢＬＢと共通連結されたデータライン対ＤＬ、ＤＬＢ、電源電圧ＶDDに連結された一側を有する抵抗Ｒ４、Ｒ５、前記抵抗Ｒ４、Ｒ５の他側の間に連結された抵抗Ｒ６、前記抵抗Ｒ４の他側に連結されたドレイン電極と前記抵抗Ｒ５の他側に連結されたゲート電極とデータラインＤＬに連結されたソース電極とを有するＮＭＯＳトランジスタＮ６、前記抵抗Ｒ５の他側に連結されたドレイン電極と前記抵抗Ｒ４の他側に連結されたゲート電極と反転データラインＤＬＢに連結されたソース電極を有するＮＭＯＳトランジスタＮ７、前記データラインＤＬに連結されたドレイン電極と接地電圧に連結されたソース電極と電源電圧に連結されたゲート電極とを有するＮＭＯＳトランジスタＮ８、前記反転データラインＤＬＢに連結されたドレイン電極と接地電圧に連結されたソース電極と電源電圧に連結されたゲート電極とを有するＮＭＯＳトランジスタＮ９、図３に示した構成と同一の構成を有する差動電圧増幅器で構成されている。
【００２６】
前記構成でＮＭＯＳトランジスタＮ８、Ｎ９は定電流を発生するための定電流源として動作してＮＭＯＳトランジスタＮ６、Ｎ７と抵抗Ｒ４、Ｒ５、Ｒ６は第１段センス増幅器として動作し、ＰＭＯＳトランジスタＰ７、Ｐ８とＮＭＯＳトランジスタＮ２、Ｎ３は第２段センス増幅器として動作してＰＭＯＳトランジスタＰ９とＮＭＯＳトランジスタＮ５はデータ出力バッファとして動作する。
【００２７】
図７は本発明の半導体メモリ装置のデータセンシング動作を説明するための第５実施例の回路図である。
図７の回路構成は抵抗Ｒ６の代わりに連結されてゲート電極に反転信号ＰＥＱＢの印加されるＮＭＯＳトランジスタＮ１０、抵抗Ｒ４、Ｒ５の代わりにそれぞれ連結されて共通連結されたゲート電極に反転選択信号ＹＳＥＬＢの印加されるＮＭＯＳトランジスタＮ１１、Ｎ１２から構成されたことを除いては図６の構成と同一である。
【００２８】
図８は本発明の半導体メモリ装置のデータセンシング動作を説明するための図６実施例の回路図である。
図８において、前記抵抗Ｒ４、Ｒ５の代わりにそれぞれ連結されて共通連結されたゲート電極に反転選択信号ＹＳＥＬＢの印加されるＮＭＯＳトランジスタＮ１１、Ｎ１２から構成されたことを除いては図６に示した回路構成と同一である。
【００２９】
前記実施例のうち図５に示した回路の動作を説明すれば次の通りである。
ビットライン対ＢＬ、ＢＬＢの間に連結されたメモリセルＭＣ（図示せず）からのデータがビットライン対ＢＬ、ＢＬＢを通じて読み出される。前記ビットラインＢＬには“ハイ”レベルのデータが伝送され、反転ビットラインＢＬＢには“ロー”レベルのデータが伝送されると仮定する。また、電圧信号ＹＳＥＬは“ロー”とする。従って、ＢＬ線の電圧Ｖ3 が“ハイ”状態でＢＬＢ線の電圧Ｖ4 が“ロー”状態となり、トランジスタＰ２の内部抵抗ＲL2にはＰ１の内部抵抗ＲL1より多くの電流（Ｉ4 ＝Ｉ3 ＋ΔＩ）が流れる。一方、センス増幅器でＰＭＯＳトランジスタＰ３に流れる電流はＰＭＯＳトランジスタＰ４に流れる電流より大きくなる。すなわちＩ5 −ΔＩほどの電流Ｉ6 が流れる。従って、電圧Ｖ5 は電圧Ｖ6 よりも高くなる。また、ＰＭＯＳトランジスタＰ４に流れる電流は少ないので、ＰＭＯＳトランジスタＰ４のゲート・ソース電極間の電圧が小さくなるように電圧Ｖ5 、Ｖ6 が定まる。すなわち、電圧Ｖ5 は“ハイ”レベルを維持し、電圧Ｖ6 は“ロー”レベルを維持する。
【００３０】
この際ビットライン対ＢＬ、ＢＬＢが反転されビットラインＢＬは“ロー”レベルとなり反転ビットラインＢＬＢは“ハイ”レベルとなると仮定する。この際電流Ｉ4 は電流Ｉ3 ＋ΔＩからＩ3 ＋ΔＩ−Δｉに変化する。ここで、ΔｉはΔＩより小さい値である。ところが、電圧Ｖ6 が“ロー”レベルなのでセンス増幅器でＰＭＯＳトランジスタＰ３は小さいインピーダンス状態を保っており電圧Ｖ5 が“ハイ”レベルであるのでＰＭＯＳトランジスタＰ４はハイインピーダンス状態を保つ。従って、わずかの電流変化、すなわち、電流Ｉ5 が電流Ｉ5 −Δｉに変化するとき電圧Ｖ3 は“ロー”レベルとなり、電流Ｉ6 が電流Ｉ5 −ΔＩ＋Δｉに変化するとき電圧Ｖ4 は速く“ハイ”レベルとなる。よって、データラインに“ハイ”レベルのデータがあるとき、ＰＭＯＳトランジスタＰ３はローインピーダンス状態でＰＭＯＳトランジスタＰ４はハイインピーダンス状態を維持しており、わずかの電流変化にも容易に電圧Ｖ3 、Ｖ4 が反転されることにより速度が早くなる。
【００３１】
前記実施例に示した信号ＹＳＥＬ、ＹＳＥＬＢと信号ＰＥＱ、ＰＥＱＢの遷移タイミングは信号ＹＳＥＬ、ＹＳＥＬＢがまず“ハイ”レベルあるいは“ロー”レベルに遷移してからすぐ信号ＰＥＱ、ＰＥＱＢが“ハイ”レベルあるいは“ロー”レベルに遷移するようになる。
また、前記実施例の回路に示したＰＭＯＳトランジスタはバイポーラＰＮＰトランジスタに代替されることができ、ＮＭＯＳトランジスタはＮＰＮトランジスタに代替され得る。
【００３２】
図９は本発明と従来の半導体メモリ装置の動作速度を比べたグラフである。図９のグラフから従来の回路よりデータライン遅延が一層減ったことが判る。
図１０は従来および本発明の半導体メモリ装置の動作をコンピューターシミュレーションした結果を示す動作タイミング図である。
【００３３】
【発明の効果】
従って、本発明の半導体メモリ装置はデータラインの電圧レベルがそのまま維持されるため、次段の電圧センシングに有利であり、データラインの長さが増すとしてもセンシング速度が著しく改善されることが判る。
【図面の簡単な説明】
【図１】データラインの負荷による信号速度遅延を説明するための図面である。
【図２】従来の半導体メモリ装置のデータセンシングのための回路図である。
【図３】本発明の半導体メモリ装置のデータセンシングのための第１実施例の回路図である。
【図４】本発明の半導体メモリ装置のデータセンシングのための第２実施例の回路図である。
【図５】本発明の半導体メモリ装置のデータセンシングのための第３実施例の回路図である。
【図６】本発明の半導体メモリ装置のデータセンシングのための第４実施例の回路図である。
【図７】本発明の半導体メモリ装置の第５実施例の回路図である。
【図８】図８は本発明の半導体メモリ装置の第６実施例の回路図である。
【図９】従来および本発明の半導体メモリ装置の動作速度を比べたグラフである。
【図１０】従来および本発明の半導体メモリ装置の動作をコンピューターシミュレーションした結果を示す動作タイミング図である。
【符号の説明】
Ｐ１ ＰＭＯＳトランジスタ
Ｐ２ ＰＭＯＳトランジスタ
Ｐ３ ＰＭＯＳトランジスタ（第１ＰＭＯＳトランジスタ）
Ｐ４ ＰＭＯＳトランジスタ（第２ＰＭＯＳトランジスタ）
Ｒ１ 抵抗（第１電流制限手段）
Ｒ２ 抵抗（第２電流制限手段）
Ｒ３ 抵抗（第３電流制限手段）
ＤＬ データライン
ＤＬＢ 反転データライン
Claims (32)
- ビットラインに伝送されるデータを貯蔵して出力するためのメモリセルと、前記メモリセルからのデータをセンシングして増幅するためのセンス増幅器と、前記センス増幅器からの出力信号をバッファして外部に出力するためのデータ出力バッファを具備した半導体メモリ装置において、
データラインに連結されたソース電極を有する第１ＰＭＯＳトランジスタと、
反転データラインに連結されたソース電極と前記第１ＰＭＯＳトランジスタのゲート電極に連結されたドレイン電極と前記第１ＰＭＯＳトランジスタのドレイン電極に連結されたゲート電極を有する第２ＰＭＯＳトランジスタと、
前記第１ＰＭＯＳトランジスタのドレイン電極と接地電圧の間に連結された第１電流制限手段と、
前記第２ＰＭＯＳトランジスタのドレイン電極と接地電圧の間に連結された第２電流制限手段と、
電源電圧と前記第１ＰＭＯＳトランジスタのソース電極の間に連結された第１定電流源と、
電源電圧と前記第２ＰＭＯＳトランジスタのソース電極の間に連結された第２定電流源とを具備したことを特徴とする半導体メモリ装置。 - 前記第１ＰＭＯＳトランジスタのドレイン電極と前記第２ＰＭＯＳトランジスタのドレイン電極の間に連結された第３電流制限手段をさらに具備したことを特徴とする請求項１記載の半導体メモリ装置。
- 前記第３電流制限手段は前記第１、第２ＰＭＯＳトランジスタのドレイン電極の間にそれぞれ連結されたソース電極とドレイン電極と第１制御信号が印加されるゲート電極を有する第３ＰＭＯＳトランジスタから構成されることを特徴とする請求項２記載の半導体メモリ装置。
- 前記第３電流制限手段は抵抗であることを特徴とする請求項２記載の半導体メモリ装置。
- 前記第１電流制限手段は抵抗であることを特徴とする請求項１記載の半導体メモリ装置。
- 前記第１電流制限手段は前記第１ＰＭＯＳトランジスタのドレイン電極に連結されたソース電極と接地電圧に連結されたドレイン電極と第２制御信号が印加されるゲート電極を有する第４ＰＭＯＳトランジスタから構成されることを特徴とする請求項１記載の半導体メモリ装置。
- 前記第２電流制限手段は抵抗であることを特徴とする請求項１記載の半導体メモリ装置。
- 前記第２電流制限手段は前記第２ＰＭＯＳトランジスタのドレイン電極に連結されたソース電極と接地電圧に連結されたドレイン電極と第２制御信号が印加されるゲート電極を有する第５ＰＭＯＳトランジスタから構成されることを特徴とする請求項１記載の半導体メモリ装置。
- ビットラインに伝送されるデータを貯蔵して出力するためのメモリセルと、前記メモリセルからのデータをセンシングして増幅するためのセンス増幅器と、前記センス増幅器からの出力信号をバッファして外部に出力するためのデータ出力バッファを具備した半導体メモリ装置において、
データラインに連結されたエミッタを有する第１ＰＮＰトランジスタと、
反転データラインに連結されたエミッタと前記第１ＰＮＰトランジスタのベースに連結されたコレクタと前記第１ＰＮＰトランジスタのコレクタに連結されたベースを有する第２ＰＮＰトランジスタと、
前記第１ＰＮＰトランジスタのコレクタと接地電圧の間に連結された第１電流制限手段と、
前記第２ＰＮＰトランジスタのコレクタと接地電圧の間に連結された第２電流制限手段と、
電源電圧と前記第１ＰＮＰトランジスタのエミッタの間に連結された第１定電流源と、
電源電圧と前記第２ＰＮＰトランジスタのエミッタの間に連結された第２定電流源を具備したことを特徴とする半導体メモリ装置。 - 前記第１ＰＮＰトランジスタのコレクタと前記第２ＰＮＰトランジスタのコレクタの間に連結された第３電流制限手段をさらに具備したことを特徴とする請求項９記載の半導体メモリ装置。
- 前記第３電流制限手段は前記第１、第２ＰＮＰトランジスタのコレクタの間にそれぞれ連結されたエミッタとコレクタと第１制御信号の印加されるベースとを有する第３ＰＮＰトランジスタから構成されることを特徴とする請求項１０記載の半導体メモリ装置。
- 前記第３電流制限手段は抵抗であることを特徴とする請求項１０記載の半導体メモリ装置。
- 前記第１電流制限手段は抵抗であることを特徴とする請求項９記載の半導体メモリ装置。
- 前記第１電流制限手段は前記第１ＰＮＰトランジスタのコレクタに連結されたエミッタと接地電圧に連結されたコレクタと第２制御信号の印加されるベースとを有する第４ＰＮＰトランジスタから構成されることを特徴とする請求項９記載の半導体メモリ装置。
- 前記第２電流制限手段は抵抗であることを特徴とする請求項９記載の半導体メモリ装置。
- 前記第２電流制限手段は前記第２ＰＮＰトランジスタのコレクタに連結されたエミッタと接地電圧に連結されたコレクタと第２制御信号の印加されるベースとを有する第５ＰＮＰトランジスタから構成されることを特徴とする請求項９記載の半導体メモリ装置。
- ビットラインに伝送されるデータを貯蔵して出力するためのメモリセルと、前記メモリセルからのデータをセンシングして増幅するためのセンス増幅器と、前記センス増幅器からの出力信号をバッファして外部に出力するためのデータ出力バッファを具備した半導体メモリ装置において、
電源電圧に連結された第１電流制限手段と、
電源電圧に連結された第２電流制限手段と、
前記第１電流制限手段の出力側に連結されたドレイン電極と前記第２電流制限手段の出力側に連結されたゲート電極とデータラインに連結されたソース電極を有する第１ＮＭＯＳトランジスタと、
前記第２電流制限手段の出力側に連結されたドレイン電極と前記第１電流制限手段の出力側に連結されたゲート電極と反転データラインに連結されたソース電極を有する第２ＮＭＯＳトランジスタと、
前記第１ＮＭＯＳトランジスタのソース電極と接地電圧の間に連結された第１定電流源と、
前記第２ＮＭＯＳトランジスタのソース電極と接地電圧の間に連結された第２定電流源を具備したことを特徴とする半導体メモリ装置。 - 前記第１電流制限手段と前記第２電流制限手段の各出力側の間に連結された第３電流制限手段をさらに具備したことを特徴とする請求項１７記載の半導体メモリ装置。
- 前記第３電流制限手段は前記第１、第２ＮＭＯＳトランジスタのドレイン電極の間にそれぞれ連結されたソース電極とドレイン電極と第１制御信号の印加されるゲート電極とを有する第３ＮＭＯＳトランジスタから構成されることを特徴とする請求項１８記載の半導体メモリ装置。
- 前記第３電流制限手段は抵抗であることを特徴とする請求項１８記載の半導体メモリ装置。
- 前記第１電流制限手段は抵抗であることを特徴とする請求項１７記載の半導体メモリ装置。
- 前記第１電流制限手段は前記第１ＮＭＯＳトランジスタのドレイン電極に連結されたソース電極と電源電圧に連結されたドレイン電極と第２制御信号の印加されるゲート電極とを有する第４ＮＭＯＳトランジスタから構成されることを特徴とする請求項１７記載の半導体メモリ装置。
- 前記第２電流制限手段は抵抗であることを特徴とする請求項１７記載の半導体メモリ装置。
- 前記第２電流制限手段は前記第２ＮＭＯＳトランジスタのドレイン電極に連結されたソース電極と電源電圧に連結されたドレイン電極と第２制御信号の印加されるゲート電極とを有する第５ＮＭＯＳトランジスタから構成されることを特徴とする請求項１７記載の半導体メモリ装置。
- ビットラインに伝送されるデータを貯蔵して出力するためのメモリセルと、前記メモリセルからのデータをセンシングして増幅するためのセンス増幅器と、前記センス増幅器からの出力信号をバッファして外部に出力するためのデータ出力バッファを具備した半導体メモリ装置において、
電源電圧に連結された第１電流制限手段と、
電源電圧に連結された第２電流制限手段と、
前記第１電流制限手段の出力側に連結されたコレクタと前記第２電流制限手段の出力側に連結されたベースとデータラインに連結されたエミッタを有する第１ＮＰＮトランジスタと、
前記第２電流制限手段の出力側に連結されたコレクタと前記第１電流制限手段の出力側に連結されたベースと反転データラインに連結されたエミッタを有する第２ＮＰＮトランジスタと、
前記第１ＮＰＮトランジスタのエミッタと接地電圧の間に連結された第１定電流源と、
前記第２ＮＰＮトランジスタのエミッタと接地電圧の間に連結された第２定電流源を具備したことを特徴とする半導体メモリ装置。 - 前記第１電流制限手段と前記第２電流制限手段の各出力側の間に連結された第３電流制限手段をさらに具備したことを特徴とする請求項２５記載の半導体メモリ装置。
- 前記第３電流制限手段は抵抗であることを特徴とする請求項２６記載の半導体メモリ装置。
- 前記第３電流制限手段は前記第１、第２ＮＰＮトランジスタのコレクタの間にそれぞれ連結されたエミッタとコレクタと第１制御信号の印加されるベースとを有する第３ＮＰＮトランジスタから構成されることを特徴とする請求項２６記載の半導体メモリ装置。
- 前記第１電流制限手段は前記第１ＮＰＮトランジスタのコレクタに連結されたエミッタと電源電圧に連結されたコレクタと第２制御信号の印加されるベースとを有する第４ＮＰＮトランジスタから構成されることを特徴とする請求項２５記載の半導体メモリ装置。
- 前記第１電流制限手段は抵抗であることを特徴とする請求項２５記載の半導体メモリ装置。
- 前記第２電流制限手段は抵抗であることを特徴とする請求項２５記載の半導体メモリ装置。
- 前記第２電流制限手段は前記第２ＮＰＮトランジスタのコレクタに連結されたエミッタと電源電圧に連結されたコレクタと第２制御信号の印加されるベースとを有する第５ＮＰＮトランジスタから構成されることを特徴とする請求項２５記載の半導体メモリ装置。
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