JPH07147090A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH07147090A JPH07147090A JP6157077A JP15707794A JPH07147090A JP H07147090 A JPH07147090 A JP H07147090A JP 6157077 A JP6157077 A JP 6157077A JP 15707794 A JP15707794 A JP 15707794A JP H07147090 A JPH07147090 A JP H07147090A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
- H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
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Abstract
(57)【要約】
【目的】 リード動作時の速度を改善した半導体メモリ
装置のセンス増幅器を提供する。 【構成】 データラインＤＬに連結されたソース電極を
有する第１ＰＭＯＳトランジスタＰ３と、反転データラ
インＤＬＢに連結されたソース電極と前記第１ＰＭＯＳ
トランジスタＰ３のゲート電極に連結されたドレイン電
極と前記第１ＰＭＯＳトランジスタＰ３のドレイン電極
に連結されたゲート電極を有する第２ＰＭＯＳトランジ
スタＰ４と、前記第１ＰＭＯＳトランジスタＰ３のドレ
イン電極と前記第２ＰＭＯＳトランジスタＰ４のドレイ
ン電極の間に連結された抵抗Ｒ１と、前記第１ＰＭＯＳ
トランジスタＰ３のドレイン電極と接地電圧ＶSSの間に
連結された抵抗Ｒ２と、前記第２ＰＭＯＳトランジスタ
Ｐ４のドレイン電極と接地電圧ＶSSの間に連結された第
３電流制限手段抵抗Ｒ３とを具備する。これにより、デ
ータラインの負荷が大きい場合、データのセンシング動
作速度が向上する。
装置のセンス増幅器を提供する。 【構成】 データラインＤＬに連結されたソース電極を
有する第１ＰＭＯＳトランジスタＰ３と、反転データラ
インＤＬＢに連結されたソース電極と前記第１ＰＭＯＳ
トランジスタＰ３のゲート電極に連結されたドレイン電
極と前記第１ＰＭＯＳトランジスタＰ３のドレイン電極
に連結されたゲート電極を有する第２ＰＭＯＳトランジ
スタＰ４と、前記第１ＰＭＯＳトランジスタＰ３のドレ
イン電極と前記第２ＰＭＯＳトランジスタＰ４のドレイ
ン電極の間に連結された抵抗Ｒ１と、前記第１ＰＭＯＳ
トランジスタＰ３のドレイン電極と接地電圧ＶSSの間に
連結された抵抗Ｒ２と、前記第２ＰＭＯＳトランジスタ
Ｐ４のドレイン電極と接地電圧ＶSSの間に連結された第
３電流制限手段抵抗Ｒ３とを具備する。これにより、デ
ータラインの負荷が大きい場合、データのセンシング動
作速度が向上する。
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリ装置に係
り、特にリード動作速度を改善した半導体メモリ装置に
関する。
り、特にリード動作速度を改善した半導体メモリ装置に
関する。
【０００２】
【従来の技術】半導体メモリ装置の高集積化、高密度化
に従いチップサイズが増加してメモリセルのデータをリ
ード（読み出し）するためのデータ線の長さが長くな
り、これはリード動作速度遅延の要因となった。このよ
うなリード動作速度の遅延を解決するための研究が進行
しつつある。
に従いチップサイズが増加してメモリセルのデータをリ
ード（読み出し）するためのデータ線の長さが長くな
り、これはリード動作速度遅延の要因となった。このよ
うなリード動作速度の遅延を解決するための研究が進行
しつつある。
【０００３】すなわち、長い相互連結線による信号遅延
は高速化を阻害する要因となり、このような速度の問題
は大きい電圧スイングを有する長い線による伝送信号の
遅延をもたらし、半導体メモリ装置の速度は長い相互連
結線の信号遅延によって大きく制限された。このような
速度は大きい電圧スイングを有する長い伝送信号線に存
する大きい容量性負荷によるものである。長い線駆動回
路を用いるのはある程度までは役に立つ。しかしなが
ら、それはまた駆動回路の入力に問題を発生する。しか
も、多段駆動回路は遅延と電力消耗を誘発する。線駆動
回路を半導体メモリ装置のメモリセルとビットラインの
間に使用することは不可能である。長い相互連結線によ
って誘発された遅延は電圧モードと電流モード信号につ
いて研究されつつある。主な速度改善は電流モードが採
択されるとき達成され得る。
は高速化を阻害する要因となり、このような速度の問題
は大きい電圧スイングを有する長い線による伝送信号の
遅延をもたらし、半導体メモリ装置の速度は長い相互連
結線の信号遅延によって大きく制限された。このような
速度は大きい電圧スイングを有する長い伝送信号線に存
する大きい容量性負荷によるものである。長い線駆動回
路を用いるのはある程度までは役に立つ。しかしなが
ら、それはまた駆動回路の入力に問題を発生する。しか
も、多段駆動回路は遅延と電力消耗を誘発する。線駆動
回路を半導体メモリ装置のメモリセルとビットラインの
間に使用することは不可能である。長い相互連結線によ
って誘発された遅延は電圧モードと電流モード信号につ
いて研究されつつある。主な速度改善は電流モードが採
択されるとき達成され得る。
【０００４】ここで、各モード別信号遅延を見ると次の
とおりである。まず、電圧モードに対する遅延を見るこ
とにする。図１は出力抵抗ＲL の加えられたＲＣ回路網
である。前記回路網で電圧モード遅延σｔV は下記数１
の式として表現される。
とおりである。まず、電圧モードに対する遅延を見るこ
とにする。図１は出力抵抗ＲL の加えられたＲＣ回路網
である。前記回路網で電圧モード遅延σｔV は下記数１
の式として表現される。
【０００５】
【数１】
【０００６】ここで、ＲT は総線抵抗であり、ＣT は総
線容量であり、ＲB は駆動回路の内部抵抗である。ＣＭ
ＯＳ回路でＲB ＞ＲT のとき、遅延は基本的な線遅延Ｒ
T ×ＣT ／２より相当大きいだろう。また、線抵抗ＲT
が２ＲB より一層大きくさえすればわずかの遅延のみ起
こすことが前記の式から判る。
線容量であり、ＲB は駆動回路の内部抵抗である。ＣＭ
ＯＳ回路でＲB ＞ＲT のとき、遅延は基本的な線遅延Ｒ
T ×ＣT ／２より相当大きいだろう。また、線抵抗ＲT
が２ＲB より一層大きくさえすればわずかの遅延のみ起
こすことが前記の式から判る。
【０００７】次に、電流モード遅延について見ると、伝
送信号線の出力はロー入力抵抗を有する信号受信器に連
結される。これは小さい負荷抵抗ＲL を誘発する。この
出力信号は仮想短絡回路ＲL に流れる電流ｉO である。
この電流信号は電流信号受信器により次回路に伝送され
る。仮想短絡回路が理想的な場合、すなわち、抵抗ＲL
が０のとき、理想的な電流モード遅延σｔi は下記数２
の式として表現される。
送信号線の出力はロー入力抵抗を有する信号受信器に連
結される。これは小さい負荷抵抗ＲL を誘発する。この
出力信号は仮想短絡回路ＲL に流れる電流ｉO である。
この電流信号は電流信号受信器により次回路に伝送され
る。仮想短絡回路が理想的な場合、すなわち、抵抗ＲL
が０のとき、理想的な電流モード遅延σｔi は下記数２
の式として表現される。
【０００８】
【数２】
【０００９】電流モードは電圧モードの場合と反対に遅
延が大体本来の線遅延とほぼ同様である。言い換えれ
ば、電流モード遅延は電圧モード遅延より一層小さいこ
とが判る。しかしながら、このようなデータラインの負
荷は電流モードで動作しても半導体メモリ装置の速度に
影響を及ぼす。
延が大体本来の線遅延とほぼ同様である。言い換えれ
ば、電流モード遅延は電圧モード遅延より一層小さいこ
とが判る。しかしながら、このようなデータラインの負
荷は電流モードで動作しても半導体メモリ装置の速度に
影響を及ぼす。
【００１０】図２は従来の半導体メモリ装置のデータセ
ンシング動作を説明するための回路図である。図２にお
いて、回路は電源電圧に連結されたソース電極と接地電
圧に連結されたゲート電極とビットラインＢＬに連結さ
れたドレイン電極を有するＰＭＯＳトランジスタＰ１、
電源電圧に連結されたソース電極と接地電圧に連結され
たゲート電極と反転ビットラインＢＬＢに連結されたド
レイン電極を有するＰＭＯＳトランジスタＰ２、前記ビ
ットラインＢＬに連結されたソース電極を有するＰＭＯ
ＳトランジスタＰ３、前記反転ビットラインＢＬＢに連
結されたソース電極と前記ＰＭＯＳトランジスタＰ３の
ゲート電極に連結されたドレイン電極と前記ＰＭＯＳト
ランジスタＰ３のドレイン電極に連結されたゲート電極
を有するＰＭＯＳトランジスタＰ４、前記ＰＭＯＳトラ
ンジスタＰ３のドレイン電極に連結されたソース電極と
ＰＭＯＳトランジスタＰ６のゲート電極に連結されたゲ
ート電極とデータラインＤＬに連結されたドレイン電極
を有するＰＭＯＳトランジスタＰ５、前記ＰＭＯＳトラ
ンジスタＰ５のゲート電極に連結されたゲート電極と前
記ＰＭＯＳトランジスタＰ４のドレイン電極に連結され
たソース電極と反転データラインＤＬＢに連結されたド
レイン電極を有するＰＭＯＳトランジスタＰ６、前記Ｐ
ＭＯＳトランジスタＰ６のドレイン電極に共通で連結さ
れたドレイン電極およびゲート電極と接地電圧に連結さ
れたソース電極を有するＮＭＯＳトランジスタＮ１、前
記ＰＭＯＳトランジスタＰ６のドレイン電極に連結され
たゲート電極と接地電圧に連結されたソース電極を有す
るＮＭＯＳトランジスタＮ２、前記ＮＭＯＳトランジス
タＮ２のドレイン電極に共通で連結されたゲート電極お
よびドレイン電極と電源電圧に連結されたソース電極と
を有するＰＭＯＳトランジスタＰ７、電源電圧に連結さ
れたソース電極と前記ＰＭＯＳトランジスタＰ７のゲー
ト電極に連結されたゲート電極を有するＰＭＯＳトラン
ジスタＰ８、前記ＰＭＯＳトランジスタＰ８のドレイン
電極に連結されたドレイン電極と接地電圧に連結された
ソース電極と前記ＰＭＯＳトランジスタＰ５のドレイン
電極に連結されたゲート電極を有するＮＭＯＳトランジ
スタＮ３、前記ＰＭＯＳトランジスタＰ５のドレイン電
極に共通で連結されたゲート電極とドレイン電極と接地
電圧に連結されたソース電極を有するＮＭＯＳトランジ
スタＮ４、電源電圧に連結されたソース電極と前記ＰＭ
ＯＳトランジスタＰ８のドレイン電極に連結されたゲー
ト電極を有するＰＭＯＳトランジスタＰ９、前記ＮＭＯ
ＳトランジスタＮ３のドレイン電極に連結されたゲート
電極と前記ＰＭＯＳトランジスタＰ９のドレイン電極に
連結されたドレイン電極と接地電圧に連結されたソース
電極を有するＮＭＯＳトランジスタＮ５から構成されて
いる。また、選択信号ＹＳＥＬはＰＭＯＳトランジスタ
Ｐ５およびＰ６間の共通ゲートノードに印加され、その
出力はＰＭＯＳトランジスタＰ９とＮＭＯＳトランジス
タＮ５間の共通ドレインノードで取る。
ンシング動作を説明するための回路図である。図２にお
いて、回路は電源電圧に連結されたソース電極と接地電
圧に連結されたゲート電極とビットラインＢＬに連結さ
れたドレイン電極を有するＰＭＯＳトランジスタＰ１、
電源電圧に連結されたソース電極と接地電圧に連結され
たゲート電極と反転ビットラインＢＬＢに連結されたド
レイン電極を有するＰＭＯＳトランジスタＰ２、前記ビ
ットラインＢＬに連結されたソース電極を有するＰＭＯ
ＳトランジスタＰ３、前記反転ビットラインＢＬＢに連
結されたソース電極と前記ＰＭＯＳトランジスタＰ３の
ゲート電極に連結されたドレイン電極と前記ＰＭＯＳト
ランジスタＰ３のドレイン電極に連結されたゲート電極
を有するＰＭＯＳトランジスタＰ４、前記ＰＭＯＳトラ
ンジスタＰ３のドレイン電極に連結されたソース電極と
ＰＭＯＳトランジスタＰ６のゲート電極に連結されたゲ
ート電極とデータラインＤＬに連結されたドレイン電極
を有するＰＭＯＳトランジスタＰ５、前記ＰＭＯＳトラ
ンジスタＰ５のゲート電極に連結されたゲート電極と前
記ＰＭＯＳトランジスタＰ４のドレイン電極に連結され
たソース電極と反転データラインＤＬＢに連結されたド
レイン電極を有するＰＭＯＳトランジスタＰ６、前記Ｐ
ＭＯＳトランジスタＰ６のドレイン電極に共通で連結さ
れたドレイン電極およびゲート電極と接地電圧に連結さ
れたソース電極を有するＮＭＯＳトランジスタＮ１、前
記ＰＭＯＳトランジスタＰ６のドレイン電極に連結され
たゲート電極と接地電圧に連結されたソース電極を有す
るＮＭＯＳトランジスタＮ２、前記ＮＭＯＳトランジス
タＮ２のドレイン電極に共通で連結されたゲート電極お
よびドレイン電極と電源電圧に連結されたソース電極と
を有するＰＭＯＳトランジスタＰ７、電源電圧に連結さ
れたソース電極と前記ＰＭＯＳトランジスタＰ７のゲー
ト電極に連結されたゲート電極を有するＰＭＯＳトラン
ジスタＰ８、前記ＰＭＯＳトランジスタＰ８のドレイン
電極に連結されたドレイン電極と接地電圧に連結された
ソース電極と前記ＰＭＯＳトランジスタＰ５のドレイン
電極に連結されたゲート電極を有するＮＭＯＳトランジ
スタＮ３、前記ＰＭＯＳトランジスタＰ５のドレイン電
極に共通で連結されたゲート電極とドレイン電極と接地
電圧に連結されたソース電極を有するＮＭＯＳトランジ
スタＮ４、電源電圧に連結されたソース電極と前記ＰＭ
ＯＳトランジスタＰ８のドレイン電極に連結されたゲー
ト電極を有するＰＭＯＳトランジスタＰ９、前記ＮＭＯ
ＳトランジスタＮ３のドレイン電極に連結されたゲート
電極と前記ＰＭＯＳトランジスタＰ９のドレイン電極に
連結されたドレイン電極と接地電圧に連結されたソース
電極を有するＮＭＯＳトランジスタＮ５から構成されて
いる。また、選択信号ＹＳＥＬはＰＭＯＳトランジスタ
Ｐ５およびＰ６間の共通ゲートノードに印加され、その
出力はＰＭＯＳトランジスタＰ９とＮＭＯＳトランジス
タＮ５間の共通ドレインノードで取る。
【００１１】前記構成でＰＭＯＳトランジスタＰ１、Ｐ
２は定電流源として動作し、ＰＭＯＳトランジスタＰ
３、Ｐ４、Ｐ５、Ｐ６は第１段センス増幅器として動作
し、ＰＭＯＳトランジスタＰ７、Ｐ８とＮＭＯＳトラン
ジスタＮ２、Ｎ３は第２段センス増幅器として動作し、
ＰＭＯＳトランジスタＰ９とＮＭＯＳトランジスタＮ５
は出力バッファとして動作する。すなわち、前記構成の
第１段センス増幅器は４つの同様の大きさを有するトラ
ンジスタから構成され、列選択素子に対する要求を避け
るために列ピッチに固定することができ、それで伝送遅
延を減少させる。
２は定電流源として動作し、ＰＭＯＳトランジスタＰ
３、Ｐ４、Ｐ５、Ｐ６は第１段センス増幅器として動作
し、ＰＭＯＳトランジスタＰ７、Ｐ８とＮＭＯＳトラン
ジスタＮ２、Ｎ３は第２段センス増幅器として動作し、
ＰＭＯＳトランジスタＰ９とＮＭＯＳトランジスタＮ５
は出力バッファとして動作する。すなわち、前記構成の
第１段センス増幅器は４つの同様の大きさを有するトラ
ンジスタから構成され、列選択素子に対する要求を避け
るために列ピッチに固定することができ、それで伝送遅
延を減少させる。
【００１２】第１段センス増幅器は、選択信号ＹＳＥＬ
が接地電圧となることにより選択される。その際電流は
ビットライン負荷を通じてトランジスタＰ３、Ｐ４を通
じて流れる。トランジスタＰ５、Ｐ６は接地電圧に近く
なることによって、それらのドレイン電極がデータ線に
連結される。これはこのようなトランジスタＰ５、Ｐ６
が飽和状態で動作することを意味する。ビットライン負
荷はビットラインがリードアクセスの間常に電源電圧に
近くなることを保障する低い抵抗値を有する。
が接地電圧となることにより選択される。その際電流は
ビットライン負荷を通じてトランジスタＰ３、Ｐ４を通
じて流れる。トランジスタＰ５、Ｐ６は接地電圧に近く
なることによって、それらのドレイン電極がデータ線に
連結される。これはこのようなトランジスタＰ５、Ｐ６
が飽和状態で動作することを意味する。ビットライン負
荷はビットラインがリードアクセスの間常に電源電圧に
近くなることを保障する低い抵抗値を有する。
【００１３】選択信号ＹＳＥＬ線を接地することにより
セルがアクセスされ、それによって、電流Ｉが流れると
仮定する。トランジスタＰ３とＰ４は大きさが同一なの
で、ＰＭＯＳトランジスタＰ１のゲート・ソース間電圧
Ｖ1 がＰＭＯＳトランジスタＰ３のゲート・ソース間電
圧と同様であってそちらを流れる各電流が同一になる。
すなわち、２つのトランジスタが両方とも飽和状態にあ
る。また２トランジスタＰ２、Ｐ４の場合も同様であ
る。それらのゲート・ソース間電圧は電圧Ｖ2 として表
現される。選択信号ＹＳＥＬが接地電圧となるので、ビ
ットラインＢＬと反転ビットラインＢＬＢは双方とも電
圧Ｖ1 ＋Ｖ2 を有する。それで、ビットライン対の電位
は電流分配を問わず同一であろう。これはビットライン
対ＢＬ、ＢＬＢを通じて仮想短絡回路が存することを意
味する。ビットライン電圧が同様であるのでビットライ
ンキャパシタ電流のみならず負荷電流もまた同一であろ
う。セルは電流Ｉを流すことと同様にセンス増幅器の右
側は左側よりさらに多くの電流を通過すべきである。こ
の２つの電流の差はセル電流である。ＰＭＯＳトランジ
スタＰ５、Ｐ６のドレイン電流は電流伝送データライン
対ＤＬ、ＤＬＢを通過しなければならない。差分データ
ライン電流はそういう訳でセル電流と同一である。それ
で電流センシングを遂行する。交叉結合された構造は実
質的にフリップフロップ構造である。しかしながら、望
ましくないラッチング動作から十分なマージンはビット
ライン負荷電流、ボディ効果および短絡チャネルトラン
ジスタの低い出力抵抗を誘発する。
セルがアクセスされ、それによって、電流Ｉが流れると
仮定する。トランジスタＰ３とＰ４は大きさが同一なの
で、ＰＭＯＳトランジスタＰ１のゲート・ソース間電圧
Ｖ1 がＰＭＯＳトランジスタＰ３のゲート・ソース間電
圧と同様であってそちらを流れる各電流が同一になる。
すなわち、２つのトランジスタが両方とも飽和状態にあ
る。また２トランジスタＰ２、Ｐ４の場合も同様であ
る。それらのゲート・ソース間電圧は電圧Ｖ2 として表
現される。選択信号ＹＳＥＬが接地電圧となるので、ビ
ットラインＢＬと反転ビットラインＢＬＢは双方とも電
圧Ｖ1 ＋Ｖ2 を有する。それで、ビットライン対の電位
は電流分配を問わず同一であろう。これはビットライン
対ＢＬ、ＢＬＢを通じて仮想短絡回路が存することを意
味する。ビットライン電圧が同様であるのでビットライ
ンキャパシタ電流のみならず負荷電流もまた同一であろ
う。セルは電流Ｉを流すことと同様にセンス増幅器の右
側は左側よりさらに多くの電流を通過すべきである。こ
の２つの電流の差はセル電流である。ＰＭＯＳトランジ
スタＰ５、Ｐ６のドレイン電流は電流伝送データライン
対ＤＬ、ＤＬＢを通過しなければならない。差分データ
ライン電流はそういう訳でセル電流と同一である。それ
で電流センシングを遂行する。交叉結合された構造は実
質的にフリップフロップ構造である。しかしながら、望
ましくないラッチング動作から十分なマージンはビット
ライン負荷電流、ボディ効果および短絡チャネルトラン
ジスタの低い出力抵抗を誘発する。
【００１４】センシング遅延はビットラインキャパシタ
ンスにより影響されない。なぜならば、どんな差動キャ
パシー放電でもセルデータを感知することは要求されな
いからである。第２速度増加特性は、選択信号ＹＳＥＬ
が接地電圧となる瞬間センス増幅器を効果的に先充電す
るビットラインキャパシタから共通モード放電パルス電
流ｉC により提供される。これは動的バイアシングの一
種として速度に非常に有利であり、電流消耗を増加させ
ない。最終的に、ビットライン電圧が同一に維持され、
センス増幅器が基本的な等化動作を遂行する。これはリ
ードアクセス周期の間ビットライン等化の必要性を除去
する。
ンスにより影響されない。なぜならば、どんな差動キャ
パシー放電でもセルデータを感知することは要求されな
いからである。第２速度増加特性は、選択信号ＹＳＥＬ
が接地電圧となる瞬間センス増幅器を効果的に先充電す
るビットラインキャパシタから共通モード放電パルス電
流ｉC により提供される。これは動的バイアシングの一
種として速度に非常に有利であり、電流消耗を増加させ
ない。最終的に、ビットライン電圧が同一に維持され、
センス増幅器が基本的な等化動作を遂行する。これはリ
ードアクセス周期の間ビットライン等化の必要性を除去
する。
【００１５】電流モードセンス増幅器回路の出力は電流
の形として取られる。ノードＡ、Ｂの電圧差は出力とし
て取られ第２段回路によってさらに一層増幅され得る。
従って、ノードＡ、Ｂのハイレベルとローレベルにそれ
ぞれ遷移されてこそＰＭＯＳトランジスタＰ３、Ｐ４が
動作して電圧を伝達する。よって、データライン対Ｄ
Ｌ、ＤＬＢにかかる寄生キャパシタンスが大きくてそれ
に応じて速度が遅延される場合に電圧が徐々に同様にな
ることによって次電圧センス増幅器の速度を低下させる
問題点があった。
の形として取られる。ノードＡ、Ｂの電圧差は出力とし
て取られ第２段回路によってさらに一層増幅され得る。
従って、ノードＡ、Ｂのハイレベルとローレベルにそれ
ぞれ遷移されてこそＰＭＯＳトランジスタＰ３、Ｐ４が
動作して電圧を伝達する。よって、データライン対Ｄ
Ｌ、ＤＬＢにかかる寄生キャパシタンスが大きくてそれ
に応じて速度が遅延される場合に電圧が徐々に同様にな
ることによって次電圧センス増幅器の速度を低下させる
問題点があった。
【００１６】前述した従来技術は IEEE JOURNAL OF SOL
ID STATE CIRCUIT VOL.26, NO.4, APRIL 1991 に開示さ
れている。すなわち、図２の回路の動作によると、リー
ド動作時にデータがメモリセルから読み出されビットラ
インに伝送される。データが伝送されるとき速度を速め
るためにビットライン対はほぼ同一の電位を保つ。すな
わち、ノードＣとノードＤは電圧差が略ない。ノードＣ
とノードＤは電圧差はなく電流差のみ現れる。ノードＣ
を通じて電流Ｉ1 が流れ、ノードＤを通じて電流Ｉ2 が
流れると仮定する。この際、電流Ｉ2 は電流Ｉ1 ＋ΔＩ
と表現されると仮定する。電流Ｉ2 は電流Ｉ 1 より大き
いためノードＡの電圧Ｖ1 はノードＢの電圧Ｖ2 より低
くなる。また、電流Ｉ2 は電流Ｉ1 より大きいためＮＭ
ＯＳトランジスタＮ３に流れる電流がＮＭＯＳトランジ
スタＮ４に流れる電流より増加するので、ＮＭＯＳトラ
ンジスタＮ３のゲート電極とソース電極の間の電圧Ｖ
GS1 がＮＭＯＳトランジスタＮ４のゲート電極とソース
電極の間の電圧ＶGS2 より高い電圧差を形成する。この
電圧ＶGS1 、ＶGS2 は次電圧差動センス増幅器に印加さ
れる。
ID STATE CIRCUIT VOL.26, NO.4, APRIL 1991 に開示さ
れている。すなわち、図２の回路の動作によると、リー
ド動作時にデータがメモリセルから読み出されビットラ
インに伝送される。データが伝送されるとき速度を速め
るためにビットライン対はほぼ同一の電位を保つ。すな
わち、ノードＣとノードＤは電圧差が略ない。ノードＣ
とノードＤは電圧差はなく電流差のみ現れる。ノードＣ
を通じて電流Ｉ1 が流れ、ノードＤを通じて電流Ｉ2 が
流れると仮定する。この際、電流Ｉ2 は電流Ｉ1 ＋ΔＩ
と表現されると仮定する。電流Ｉ2 は電流Ｉ 1 より大き
いためノードＡの電圧Ｖ1 はノードＢの電圧Ｖ2 より低
くなる。また、電流Ｉ2 は電流Ｉ1 より大きいためＮＭ
ＯＳトランジスタＮ３に流れる電流がＮＭＯＳトランジ
スタＮ４に流れる電流より増加するので、ＮＭＯＳトラ
ンジスタＮ３のゲート電極とソース電極の間の電圧Ｖ
GS1 がＮＭＯＳトランジスタＮ４のゲート電極とソース
電極の間の電圧ＶGS2 より高い電圧差を形成する。この
電圧ＶGS1 、ＶGS2 は次電圧差動センス増幅器に印加さ
れる。
【００１７】従って、従来の半導体メモリ装置はノード
Ａ、Ｂが“ハイ”レベルと“ロー”レベルにそれぞれ充
電されてこそＰＭＯＳトランジスタＰ３、Ｐ４が動作し
て電圧を伝達する。そして、速度が遅延されノードＥ、
Ｆにかかる寄生キャパシタンスが大きい場合に電圧が漸
次等しくなる。また、第１段センス増幅器の出力電圧が
接地電圧に近くなることにより、第２段電圧差動センス
増幅器の動作速度を低下させる問題点があった。
Ａ、Ｂが“ハイ”レベルと“ロー”レベルにそれぞれ充
電されてこそＰＭＯＳトランジスタＰ３、Ｐ４が動作し
て電圧を伝達する。そして、速度が遅延されノードＥ、
Ｆにかかる寄生キャパシタンスが大きい場合に電圧が漸
次等しくなる。また、第１段センス増幅器の出力電圧が
接地電圧に近くなることにより、第２段電圧差動センス
増幅器の動作速度を低下させる問題点があった。
【００１８】
【発明が解決しようとする課題】本発明の目的は、デー
タラインの負荷を補償してリード動作速度が改善できる
半導体メモリ装置を提供することにある。
タラインの負荷を補償してリード動作速度が改善できる
半導体メモリ装置を提供することにある。
【００１９】
【課題を解決するための手段】前記目的を達成するため
に本発明の半導体メモリ装置は、ビットラインに伝送さ
れるデータを貯蔵して出力するためのメモリセルと、前
記メモリセルからのデータをセンシングして増幅するた
めのセンス増幅器と、前記センス増幅器からの出力信号
をバッファして外部に出力するためのデータ出力バッフ
ァを具備した半導体メモリ装置において、前記データラ
インに連結されたソース電極を有する第１ＰＭＯＳトラ
ンジスタと、反転データラインに連結されたソース電極
と前記第１ＰＭＯＳトランジスタのゲート電極に連結さ
れたドレイン電極と前記第１ＰＭＯＳトランジスタのド
レイン電極に連結されたゲート電極を有する第２ＰＭＯ
Ｓトランジスタと、前記第１ＰＭＯＳトランジスタのド
レイン電極と前記第２ＰＭＯＳトランジスタのドレイン
電極の間に連結された第１電流制限手段と、前記第１Ｐ
ＭＯＳトランジスタのドレイン電極と接地電圧の間に連
結された第２電流制限手段と、前記第２ＰＭＯＳトラン
ジスタのドレイン電極と接地電圧の間に連結された第３
電流制限手段と、電源電圧と前記第１ＰＭＯＳトランジ
スタのソース電極の間に連結された第１定電流源と、電
源電圧と前記第２ＰＭＯＳトランジスタのソース電極の
間に連結された第２定電流源とを具備することを特徴と
する。
に本発明の半導体メモリ装置は、ビットラインに伝送さ
れるデータを貯蔵して出力するためのメモリセルと、前
記メモリセルからのデータをセンシングして増幅するた
めのセンス増幅器と、前記センス増幅器からの出力信号
をバッファして外部に出力するためのデータ出力バッフ
ァを具備した半導体メモリ装置において、前記データラ
インに連結されたソース電極を有する第１ＰＭＯＳトラ
ンジスタと、反転データラインに連結されたソース電極
と前記第１ＰＭＯＳトランジスタのゲート電極に連結さ
れたドレイン電極と前記第１ＰＭＯＳトランジスタのド
レイン電極に連結されたゲート電極を有する第２ＰＭＯ
Ｓトランジスタと、前記第１ＰＭＯＳトランジスタのド
レイン電極と前記第２ＰＭＯＳトランジスタのドレイン
電極の間に連結された第１電流制限手段と、前記第１Ｐ
ＭＯＳトランジスタのドレイン電極と接地電圧の間に連
結された第２電流制限手段と、前記第２ＰＭＯＳトラン
ジスタのドレイン電極と接地電圧の間に連結された第３
電流制限手段と、電源電圧と前記第１ＰＭＯＳトランジ
スタのソース電極の間に連結された第１定電流源と、電
源電圧と前記第２ＰＭＯＳトランジスタのソース電極の
間に連結された第２定電流源とを具備することを特徴と
する。
【００２０】前記目的を達成するために本発明の他の半
導体メモリ装置は、ビットラインに伝送されるデータを
貯蔵して出力するためのメモリセルと、前記メモリセル
からのデータをセンシングして増幅するためのセンス増
幅器と、前記センス増幅器からの出力信号をバッファし
て外部に出力するためのデータ出力バッファを具備した
半導体メモリ装置において、前記データラインに連結さ
れたソース電極を有する第１ＰＭＯＳトランジスタと、
反転データラインに連結されたソース電極と前記第１Ｐ
ＭＯＳトランジスタのゲート電極に連結されたドレイン
電極と前記第１ＰＭＯＳトランジスタのドレイン電極に
連結されたゲート電極を有する第２ＰＭＯＳトランジス
タと、前記第１ＰＭＯＳトランジスタのドレイン電極と
前記第２ＰＭＯＳトランジスタのドレイン電極の間に連
結された第１電流制限手段と、前記第１ＰＭＯＳトラン
ジスタのドレイン電極と接地電圧の間に連結された第２
電流制限手段と、前記第２ＰＭＯＳトランジスタのドレ
イン電極と接地電圧の間に連結された第３電流制限手段
と、電源電圧と前記第１ＰＭＯＳトランジスタのソース
電極の間に連結された第１定電流源と、電源電圧と前記
第２ＰＭＯＳトランジスタのソース電極の間に連結され
た第２定電流源とを具備して構成されたものと、電源電
圧に連結された第１電流制限手段と、電源電圧に連結さ
れた第２電流制限手段と、前記第１電流制限手段と前記
第２電流制限手段の各出力側の間に連結された第３電流
制限手段と、前記第１電流制限手段の一側に連結された
ドレイン電極と前記第３電流制限手段の他側に連結され
たゲート電極とデータラインに連結されたソース電極を
有する第１ＮＭＯＳトランジスタと、前記第３電流制限
手段の一側に連結されたドレイン電極と前記第３電流制
限手段の他側に連結されたゲート電極と反転データライ
ンに連結されたソース電極を有する第２ＮＭＯＳトラン
ジスタと、前記第１ＮＭＯＳトランジスタのソース電極
と接地電圧の間に連結された第１定電流源と、前記第２
ＮＭＯＳトランジスタのソース電極と接地電圧の間に連
結された第２定電流源を具備して構成されている。
導体メモリ装置は、ビットラインに伝送されるデータを
貯蔵して出力するためのメモリセルと、前記メモリセル
からのデータをセンシングして増幅するためのセンス増
幅器と、前記センス増幅器からの出力信号をバッファし
て外部に出力するためのデータ出力バッファを具備した
半導体メモリ装置において、前記データラインに連結さ
れたソース電極を有する第１ＰＭＯＳトランジスタと、
反転データラインに連結されたソース電極と前記第１Ｐ
ＭＯＳトランジスタのゲート電極に連結されたドレイン
電極と前記第１ＰＭＯＳトランジスタのドレイン電極に
連結されたゲート電極を有する第２ＰＭＯＳトランジス
タと、前記第１ＰＭＯＳトランジスタのドレイン電極と
前記第２ＰＭＯＳトランジスタのドレイン電極の間に連
結された第１電流制限手段と、前記第１ＰＭＯＳトラン
ジスタのドレイン電極と接地電圧の間に連結された第２
電流制限手段と、前記第２ＰＭＯＳトランジスタのドレ
イン電極と接地電圧の間に連結された第３電流制限手段
と、電源電圧と前記第１ＰＭＯＳトランジスタのソース
電極の間に連結された第１定電流源と、電源電圧と前記
第２ＰＭＯＳトランジスタのソース電極の間に連結され
た第２定電流源とを具備して構成されたものと、電源電
圧に連結された第１電流制限手段と、電源電圧に連結さ
れた第２電流制限手段と、前記第１電流制限手段と前記
第２電流制限手段の各出力側の間に連結された第３電流
制限手段と、前記第１電流制限手段の一側に連結された
ドレイン電極と前記第３電流制限手段の他側に連結され
たゲート電極とデータラインに連結されたソース電極を
有する第１ＮＭＯＳトランジスタと、前記第３電流制限
手段の一側に連結されたドレイン電極と前記第３電流制
限手段の他側に連結されたゲート電極と反転データライ
ンに連結されたソース電極を有する第２ＮＭＯＳトラン
ジスタと、前記第１ＮＭＯＳトランジスタのソース電極
と接地電圧の間に連結された第１定電流源と、前記第２
ＮＭＯＳトランジスタのソース電極と接地電圧の間に連
結された第２定電流源を具備して構成されている。
【００２１】
【作用】データラインの電圧レベルがそのまま維持され
るため、センシング速度が著しく改善される。
るため、センシング速度が著しく改善される。
【００２２】
【実施例】以下、添付した図面に基づき本発明を詳細に
説明する。図３は本発明の半導体メモリ装置のデータセ
ンシング動作を説明するための第１実施例の回路図であ
る。図３において、回路はビットライン対ＢＬ、ＢＬＢ
とデータライン対ＤＬ、ＤＬＢが共通接続され、前記ビ
ットラインＢＬに連結されたドレイン電極を有するＰＭ
ＯＳトランジスタＰ１、前記ＰＭＯＳトランジスタＰ１
のゲート電極とソース電極にそれぞれ連結されたゲート
電極とソース電極と前記反転ビットラインＢＬＢに連結
されたドレイン電極を有するＰＭＯＳトランジスタＰ
２、前記ＰＭＯＳトランジスタＰ１のドレイン電極に連
結されたソース電極を有するＰＭＯＳトランジスタＰ
３、前記ＰＭＯＳトランジスタＰ２のドレイン電極に連
結されたソース電極と前記ＰＭＯＳトランジスタＰ３の
ドレイン電極に連結されたゲート電極と前記ＰＭＯＳト
ランジスタＰ３のゲート電極に連結されたドレイン電極
を有するＰＭＯＳトランジスタＰ４、前記ＰＭＯＳトラ
ンジスタＰ３、Ｐ４のドレイン電極の間に連結された抵
抗Ｒ１、前記ＰＭＯＳトランジスタＰ３のドレイン電極
と接地電圧ＶSSの間に連結された抵抗Ｒ２、前記ＰＭＯ
ＳトランジスタＰ４のドレイン電極と接地電圧の間に連
結された抵抗Ｒ３と差動電圧増幅器を構成するＰＭＯＳ
トランジスタＰ７、Ｐ８、Ｐ９とＮＭＯＳトランジスタ
Ｎ２、Ｎ３、Ｎ５から構成されている。
説明する。図３は本発明の半導体メモリ装置のデータセ
ンシング動作を説明するための第１実施例の回路図であ
る。図３において、回路はビットライン対ＢＬ、ＢＬＢ
とデータライン対ＤＬ、ＤＬＢが共通接続され、前記ビ
ットラインＢＬに連結されたドレイン電極を有するＰＭ
ＯＳトランジスタＰ１、前記ＰＭＯＳトランジスタＰ１
のゲート電極とソース電極にそれぞれ連結されたゲート
電極とソース電極と前記反転ビットラインＢＬＢに連結
されたドレイン電極を有するＰＭＯＳトランジスタＰ
２、前記ＰＭＯＳトランジスタＰ１のドレイン電極に連
結されたソース電極を有するＰＭＯＳトランジスタＰ
３、前記ＰＭＯＳトランジスタＰ２のドレイン電極に連
結されたソース電極と前記ＰＭＯＳトランジスタＰ３の
ドレイン電極に連結されたゲート電極と前記ＰＭＯＳト
ランジスタＰ３のゲート電極に連結されたドレイン電極
を有するＰＭＯＳトランジスタＰ４、前記ＰＭＯＳトラ
ンジスタＰ３、Ｐ４のドレイン電極の間に連結された抵
抗Ｒ１、前記ＰＭＯＳトランジスタＰ３のドレイン電極
と接地電圧ＶSSの間に連結された抵抗Ｒ２、前記ＰＭＯ
ＳトランジスタＰ４のドレイン電極と接地電圧の間に連
結された抵抗Ｒ３と差動電圧増幅器を構成するＰＭＯＳ
トランジスタＰ７、Ｐ８、Ｐ９とＮＭＯＳトランジスタ
Ｎ２、Ｎ３、Ｎ５から構成されている。
【００２３】図４は本発明の半導体メモリ装置のリード
動作時のデータ処理方法を説明するための第２実施例の
回路図である。図４の回路構成は前記抵抗Ｒ２、Ｒ３の
代わりにＰＭＯＳトランジスタＰ１１、Ｐ１２をそれぞ
れ連結して、このＰＭＯＳトランジスタＰ１１、Ｐ１２
の各ゲート電極に選択信号ＹＳＥＬが印加されることが
図３の回路構成と異なる点である。
動作時のデータ処理方法を説明するための第２実施例の
回路図である。図４の回路構成は前記抵抗Ｒ２、Ｒ３の
代わりにＰＭＯＳトランジスタＰ１１、Ｐ１２をそれぞ
れ連結して、このＰＭＯＳトランジスタＰ１１、Ｐ１２
の各ゲート電極に選択信号ＹＳＥＬが印加されることが
図３の回路構成と異なる点である。
【００２４】図５は本発明の半導体メモリ装置のリード
動作時のデータ処理方法を説明するための第３実施例の
回路図である。図５の回路構成は前記抵抗Ｒ１の代わり
にＰＭＯＳトランジスタＰ１０を連結して前記ＰＭＯＳ
トランジスタＰ１０のゲート電極に信号ＰＥＱが印加さ
れ前記抵抗Ｒ２、Ｒ３の代わりにＰＭＯＳトランジスタ
Ｐ１１、Ｐ１２を連結して前記ＰＭＯＳトランジスタＰ
１１、Ｐ１２のゲート電極に選択信号ＹＳＥＬが印加さ
れることが図３の回路構成と異なる点である。
動作時のデータ処理方法を説明するための第３実施例の
回路図である。図５の回路構成は前記抵抗Ｒ１の代わり
にＰＭＯＳトランジスタＰ１０を連結して前記ＰＭＯＳ
トランジスタＰ１０のゲート電極に信号ＰＥＱが印加さ
れ前記抵抗Ｒ２、Ｒ３の代わりにＰＭＯＳトランジスタ
Ｐ１１、Ｐ１２を連結して前記ＰＭＯＳトランジスタＰ
１１、Ｐ１２のゲート電極に選択信号ＹＳＥＬが印加さ
れることが図３の回路構成と異なる点である。
【００２５】図６は本発明の半導体メモリ装置のデータ
センシング動作を説明するための第４実施例の回路図で
ある。図６において、回路はビットライン対ＢＬ、ＢＬ
Ｂと共通連結されたデータライン対ＤＬ、ＤＬＢ、電源
電圧ＶDDに連結された一側を有する抵抗Ｒ４、Ｒ５、前
記抵抗Ｒ４、Ｒ５の他側の間に連結された抵抗Ｒ６、前
記抵抗Ｒ４の他側に連結されたドレイン電極と前記抵抗
Ｒ５の他側に連結されたゲート電極とデータラインＤＬ
に連結されたソース電極とを有するＮＭＯＳトランジス
タＮ６、前記抵抗Ｒ５の他側に連結されたドレイン電極
と前記抵抗Ｒ４の他側に連結されたゲート電極と反転デ
ータラインＤＬＢに連結されたソース電極を有するＮＭ
ＯＳトランジスタＮ７、前記データラインＤＬに連結さ
れたドレイン電極と接地電圧に連結されたソース電極と
電源電圧に連結されたゲート電極とを有するＮＭＯＳト
ランジスタＮ８、前記反転データラインＤＬＢに連結さ
れたドレイン電極と接地電圧に連結されたソース電極と
電源電圧に連結されたゲート電極とを有するＮＭＯＳト
ランジスタＮ９、図３に示した構成と同一の構成を有す
る差動電圧増幅器で構成されている。
センシング動作を説明するための第４実施例の回路図で
ある。図６において、回路はビットライン対ＢＬ、ＢＬ
Ｂと共通連結されたデータライン対ＤＬ、ＤＬＢ、電源
電圧ＶDDに連結された一側を有する抵抗Ｒ４、Ｒ５、前
記抵抗Ｒ４、Ｒ５の他側の間に連結された抵抗Ｒ６、前
記抵抗Ｒ４の他側に連結されたドレイン電極と前記抵抗
Ｒ５の他側に連結されたゲート電極とデータラインＤＬ
に連結されたソース電極とを有するＮＭＯＳトランジス
タＮ６、前記抵抗Ｒ５の他側に連結されたドレイン電極
と前記抵抗Ｒ４の他側に連結されたゲート電極と反転デ
ータラインＤＬＢに連結されたソース電極を有するＮＭ
ＯＳトランジスタＮ７、前記データラインＤＬに連結さ
れたドレイン電極と接地電圧に連結されたソース電極と
電源電圧に連結されたゲート電極とを有するＮＭＯＳト
ランジスタＮ８、前記反転データラインＤＬＢに連結さ
れたドレイン電極と接地電圧に連結されたソース電極と
電源電圧に連結されたゲート電極とを有するＮＭＯＳト
ランジスタＮ９、図３に示した構成と同一の構成を有す
る差動電圧増幅器で構成されている。
【００２６】前記構成でＮＭＯＳトランジスタＮ８、Ｎ
９は定電流を発生するための定電流源として動作してＮ
ＭＯＳトランジスタＮ６、Ｎ７と抵抗Ｒ４、Ｒ５、Ｒ６
は第１段センス増幅器として動作し、ＰＭＯＳトランジ
スタＰ７、Ｐ８とＮＭＯＳトランジスタＮ２、Ｎ３は第
２段センス増幅器として動作してＰＭＯＳトランジスタ
Ｐ９とＮＭＯＳトランジスタＮ５はデータ出力バッファ
として動作する。
９は定電流を発生するための定電流源として動作してＮ
ＭＯＳトランジスタＮ６、Ｎ７と抵抗Ｒ４、Ｒ５、Ｒ６
は第１段センス増幅器として動作し、ＰＭＯＳトランジ
スタＰ７、Ｐ８とＮＭＯＳトランジスタＮ２、Ｎ３は第
２段センス増幅器として動作してＰＭＯＳトランジスタ
Ｐ９とＮＭＯＳトランジスタＮ５はデータ出力バッファ
として動作する。
【００２７】図７は本発明の半導体メモリ装置のデータ
センシング動作を説明するための第５実施例の回路図で
ある。図７の回路構成は抵抗Ｒ６の代わりに連結されて
ゲート電極に反転信号ＰＥＱＢの印加されるＮＭＯＳト
ランジスタＮ１０、抵抗Ｒ４、Ｒ５の代わりにそれぞれ
連結されて共通連結されたゲート電極に反転選択信号Ｙ
ＳＥＬＢの印加されるＮＭＯＳトランジスタＮ１１、Ｎ
１２から構成されたことを除いては図６の構成と同一で
ある。
センシング動作を説明するための第５実施例の回路図で
ある。図７の回路構成は抵抗Ｒ６の代わりに連結されて
ゲート電極に反転信号ＰＥＱＢの印加されるＮＭＯＳト
ランジスタＮ１０、抵抗Ｒ４、Ｒ５の代わりにそれぞれ
連結されて共通連結されたゲート電極に反転選択信号Ｙ
ＳＥＬＢの印加されるＮＭＯＳトランジスタＮ１１、Ｎ
１２から構成されたことを除いては図６の構成と同一で
ある。
【００２８】図８は本発明の半導体メモリ装置のデータ
センシング動作を説明するための図６実施例の回路図で
ある。図８において、前記抵抗Ｒ４、Ｒ５の代わりにそ
れぞれ連結されて共通連結されたゲート電極に反転選択
信号ＹＳＥＬＢの印加されるＮＭＯＳトランジスタＮ１
１、Ｎ１２から構成されたことを除いては図６に示した
回路構成と同一である。
センシング動作を説明するための図６実施例の回路図で
ある。図８において、前記抵抗Ｒ４、Ｒ５の代わりにそ
れぞれ連結されて共通連結されたゲート電極に反転選択
信号ＹＳＥＬＢの印加されるＮＭＯＳトランジスタＮ１
１、Ｎ１２から構成されたことを除いては図６に示した
回路構成と同一である。
【００２９】前記実施例のうち図５に示した回路の動作
を説明すれば次の通りである。ビットライン対ＢＬ、Ｂ
ＬＢの間に連結されたメモリセルＭＣ（図示せず）から
のデータがビットライン対ＢＬ、ＢＬＢを通じて読み出
される。前記ビットラインＢＬには“ハイ”レベルのデ
ータが伝送され、反転ビットラインＢＬＢには“ロー”
レベルのデータが伝送されると仮定する。また、電圧信
号ＹＳＥＬは“ロー”とする。従って、ＢＬ線の電圧Ｖ
3 が“ハイ”状態でＢＬＢ線の電圧Ｖ4が“ロー”状態
となり、トランジスタＰ２の内部抵抗ＲL2にはＰ１の内
部抵抗Ｒ L1より多くの電流（Ｉ4 ＝Ｉ3 ＋ΔＩ）が流れ
る。一方、センス増幅器でＰＭＯＳトランジスタＰ３に
流れる電流はＰＭＯＳトランジスタＰ４に流れる電流よ
り大きくなる。すなわちＩ5 −ΔＩほどの電流Ｉ6 が流
れる。従って、電圧Ｖ5 は電圧Ｖ6 よりも高くなる。ま
た、ＰＭＯＳトランジスタＰ４に流れる電流は少ないの
で、ＰＭＯＳトランジスタＰ４のゲート・ソース電極間
の電圧が小さくなるように電圧Ｖ5 、Ｖ6 が定まる。す
なわち、電圧Ｖ5 は“ハイ”レベルを維持し、電圧Ｖ6
は“ロー”レベルを維持する。
を説明すれば次の通りである。ビットライン対ＢＬ、Ｂ
ＬＢの間に連結されたメモリセルＭＣ（図示せず）から
のデータがビットライン対ＢＬ、ＢＬＢを通じて読み出
される。前記ビットラインＢＬには“ハイ”レベルのデ
ータが伝送され、反転ビットラインＢＬＢには“ロー”
レベルのデータが伝送されると仮定する。また、電圧信
号ＹＳＥＬは“ロー”とする。従って、ＢＬ線の電圧Ｖ
3 が“ハイ”状態でＢＬＢ線の電圧Ｖ4が“ロー”状態
となり、トランジスタＰ２の内部抵抗ＲL2にはＰ１の内
部抵抗Ｒ L1より多くの電流（Ｉ4 ＝Ｉ3 ＋ΔＩ）が流れ
る。一方、センス増幅器でＰＭＯＳトランジスタＰ３に
流れる電流はＰＭＯＳトランジスタＰ４に流れる電流よ
り大きくなる。すなわちＩ5 −ΔＩほどの電流Ｉ6 が流
れる。従って、電圧Ｖ5 は電圧Ｖ6 よりも高くなる。ま
た、ＰＭＯＳトランジスタＰ４に流れる電流は少ないの
で、ＰＭＯＳトランジスタＰ４のゲート・ソース電極間
の電圧が小さくなるように電圧Ｖ5 、Ｖ6 が定まる。す
なわち、電圧Ｖ5 は“ハイ”レベルを維持し、電圧Ｖ6
は“ロー”レベルを維持する。
【００３０】この際ビットライン対ＢＬ、ＢＬＢが反転
されビットラインＢＬは“ロー”レベルとなり反転ビッ
トラインＢＬＢは“ハイ”レベルとなると仮定する。こ
の際電流Ｉ4 は電流Ｉ3 ＋ΔＩからＩ3 ＋ΔＩ−Δｉに
変化する。ここで、ΔｉはΔＩより小さい値である。と
ころが、電圧Ｖ6 が“ロー”レベルなのでセンス増幅器
でＰＭＯＳトランジスタＰ３は小さいインピーダンス状
態を保っており電圧Ｖ 5 が“ハイ”レベルであるのでＰ
ＭＯＳトランジスタＰ４はハイインピーダンス状態を保
つ。従って、わずかの電流変化、すなわち、電流Ｉ5 が
電流Ｉ5 −Δｉに変化するとき電圧Ｖ3 は“ロー”レベ
ルとなり、電流Ｉ6 が電流Ｉ5 −ΔＩ＋Δｉに変化する
とき電圧Ｖ4 は速く“ハイ”レベルとなる。よって、デ
ータラインに“ハイ”レベルのデータがあるとき、ＰＭ
ＯＳトランジスタＰ３はローインピーダンス状態でＰＭ
ＯＳトランジスタＰ４はハイインピーダンス状態を維持
しており、わずかの電流変化にも容易に電圧Ｖ3 、Ｖ4
が反転されることにより速度が早くなる。
されビットラインＢＬは“ロー”レベルとなり反転ビッ
トラインＢＬＢは“ハイ”レベルとなると仮定する。こ
の際電流Ｉ4 は電流Ｉ3 ＋ΔＩからＩ3 ＋ΔＩ−Δｉに
変化する。ここで、ΔｉはΔＩより小さい値である。と
ころが、電圧Ｖ6 が“ロー”レベルなのでセンス増幅器
でＰＭＯＳトランジスタＰ３は小さいインピーダンス状
態を保っており電圧Ｖ 5 が“ハイ”レベルであるのでＰ
ＭＯＳトランジスタＰ４はハイインピーダンス状態を保
つ。従って、わずかの電流変化、すなわち、電流Ｉ5 が
電流Ｉ5 −Δｉに変化するとき電圧Ｖ3 は“ロー”レベ
ルとなり、電流Ｉ6 が電流Ｉ5 −ΔＩ＋Δｉに変化する
とき電圧Ｖ4 は速く“ハイ”レベルとなる。よって、デ
ータラインに“ハイ”レベルのデータがあるとき、ＰＭ
ＯＳトランジスタＰ３はローインピーダンス状態でＰＭ
ＯＳトランジスタＰ４はハイインピーダンス状態を維持
しており、わずかの電流変化にも容易に電圧Ｖ3 、Ｖ4
が反転されることにより速度が早くなる。
【００３１】前記実施例に示した信号ＹＳＥＬ、ＹＳＥ
ＬＢと信号ＰＥＱ、ＰＥＱＢの遷移タイミングは信号Ｙ
ＳＥＬ、ＹＳＥＬＢがまず“ハイ”レベルあるいは“ロ
ー”レベルに遷移してからすぐ信号ＰＥＱ、ＰＥＱＢが
“ハイ”レベルあるいは“ロー”レベルに遷移するよう
になる。また、前記実施例の回路に示したＰＭＯＳトラ
ンジスタはバイポーラＰＮＰトランジスタに代替される
ことができ、ＮＭＯＳトランジスタはＮＰＮトランジス
タに代替され得る。
ＬＢと信号ＰＥＱ、ＰＥＱＢの遷移タイミングは信号Ｙ
ＳＥＬ、ＹＳＥＬＢがまず“ハイ”レベルあるいは“ロ
ー”レベルに遷移してからすぐ信号ＰＥＱ、ＰＥＱＢが
“ハイ”レベルあるいは“ロー”レベルに遷移するよう
になる。また、前記実施例の回路に示したＰＭＯＳトラ
ンジスタはバイポーラＰＮＰトランジスタに代替される
ことができ、ＮＭＯＳトランジスタはＮＰＮトランジス
タに代替され得る。
【００３２】図９は本発明と従来の半導体メモリ装置の
動作速度を比べたグラフである。図９のグラフから従来
の回路よりデータライン遅延が一層減ったことが判る。
図１０は従来および本発明の半導体メモリ装置の動作を
コンピューターシミュレーションした結果を示す動作タ
イミング図である。
動作速度を比べたグラフである。図９のグラフから従来
の回路よりデータライン遅延が一層減ったことが判る。
図１０は従来および本発明の半導体メモリ装置の動作を
コンピューターシミュレーションした結果を示す動作タ
イミング図である。
【００３３】
【発明の効果】従って、本発明の半導体メモリ装置はデ
ータラインの電圧レベルがそのまま維持されるため、次
段の電圧センシングに有利であり、データラインの長さ
が増すとしてもセンシング速度が著しく改善されること
が判る。
ータラインの電圧レベルがそのまま維持されるため、次
段の電圧センシングに有利であり、データラインの長さ
が増すとしてもセンシング速度が著しく改善されること
が判る。
【図１】データラインの負荷による信号速度遅延を説明
するための図面である。
するための図面である。
【図２】従来の半導体メモリ装置のデータセンシングの
ための回路図である。
ための回路図である。
【図３】本発明の半導体メモリ装置のデータセンシング
のための第１実施例の回路図である。
のための第１実施例の回路図である。
【図４】本発明の半導体メモリ装置のデータセンシング
のための第２実施例の回路図である。
のための第２実施例の回路図である。
【図５】本発明の半導体メモリ装置のデータセンシング
のための第３実施例の回路図である。
のための第３実施例の回路図である。
【図６】本発明の半導体メモリ装置のデータセンシング
のための第４実施例の回路図である。
のための第４実施例の回路図である。
【図７】本発明の半導体メモリ装置の第５実施例の回路
図である。
図である。
【図８】図８は本発明の半導体メモリ装置の第６実施例
の回路図である。
の回路図である。
【図９】従来および本発明の半導体メモリ装置の動作速
度を比べたグラフである。
度を比べたグラフである。
【図１０】従来および本発明の半導体メモリ装置の動作
をコンピューターシミュレーションした結果を示す動作
タイミング図である。
をコンピューターシミュレーションした結果を示す動作
タイミング図である。
Ｐ１ ＰＭＯＳトランジスタ Ｐ２ ＰＭＯＳトランジスタ Ｐ３ ＰＭＯＳトランジスタ（第１ＰＭＯＳトラン
ジスタ） Ｐ４ ＰＭＯＳトランジスタ（第２ＰＭＯＳトラン
ジスタ） Ｒ１ 抵抗（第１電流制限手段） Ｒ２ 抵抗（第２電流制限手段） Ｒ３ 抵抗（第３電流制限手段） ＤＬ データライン ＤＬＢ 反転データライン
ジスタ） Ｐ４ ＰＭＯＳトランジスタ（第２ＰＭＯＳトラン
ジスタ） Ｒ１ 抵抗（第１電流制限手段） Ｒ２ 抵抗（第２電流制限手段） Ｒ３ 抵抗（第３電流制限手段） ＤＬ データライン ＤＬＢ 反転データライン
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 11/34 ３５４ Ａ
Claims (32)
- 【請求項１】 ビットラインに伝送されるデータを貯蔵
して出力するためのメモリセルと、前記メモリセルから
のデータをセンシングして増幅するためのセンス増幅器
と、前記センス増幅器からの出力信号をバッファして外
部に出力するためのデータ出力バッファを具備した半導
体メモリ装置において、 前記データラインに連結されたソース電極を有する第１
ＰＭＯＳトランジスタと、 反転データラインに連結されたソース電極と前記第１Ｐ
ＭＯＳトランジスタのゲート電極に連結されたドレイン
電極と前記第１ＰＭＯＳトランジスタのドレイン電極に
連結されたゲート電極を有する第２ＰＭＯＳトランジス
タと、 前記第１ＰＭＯＳトランジスタのドレイン電極と接地電
圧の間に連結された第１電流制限手段と、 前記第２ＰＭＯＳトランジスタのドレイン電極と接地電
圧の間に連結された第２電流制限手段と、 電源電圧と前記第１ＰＭＯＳトランジスタのソース電極
の間に連結された第１定電流源と、 電源電圧と前記第２ＰＭＯＳトランジスタのソース電極
の間に連結された第２定電流源とを具備したことを特徴
とする半導体メモリ装置。 - 【請求項２】 前記第１ＰＭＯＳトランジスタのドレイ
ン電極と前記第２ＰＭＯＳトランジスタのドレイン電極
の間に連結された第３電流制限手段をさらに具備したこ
とを特徴とする請求項１記載の半導体メモリ装置。 - 【請求項３】 前記第３電流制限手段は前記第１、第２
ＰＭＯＳトランジスタのドレイン電極の間にそれぞれ連
結されたソース電極とドレイン電極と第１制御信号が印
加されるゲート電極を有する第３ＰＭＯＳトランジスタ
から構成されることを特徴とする請求項２記載の半導体
メモリ装置。 - 【請求項４】 前記第３電流制限手段は抵抗であること
を特徴とする請求項２記載の半導体メモリ装置。 - 【請求項５】 前記第１電流制限手段は抵抗であること
を特徴とする請求項１記載の半導体メモリ装置。 - 【請求項６】 前記第１電流制限手段は前記第２ＰＭＯ
Ｓトランジスタのドレイン電極に連結されたソース電極
と接地電圧に連結されたドレイン電極と前記第２制御信
号が印加されるゲート電極を有する第４ＰＭＯＳトラン
ジスタから構成されることを特徴とする請求項５記載の
半導体メモリ装置。 - 【請求項７】 前記第２電流制限手段は抵抗であること
を特徴とする請求項１記載の半導体メモリ装置。 - 【請求項８】 前記第２電流制限手段は前記第１ＰＭＯ
Ｓトランジスタのドレイン電極に連結されたソース電極
と接地電圧に連結されたドレイン電極と前記第２制御信
号が印加されるゲート電極を有する第５ＰＭＯＳトラン
ジスタから構成されることを特徴とする請求項７記載の
半導体メモリ装置。 - 【請求項９】 ビットラインに伝送されるデータを貯蔵
して出力するためのメモリセルと、前記メモリセルから
のデータをセンシングして増幅するためのセンス増幅器
と、前記センス増幅器からの出力信号をバッファして外
部に出力するためのデータ出力バッファを具備した半導
体メモリ装置において、 前記データラインに連結されたエミッタを有する第１Ｐ
ＮＰトランジスタと、 反転データラインに連結されたエミッタと前記第１ＰＮ
Ｐトランジスタのベースに連結されたコレクタと前記第
１ＰＮＰトランジスタのコレクタに連結されたベースを
有する第２ＰＮＰトランジスタと、 前記第１ＰＮＰトランジスタのコレクタと接地電圧の間
に連結された第１電流制限手段と、 前記第２ＰＮＰトランジスタのコレクタと接地電圧の間
に連結された第２電流制限手段と、 電源電圧と前記第１ＰＮＰトランジスタのエミッタの間
に連結された第１定電流源と、 電源電圧と前記第２ＰＮＰトランジスタのエミッタの間
に連結された第２定電流源を具備したことを特徴とする
半導体メモリ装置。 - 【請求項１０】 前記第１ＰＮＰトランジスタのコレク
タと前記第２ＰＮＰトランジスタのコレクタの間に連結
された第３電流制限手段をさらに具備したことを特徴と
する請求項９記載の半導体メモリ装置。 - 【請求項１１】 前記第３電流制限手段は前記第１、第
２ＰＮＰトランジスタのコレクタの間にそれぞれ連結さ
れたエミッタとコレクタと第１制御信号の印加されるベ
ースとを有する第３ＰＮＰトランジスタから構成される
ことを特徴とする請求項１０記載の半導体メモリ装置。 - 【請求項１２】 前記第３電流制限手段は抵抗であるこ
とを特徴とする請求項１０記載の半導体メモリ装置。 - 【請求項１３】 前記第１電流制限手段は抵抗であるこ
とを特徴とする請求項９記載の半導体メモリ装置。 - 【請求項１４】 前記第１電流制限手段は前記第２ＰＮ
Ｐトランジスタのコレクタに連結されたエミッタと接地
電圧に連結されたコレクタと前記第２制御信号の印加さ
れるベースとを有する第４ＰＮＰトランジスタから構成
されることを特徴とする請求項９記載の半導体メモリ装
置。 - 【請求項１５】 前記第２電流制限手段は抵抗であるこ
とを特徴とする請求項９記載の半導体メモリ装置。 - 【請求項１６】 前記第２電流制限手段は前記第１ＰＮ
Ｐトランジスタのコレクタに連結されたエミッタと接地
電圧に連結されたコレクタと第２制御信号の印加される
ベースとを有する第５ＰＮＰトランジスタから構成され
ることを特徴とする請求項９記載の半導体メモリ装置。 - 【請求項１７】 ビットラインに伝送されるデータを貯
蔵して出力するためのメモリセルと、前記メモリセルか
らのデータをセンシングして増幅するためのセンス増幅
器と、前記センス増幅器からの出力信号をバッファして
外部に出力するためのデータ出力バッファを具備した半
導体メモリ装置において、 電源電圧に連結された第１電流制限手段と、 電源電圧に連結された第２電流制限手段と、 前記第１電流制限手段の出力側に連結されたドレイン電
極と前記第２電流制限手段の出力側に連結されたゲート
電極とデータラインに連結されたソース電極を有する第
１ＮＭＯＳトランジスタと、 前記第２電流制限手段の出力側に連結されたドレイン電
極と前記第１電流制限手段の出力側に連結されたゲート
電極と反転データラインに連結されたソース電極を有す
る第２ＮＭＯＳトランジスタと、 前記第１ＮＭＯＳトランジスタのソース電極と接地電圧
の間に連結された第１定電流源と、 前記第２ＮＭＯＳトランジスタのソース電極と接地電圧
の間に連結された第２定電流源を具備したことを特徴と
する半導体メモリ装置。 - 【請求項１８】 前記第１電流制限手段と前記第２電流
制限手段の各出力側の間に連結された第３電流制限手段
をさらに具備したことを特徴とする請求項１７記載の半
導体メモリ装置。 - 【請求項１９】 前記第３電流制限手段は前記第１、第
２ＮＭＯＳトランジスタのドレイン電極の間にそれぞれ
連結されたソース電極とドレイン電極と第１制御信号の
印加されるゲート電極とを有する第３ＮＭＯＳトランジ
スタから構成されることを特徴とする請求項１８記載の
半導体メモリ装置。 - 【請求項２０】 前記第３電流制限手段は抵抗であるこ
とを特徴とする請求項１８記載の半導体メモリ装置。 - 【請求項２１】 前記第１電流制限手段は抵抗であるこ
とを特徴とする請求項１７記載の半導体メモリ装置。 - 【請求項２２】 前記第１電流制限手段は前記第１ＮＭ
ＯＳトランジスタのドレイン電極に連結されたドレイン
電極と接地電圧に連結されたソース電極と第２制御信号
の印加されるゲート電極とを有する第４ＮＭＯＳトラン
ジスタから構成されることを特徴とする請求項１７記載
の半導体メモリ装置。 - 【請求項２３】 前記第２電流制限手段は抵抗であるこ
とを特徴とする請求項１７記載の半導体メモリ装置。 - 【請求項２４】 前記第２電流制限手段は第２ＮＭＯＳ
トランジスタのドレイン電極に連結されたドレイン電極
と接地電圧に連結されたソース電極と第２制御信号の印
加されるゲート電極とを有する第５ＮＭＯＳトランジス
タから構成されることを特徴とする請求項１７記載の半
導体メモリ装置。 - 【請求項２５】 ビットラインに伝送されるデータを貯
蔵して出力するためのメモリセルと、前記メモリセルか
らのデータをセンシングして増幅するためのセンス増幅
器と、前記センス増幅器からの出力信号をバッファして
外部に出力するためのデータ出力バッファを具備した半
導体メモリ装置において、 電源電圧に連結された第１電流制限手段と、 電源電圧に連結された第２電流制限手段と、 前記第１電流制限手段の出力側に連結されたコレクタと
前記第２電流制限手段の出力側に連結されたベースとデ
ータラインに連結されたエミッタを有する第１ＮＰＮト
ランジスタと、 前記第２電流制限手段の出力側に連結されたコレクタと
前記第１電流制限手段の出力側に連結されたベースと反
転データラインに連結されたエミッタを有する第２ＮＰ
Ｎトランジスタと、 前記第１ＮＰＮトランジスタのエミッタと接地電圧の間
に連結された第１定電流源と、 前記第２ＮＰＮトランジスタのエミッタと接地電圧の間
に連結された第２定電流源を具備したことを特徴とする
半導体メモリ装置。 - 【請求項２６】 前記第１電流制限手段と前記第２電流
制限手段の各出力側の間に連結された第３電流制限手段
をさらに具備したことを特徴とする請求項２５記載の半
導体メモリ装置。 - 【請求項２７】 前記第３電流制限手段は抵抗であるこ
とを特徴とする請求項２６記載の半導体メモリ装置。 - 【請求項２８】 前記第３電流制限手段は前記第１、第
２ＮＰＮトランジスタのコレクタの間にそれぞれ連結さ
れたエミッタとコレクタと第１制御信号の印加されるベ
ースとを有する第３ＮＰＮトランジスタから構成される
ことを特徴とする請求項２６記載の半導体メモリ装置。 - 【請求項２９】 前記第１電流制限手段は前記第２ＮＰ
Ｎトランジスタのエミッタに連結されたコレクタと接地
電圧に連結されたエミッタと前記第２制御信号の印加さ
れるベースとを有する第４ＮＰＮトランジスタから構成
されることを特徴とする請求項２５記載の半導体メモリ
装置。 - 【請求項３０】 前記第１電流制限手段は抵抗であるこ
とを特徴とする請求項２５記載の半導体メモリ装置。 - 【請求項３１】 前記第２電流制限手段は抵抗であるこ
とを特徴とする請求項２５記載の半導体メモリ装置。 - 【請求項３２】 前記第２電流制限手段は前記第１ＮＰ
Ｎトランジスタのエミッタに連結されたコレクタと接地
電圧に連結されたエミッタと前記第２制御信号の印加さ
れるベースとを有する第５ＮＰＮトランジスタから構成
されることを特徴とする請求項２５記載の半導体メモリ
装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930013091A KR970001344B1 (ko) | 1993-07-12 | 1993-07-12 | 반도체 메모리 장치 |
| KR1993P13091 | 1993-07-12 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07147090A true JPH07147090A (ja) | 1995-06-06 |
| JP3779341B2 JP3779341B2 (ja) | 2006-05-24 |
Family
ID=19359151
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15707794A Expired - Lifetime JP3779341B2 (ja) | 1993-07-12 | 1994-07-08 | 半導体メモリ装置 |
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|---|---|
| US (1) | US5477497A (ja) |
| JP (1) | JP3779341B2 (ja) |
| KR (1) | KR970001344B1 (ja) |
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| EP0700049A1 (en) * | 1994-08-31 | 1996-03-06 | STMicroelectronics S.r.l. | Reading circuit for memory cells |
| EP0747903B1 (en) * | 1995-04-28 | 2002-04-10 | STMicroelectronics S.r.l. | Reading circuit for memory cells devices having a low supply voltage |
| DE69615483T2 (de) * | 1995-06-13 | 2002-05-29 | Samsung Electronics Co Ltd | Leseverstärkerschaltung einer nichtflüchtigen Halbleiterspeicheranordnung |
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| US7161442B2 (en) * | 2003-01-06 | 2007-01-09 | United Microelectronics Corp. | Latch system comprising an action module to increase negative resistance |
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| US8705304B2 (en) | 2010-03-26 | 2014-04-22 | Micron Technology, Inc. | Current mode sense amplifier with passive load |
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| DE2634089B2 (de) * | 1975-08-11 | 1978-01-05 | Schaltungsanordnung zum erfassen schwacher signale | |
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| JPH02301221A (ja) * | 1989-05-15 | 1990-12-13 | Casio Comput Co Ltd | 薄膜トランジスタによるダイナミック論理回路 |
| US5241504A (en) * | 1989-05-29 | 1993-08-31 | U.S. Philips Corp. | Integrated memory comprising a sense amplifier |
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-
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-
1994
- 1994-07-08 JP JP15707794A patent/JP3779341B2/ja not_active Expired - Lifetime
- 1994-07-12 US US08/273,745 patent/US5477497A/en not_active Expired - Lifetime
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| KR950004527A (ko) | 1995-02-18 |
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