KR950004527A - 반도체 메모리 장치 - Google Patents
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Abstract
본 발명은 리드동작시의 속도를 개선하기 위한 반도체 메모리 장치의 센스 증폭기를 공개한다. 그 회로는 데이타 라인에 연결된 소오스 전극을 가진 제1PMOS트랜지스터, 반전 데이타 라인에 연결된 소오스 전극과 상기 제1PMOS트랜지스터의 게이트 전극에 연결된 드레인 전극과 상기 제1PMOS트랜지스터의 드레인 전극에 연결된 게이트 전극을 가진 제2PMOS트랜지스터, 상기 제1PMOS트랜지스터의 드레인 전극과 상기 제2PMOS트랜지스터의 드레인 전극사이에 연결된 제 1 전류 제한수단, 상기 제1PMOS트랜지스터의 드레인 전극과 접지전압사이에 연결된 제 2 전류 제한수단, 상기 제2PMOS트랜지스터의 드레인 전극과 접지전압사이에 연결된 제 3 전류 제한수단, 전원전압과 상기 제1PMOS틀랜지스터의 소오스 전극사이에 연결된 제 1 정전류원, 전원전압과 상기 제2PMOS트랜지스터의 소오스 전극사이에 연결된 제 2 정전류원을 구비하여 구성되어 있다. 따라서, 데이타 라인의 부하가 큰 경우에 데이타의 센싱 동작속도를 개선할 수 있다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 3 도는 본 발명의 반도체 메모리 장치의 데이타 센싱을 위한 제 1 실시예의 회로도이다. 제 4 도는 본 발명의 반도체 메모리 장치의 데이타 센싱을 위한 제 2 실시예의 회로도이다, 제 5 도는 본 발명의 반도체 메모리 장치의 데이타 센싱을 위한 제 3 실시예의 회로도이다, 제 6 도는 본 발명의 반도체 메모리 장치의 데이타 센싱을 위한 제 4 실시예의 회로도이다.
Claims (32)
- 비트라인으로 전송되는 데이타를 저장하고 출력하기 위한 메모리 셀 ; 상기 메모리 셀로부터의 데이타를 센싱하여 증폭하기 위한 센스 증폭기 ; 상기 센스 증폭기로부터의 출력신호를 버퍼하여 외부로 출력하기 위한 데이타 출력버퍼를 구비한 반도체 메모리 장치에 있어서, 상기 센스 증폭기가 상기 데이타 라인에 연결된 소오스 전극을 가진 제1PMOS트랜지스터 ; 상기 반전 데이타 라인에 연결된 소오스 전극과 상기 제1PMOS트랜지스터의 게이트 전극에 연결된 드레인 전극과 상기 제1PMOS트랜지스터의 드레인 전극에 연결된 게이트 전극을 가진 제2PMOS트랜지스터 ; 상기 제1PMOS트랜지스터의 드레인 전극과 접지전압사이에 연결된 제 1 전류 제한수단 ; 상기 제2PMOS트랜지스터의 드레인 전극과 접지전압사이에 연결된 제 2 전류 제한수단 ; 전원전압과 상기 제1PMOS트랜지스터의 소오스 전극사이에 연결된 제 1 정전류원 ; 전원전압과 상기 제2PMOS트랜지스터의 소오스 전극사이에 연결된 제 2 정전류원을 구비한 것을 특징으로 하는 반도체 메모리 장치.
- 제 1 항에 있어서, 상기 제1PMOS트랜지스터의 드레인 전극과 상기 제2PMOS트랜지스터의 드레인 전극사이에 연결된 제 3 전류 제한수단을 더 구비한 것을 특징으로 하는 반도체 메모리 장치.
- 제 2 항에 있어서, 상기 제 3 전류 제한수단은 상기 제1,제2PMOS트랜지스터의 드레인 전극사이에 각각 연결된 소오스 전극과 드레인 전극과 제 1 제어신호가 인가되는 게이트 전극을 가진 제3PMOS트랜지스터로 구성된 것을 특징으로 하는 반도체 메모리 장치.
- 제 2 항에 있어서, 상기 제 2 전류 제한수단은 저항인 것을 특징으로 하는 반도체 메모리 장치.
- 제 1 항에 있어서, 상기 제 1 전류 제한수단은 저항인 것을 특징으로 하는 반도체 메모리 장치.
- 제 5 항에 있어서, 상기 제 1 전류 제한수단은 상기 제2PMOS트랜지스터의 드레인 전극에 연결된 소오스 전극과 접지전압에 연결된 드레인 전극과 상기 제 2 제어신호가 인가되는 게이트 전극을 가진 제4PMOS트랜지스터로 구성된 것을 특징으로 하는 반도체 메모리 장치.
- 제 1 항에 있어서, 상기 제 2 전류 제한수단은 저항인 것을 특징으로 하는 반도체 메모리 장치.
- 제 7 항에 있어서, 상기 제 2 전류 제한수단은 상기 제1PMOS트랜지스터의 드레인 전극에 연결된 소오스 전극과 접지전압에 연결된 드레인 전극과 제 2 제어신호가 인가되는 게이트 전극을 가진 제5PMOS트랜지스터로 구성된 것을 특징으로 하는 반도체 메모리 장치.
- 비트라인으로 전송되는 데이타를 저장하고 출력하기 위한 메모리 셀 ; 상기 메모리 셀로부터의 데이타를 센싱하여 증폭하기 위한 센스 증폭기 ; 상기 센스 증폭기로부터의 출력신호를 버퍼하여 외부로 출력하기 위한 데이타 출력버퍼를 구비한 반도체 메모리 장치에 있어서, 상기 센스 증폭기가 상기 데이타 라인에 연결된 에미터를 가진 제1PNP트랜지스터 ; 상기 반전 데이타 라인에 연결된 에미터와 상기 제1PNP트랜지스터의 베이스에 연결된 콜렉터와 상기 제1PNP트랜지스터의 콜렉터에 연결된 베이스를 가진 제2PNP트랜지스터 ; 상기 제1PNP트랜지스터의 콜렉터와 접지전압사이에 연결된 제 1 전류 제한수단 ; 상기 제2PNP트랜지스터의 콜렉터와 접지전압사이에 연결된 제 2 전류 제한수단 ; 전원전압과 상기 제1PNP트랜지스터의 에미터들사이에 연결된 제 1 정전류원 ; 전원전압과 상기 제2PNP트랜지스터의 에미터들사이에 연결된 제 2 정전류원을 구비한 것을 특징으로 하는 반도체 메모리 장치.
- 제 9 항에 있어서, 상기 제1PNP트랜지스터의 콜렉터와 상기 제2PNP트랜지스터의 콜렉터사이에 연결된 제 3 전류 제한수단을 더 구비한 것을 특징으로 하는 반도체 메모리 장치.
- 제10항에 있어서, 상기 제 2 전류 제한수단은 상기 제1,제2PNP트랜지스터의 콜렉터들사이에 각각 연결된 에미터와 콜렉터와 제 1 제어신호가 인가되는 베이스를 가진 제3PNP트랜지스터로 구성된 것을 특징으로 하는 반도체 메모리 장치.
- 제10항에 있어서, 상기 제 3 전류 제한수단은 저항인 것을 특징으로 하는 반도체 메모리 장치.
- 제 9 항에 있어서, 상기 제 1 전류 제한수단은 저항인 것을 특징으로 하는 반도체 메모리 장치.
- 제 9 항에 있어서, 상기 제 1 전류 제한수단은 상기 제2PNP트랜지스터의 콜렉터에 연결된 에미터와 접지전압에 연결된 콜렉터와 상기 제 2 제어신호가 인가되는 베이스를 가진 제4PNP트랜지스터로 구성된 것을 특징으로 하는 반도체 메모리 장치.
- 제 9 항에 있어서, 상기 제 2 전류 제한수단은 저항인 것을 특징으로 하는 반도체 메모리 장치.
- 제 9 항에 있어서, 상기 제 2 전류 제한수단은 상기 제1PNP트랜지스터의 콜렉터에 연결된 에미터와 접지전압에 연결된 콜렉터와 제 2 제어신호와 인가되는 베이스를 가진 제5PNP트랜지스터로 구성된 것을 특징으로 하는 반도체 메모리 장치.
- 비트라인으로 전송되는 데이타를 저장하고 출력하기 위한 메모리 셀 ; 상기 메모리 셀로부터의 데이타를 센싱하여 증폭하기 위한 센스 증폭기 ; 상기 센스 증폭기로부터의 출력신호를 버퍼하여 외부로 출력하기 위한 데이타 출력버퍼를 구비한 반도체 메모리 장치에 있어서, 상기 센스 증폭기가 전원전압에 연결된 일측을 가진 제 1 전류 제한수단 ; 전원전압에 연결된 일측을 가진 제 2 전류 제한수단 ; 상기 제 1 전류 제한수단의 타측에 연결된 드레인 전극과 상기 제 2 전류 제한수단의 타측에 연결된 게이트 전극과 데이타 라인에 연결된 소오스 전극을 가진 제1NMOS트랜지스터 ; 상기 제 2 전류 제한수단의 타측에 연결된 드레인 전극과 상기 제 1 전류 제한수단의 타측에 연결된 게이트 전극과 반전 데이타 라인에 연결된 소오스 전극을 가진 제2NMOS트랜지스터 ; 상기 제1NMOS트랜지스터의 소오스 전극과 접지전압사이에 연결된 제 1 정전류원 ; 상기 제2NMOS트랜지스터의 소오스 전극과 접지전압사이에 연결된 제 2 정전류원을 구비한 것을 특징으로 하는 반도체 메모리 장치.
- 제17항에 있어서, 상기 제 1 전류 제한수단과 상기 제 2 전류 제한수단의 타측들사이에 연결된 제 3 전류 제한수단을 더 구비한 것을 특징으로 하는 반도체 메모리 장치.
- 제18항에 있어서, 상기 제 3 전류 제한수단은 상기 제1,제2NMOS트랜지스터의 드레인 전극사이에 각각 연결된 소오스 전극과 드레인 전극과 제 1 제어신호가 인가되는 게이트전극을 가진 제3NMOS트랜지스터로 구성된 것을 특징으로 하는 반도체 메모리 장치.
- 제18항에 있어서, 상기 제 3 전류 제한수단은 저항인 것을 특징으로 하는 반도체 메모리 장치.
- 제17항에 있어서, 상기 제 1 전류 제한수단은 저항인 것을 특징으로 하는 반도체 메모리 장치.
- 제17항에 있어서, 상기 제 1 전류 제한수단은 상기 제1NMOS트랜지스터의 드레인 전극에 연결된 드레인 전극과 접지전압에 연결된 소오스 전극과 제 2 제어신호가 인가되는 게이트 전극을 가진 제4NMOS트랜지스터로 구성된 것을 특징으로 하는 반도체 메모리 장치.
- 제17항에 있어서, 상기 제 2 전류 제한수단은 저항인 것을 특징으로 하는 반도체 메모리 장치.
- 제17항에 있엇, 상기 제 2 전류 제한수단은 제2NMOS트랜지스터의 드레인 전극에 연결된 드레인 전극과 접지전압에 연결된 소오스 전극과 상기 제 2 제어신호가 인가되는 게이트 전극을 가진 제5NMOS트랜지스터로 구성된 것을 특징으로 하는 반도체 메모리 장치.
- 비트라인으로 전송되는 데이타를 저장하고 출력하기 위한 메모리 셀 ; 상기 메모리 셀로부터의 데이타를 센싱하여 증폭하기 위한 센스 증폭기 ; 상기 센스 증폭기로부터의 출력신호를 버퍼하여 외부로 출력하기 위한 데이타 출력버퍼를 구비한 반도체 메모리 장치에 있어서, 상기 센스 증폭기가 전원전압에 연결된 일측을 가진 제 1 전류 제한수단 ; 전원전압에 연결된 일측을 가진 제 2 전류 제한수단 ; 상기 제 1 전류 제한수단의 타측에 연결된 콜렉터와 상기 제 2 전류 제한수단의 타측에 연결된 베이스와 데이타 라인에 연결된 에미터를 가진 제 1 NPN트랜지스터 ; 상기 제 2 전류 제한수단의 타측에 연결된 콜렉터와 상기 제 1 전류 제한수단의 타측에 연결된 베이스와 반전 데이타 라인에 연결된 에미터를 가진 제2NPN트랜지스터 ; 상기 제 1 NPN트랜지스터의 에미터와 접지전압사이에 연결된 제 1 정전류원 ; 상기 제 2 NPN트랜지스터의 에미터와 접지전압사이에 연결된 제 2 정전류원을 구비한 것을 특징으로 하는 반도체 메모리 장치.
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