KR920018762A - 반도체 기억장치 - Google Patents
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Abstract
내용 없음
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 제1실시예에 따른 SRAM의 일부를 도시한 회로도.
제2도는 제1도에 도시한 실시예의 변형례를 나타낸 회로도.
Claims (2)
- 메모리셀 어레이에서의 복수의 열이 각각 복수의 메모리셀브럭(15)으로 분할되고, 이 메모리셀블럭(15)의 메모리셀(16)로부터의 독출출력을 비트선 센스앰프(14)에 의해 감지증폭하는 비트선 분할방식을 채용한 반도체 기억장치에 있어서, 상기 비트선 센스앰프(14)가, 베이스 전극이 상기 각 메모리셀블럭(15)의 복수의 메모리셀(16)에 공통접속된 로컬비트선(LB)에 각각 접속되고, 각각의 에미터전극이 대응되는 열의 메인비트선(MB)에 공통으로 접속되며, 각각의 콜렉터전극이 제1전원도(Vcc)에 접속된 복수개의 바이폴라형 제1트랜지스터(21)와, 상기 열의 메인비트선(MB)에 에미터전극이접속되면서 베이스전극에는 기준바이어스전위(Vref)가 공급되는 1개의 바이폴라형 제2트랜지스터(22), 이 제2트랜지스터(22)의 에미터전극과 제2전원노드(Vss)와의 사이에 접속된 전류원(23) 및, 상기 제2트랜지스터(22)의 콜렉터전극과 상기 제1전원노드(Vcc)와의 사이에 접속된 부하회로(24)로 구비하여 이루어진 것을 특징으로 하는 반도체 기억장치.
- 메모리셀 어레이에서의 복수의 열이 각각 복수의 메모리셀블럭(15)으로 분할되고, 이 메모리셀블럭(15)의 메모리셀(16)로부터의 독출출력을 비트선 센스앰프(14)에 의해 감지증폭하는 비트선 분할방식을 채용한 반도체 기억장치에 있어서, 상기 비트선 센스앰프(14)가, 베이스전극이 상기 각 메모리셀블럭(15)의 복수의 메모리셀(16)에 공통접속된 로컬비트선(LB)에 각각 접속되고, 각각의 에미터전극이 대응되는 열의 메인비트선(MB)에 공통으로 접속되며, 각각의 콜렉터전극이 제1전원노드(Vcc)에 접속된 복수개의 바이폴라형 제1트랜지스터(21)와, 상기 열의 메인비트선(MB)에 소스전극이 접속되면서 게이트전극에는 기준바이어스전위(Vref)가 공급되는 1개의 MOS형 제2트랜지스터, 이 제2트랜지스터의 소스전극과 제2전원노드(Vss) 사이에 접속된 전류원(23) 및, 상기 제2트랜지스터의 드레인전극과 상기 제1전원노드(Vcc)사이에 접속된 부하회로(24)를 구비하여 이루어진 것을 특징으로 하는 반도체 기억장치.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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