JP2618938B2 - 半導体記憶装置 - Google Patents

半導体記憶装置

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JP2618938B2 JP62296824A JP29682487A JP2618938B2 JP 2618938 B2 JP2618938 B2 JP 2618938B2 JP 62296824 A JP62296824 A JP 62296824A JP 29682487 A JP29682487 A JP 29682487A JP 2618938 B2 JP2618938 B2 JP 2618938B2
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Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、半導体記憶装置に係り、例えば分割ビット
線方式のダイナミックRAM（dRAM）に関する。
（従来の技術） 近年、半導体記憶装置の高集積化は目覚ましく、特に
dRAMでは高集積化のためにアレイ・レイアウトが設計上
重要になっている。64kビットdRAMから1MビットdRAMま
では、横幅300milのパッケージに収められてきており、
4MビットdRAMでも同じパッケージにしたいというユーザ
ー側の要請がある。この要請を満たすためには、チップ
・サイズの制約があるから、アレイ・レイアウトを工夫
し、チップ面積に占めるメモリセルの割合い（セル占有
率）を高めなくてはならない。即ち、１本のワード線に
接続されるメモリセルの個数を増やして、ロウ・デコー
ダ、カラム・デコーダおよびセンスアンプの個数を減ら
し、これらの占める面積を極力抑制するのである。しか
し、１本の配線に多数のメモリセルを接続することは、
二つの点で問題がある。一つは、配線抵抗の増大であ
り、もう一つは配線容量の増大である。いずれも、dRAM
の性能、特に高速性を損う大きい原因となる。またビッ
ト線に多数のメモリセルを接続することは、センス・マ
ージンに大きい影響を与える。ビット線が長くなってそ
の容量CBが増大し、メモリセルの容量CSとの比CB/CSが
増大してしまうからである。
この様な問題を解決するために開発されたのが、分割
ビット線方式である。分割ビット線に関する論文発表は
ここ２〜３年非常に多い。従来提案されている分割ビッ
ト方式は、主ビット線対に複数の分割ビット線対を接続
し、メモリセルの最初のセンス動作は分割ビット線対内
で行ない、分割ビット線センスアンプである程度データ
を増幅した後、この選択された分割ビット線対を主ビッ
ト線対に接続し、主ビット線センスアンプで更にセンス
を行なう、というものである。分割ビット線の容量をC
DBとすればこれは主ビット線の容量CBより小さく、従っ
てメモリセル容量CSとの比CDB/CSが小さくなるため、セ
ンス・マージンが大きく改善される。
しかしながらこの従来の分割ビット線方式には、大き
い問題がある。一つは、分割ビット線に対して数倍の容
量をもつ主ビット線をメモリセルの再書込み（リスト
ア）毎に充放電しているため、消費電力が大きいことで
ある。またメモリセルの読出し時や再書込み時には、主
ビット線対が完全に電源電位（VDD）と接地電位（VSS）
に充放電されるまで、主ビット線が主ビット線センスア
ンプおよび分割ビット線に接続されたままの状態になっ
ている。このため、分割ビット線に接続されるメモリセ
ルの再書込み動作や主ビット線センスアンプによるセン
ス動作が大きい負荷容量のために遅れる。
以上の問題を例えば、16MビットdRAMを分割ビット線
方式を用いて設計した場合を例にとってより具体的に説
明する。１本の主ビット線に対して、256個のメモリセ
ルを接続した８本の分割ビット線を接続した場合、主ビ
ット線の容量は３〜4pF、分割ビット線の容量は0.6〜1p
Fとなる。一回のリフレッシュ時の主ビット線および分
割ビット線の充放電電流は、dRAMのサイクル時間を200n
secと仮定して次のようになる。但しVDD＝５［Ｖ］と
し、プリチャージ電位を（1/2）VDDとする。主ビット線
対は2048組あり、主ビット線の充電電位は（1/2）VDDで
あるから、主ビット線の消費電流は、 ３（pF）×2.5（Ｖ）×2048/200（ns） ＝76.8（mA） となり、分割ビット線の消費電流は、 0.6（pF）×2.5（Ｖ）×2048/200（ns） ＝15.36（mA） となる。つまり主ビット線の消費電流は分割ビット線の
それの５倍もある。
（発明が解決しようとする問題点） 以上のように従来の分割ビット線方式の半導体記憶装
置では、読出し時および再書込み時に主ビット線を電源
電位および接地電位まで充放電するため、消費電流が大
きい、また主ビット線が分割ビット線および主ビット線
センスアンプに接続された状態に保たれるために容量負
荷が大きく、高速動作が損われる、といった問題があっ
た。
本発明はこの様な問題を解決した分割ビット線方式の
半導体記憶装置を提供することを目的とする。
［発明の構成］ （問題点を解決するための手段） 本発明にかかる半導体記憶装置は、分割ビット線方式
を採用し、主ビット線と主ビット線センスアンプの間に
は主ビット線トランスファゲートを設け、メモリセルの
読出し時および再書込み時に主ビット線が電源電位VDD
または接地電位VSSまでフルスイングすることがないよ
うに、主ビット線と分割ビット線間の選択ゲートおよび
主ビット線トランスファゲートを制御するようにしたこ
とを特徴とする。本発明において読出し時および再書込
み時の主ビット線の電位変化は、主ビット線センスアン
プおよび分割ビット線センスアンプがそれぞれセンス可
能な範囲でできるだけ小さいことが好ましく、例えばそ
の電位変化ΔVBを、 100mV≦｜ΔVB|≦500mV とする。
（作用） 本発明によれば、メモリセルの読出し時および再書込
み時の主ビット線の振幅を小さくすることにより、主ビ
ット線の充放電による消費電流を小さくすることができ
る。例えば主ビット線の振幅を（1/2）VDDから（1/10）
VDDにすると、主ビット線の充放電電流は約1/5に抑えら
れる。また読出し時および再書込み時に、選択ゲートお
よび主ビット線トランスファゲートの制御によって、主
ビット線が分割ビット線および主ビット線センスアンプ
から切離されるため、主ビット線センスアンプの動作時
および分割ビット線センスアンプの動作時の負荷容量が
小さいものとなる。この結果、分割ビット線センスアン
プのセンス動作および主ビット線センスアンプのセンス
動作が高速化され、メモリセルの再書込みおよび入出力
線へのデータ読出しが高速化される。以上の結果、高速
かつ低消費電力の分割ビット線方式の半導体記憶装置が
実現できる。
（実施例） 以下、本発明の実施例を図面を参照して説明する。
第１図は一実施例のdRAMのコア回路部の構成を示す。
図のコア回路部およびその周辺回路が一枚の半導体基板
上に集積形成される。BLi,▲▼（ｉ＝1,2,…,m）
は主ビット線対である。各主ビット線対BLi,▲▼
には、それぞれ主ビット線トランスファゲートTMi1,TMi
2を介して主ビット線センスアンプBSiが接続されてい
る。各主ビット線対BLi,▲▼にはまた、それぞれ
複数対の分割ビット線対DBLij,▲▼（ｉ＝1,
2,…,m、ｊ＝1,2,…,n）が分割ビット線選択ゲートTij
1,Tij2を介して接続されている。各分割ビット線対DBLi
j,▲▼にはそれぞれ複数個ずつのメモリセル
Mij1,Mij2,…と一個の分割ビット線センスアンプDBSij
が設けられている。各分割ビット線対にはそれぞれダミ
ーセルが一個ずつ設けられるが、これは図では省略して
ある。主ビット線BLi,▲▼と交差してメモリ
セルを選択駆動するワード線WL11,WL12,…が配設されて
いる。主ビット線対BLi,▲▼はカラム選択線CSLi
により制御されるカラム選択ゲートTCi1,TCi2を介して
データ入出力線I/O,▲▼に接続されている。DSj
は分割ビット線選択ゲートTij1,Tij2の制御信号であ
り、Fjは分割ビット線センスアンプDBSijの活性化信
号、ASは主ビット線センスアンプBSiの活性化信号であ
り、TGは主ビット線トランスファゲートTMil,Ti2の制御
信号である。
第２図は、このように構成されたdRAMの読出し動作時
の主要ノードの信号波形である。この実施例では主ビッ
ト線および分割ビット線のプリチャージ電位を（1/2）V
DDとする。ロウ・アドレス・ストローブ（▲▼）
が論理“1"から“0"になり、アクティブ期間に入ると、
ロウ・アドレス・バッファが動作し外部ロウ・アドレス
がチップ内部に取込まれてワード線が選択される。い
ま、ロウ・アドレスがj1であるとすると、ワード線WLj1
がVSSから昇圧電位（3/2）VDDに立ち上がる。その後分
割ビット線センスアンプ活性化信号Fjが入力され、分割
ビット線センスアンプDBSijが活性化されて、（1/2）V
DDにプリチャージされていた分割ビット線対DBLij,▲
▼はそれぞれの情報に応じてVDDまたはVSSに決
着する。
次に分割ビット線選択信号DSjが入力され、選択ゲー
トTij1,Tij2がオン状態になると、分割ビット線対DBLi
j,▲▼のデータは主ビット線対BLi,▲
▼に転送される。このとき同時に、主ビット線トランス
ファゲート制御信号TGおよび主ビット線センスアンプの
活性化信号Fjが入り、主ビット線BLi,▲▼に伝達
されたデータは主ビット線センスアンプBSiで増幅され
る。（1/2）VDDにプリチャージされていた主ビット線対
BLi,▲▼がそれぞれのデータに応じて（1/2）VDD
＋α、（1/2）VDD−αに増幅された後、分割ビット線選
択信号DSjおよび主ビット線トランスファ信号TGがVDDか
らVSSに下がり、選択ゲートTij1,Tij2およびトランスフ
ァゲートTMi1,TMi2がオフとなる。ここで主ビット線BL
i,▲▼の電位変化αは、（1/10）VDD程度であれ
ば、主ビット線センスアンプBSiによりセンス可能であ
り、この様な小さい電位変化の状態でビット線BLi,▲
▼を主ビット線センスアンプBSiから切離すことに
より、センス動作が高速化される。この主ビット線BLi,
▲▼の電位変化の絶対値即ち、α＝｜ΔVB|は好
ましくは、 100mV≦｜ΔVB|≦500mV とする。これによって選択されたワード線WLj1につなが
るメモリセルMij1の再書込み、および主ビット線センス
アンプBSiによるデータのラッチが速やかに行われる。
また主ビット線BLi,▲▼をVDD,VSSまで充放電し
ないため、消費電流が少なくなる。
分割ビット線DBLij,▲▼および主ビット線
センスアンプBSiから主ビット線BLi,▲▼が切離
されると、図示しないプリチャージ回路により主ビット
線BLi,▲▼のプリチャージが始まり、主ビット線
BLi,▲▼は再び（1/2）VDDに戻る。以上までがリ
フレッシュ動作である。
次にカラム・アドレス・ストローブ（▲▼）が
論理“1"から“0"になると、カラム・アドレス・バッフ
ァが動作し、外部カラム・アドレスがチップ内に取込ま
れる。いま、カラム・アドレスがｉであるとすると、ｉ
番目のカラム選択線CSLiが選択さる。カラム選択線CSLi
がVSSからVDDに立上がると、カラム選択ゲートTCi1,TCi
2がオンし、主ビット線センスアンプBSiにラッチされて
いたデータが入出力線I/O,▲▼に伝達され、デー
タアウト・バッファDoutから読出しデータが出力され
る。
最後に、▲▼および▲▼が理論“0"から
“1"に戻ると、選択ワード線WLj1、選択カラム選択線CS
Liがリセットされ、分割ビット線対DBij,▲
▼、主ビット線センスアンプBSiおよび入出力線I/O,▲
▼がプリチャージされ、読出しサイクルが終了す
る。
以上のようにこの実施例によれば、分割ビット線方式
を利用したdRAMでの読出しサイクルにおいて、主ビット
線をフルスイングさせず、微小電位変化に止どめるよう
に制御することにより、主ビット線の充放電電流が低減
される。上述の主ビット線の電位変化αを選ぶことによ
り、従来のシステムに比べて消費電力を1/5程度にする
ことが可能である。また主ビット線センスアンプおよび
分割ビット線センスアンプによるセンス動作時には、主
ビット線が他から切離されるため、センス動作が高速化
され、メモリセルの再書込みや読出し時間が従来の1/2
程度に短縮可能になる。
本発明は上記実施例に限られない。例えば実施例で
は、▲▼アクティブ期間中にビット線プリチャー
ジを行なうようにしたが、第３図に示すように▲
▼が“0"のアクティブ期間中、主ビット線BLi,▲
▼が読出しデータを保持し、▲▼が“1"になって
からプリチャージを行なうシステムにも本発明を適用し
て有用である。
その他本発明は、その趣旨を逸脱しない範囲で種々変
形して実施することができる。
［発明の効果］ 以上述べたように本発明によれば、メモリセルの読出
し時および再書込み時の主ビット線の電位変化を極力抑
制して、高速化と消費電力の低減を図った、分割ビット
線方式の半導体記憶装置を実現することができる。
【図面の簡単な説明】
第１図は本発明の一実施例のdRAMのコア回路部の構成を
示す図、第２図はそのdRAMの読出しサイクルの動作波形
を示す図、第３図は他の実施例のdRAMの動作波形を示す
図である。 M111,M112,M121,M122,……メモリセル、BLi,▲▼
……主ビット線対、DBLij,▲▼……分割ビッ
ト線対、WL11,WL12,…,WLn1……ワード線、BSi……主ビ
ット線センスアンプ、DBSij……分割ビット線センスア
ンプ、Tij1,Tij2……分割ビット線選択ゲート、TMi1,TM
i2……主ビット線トランスファーゲート、TCi1,TCi2…
…カラム選択ゲート、I/O,▲▼……データ入出力
線。
フロントページの続き (56)参考文献 特開 昭64−10495（ＪＰ，Ａ) 特開 昭63−259894（ＪＰ，Ａ) 特開 昭61−142592（ＪＰ，Ａ)

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項１】半導体基板上に書換え可能なメモリセルが
    マトリクス状に集積形成され、それぞれに複数のメモリ
    セルが接続された複数対の分割ビット線がそれぞれ分割
    ビット線選択ゲートを介して主ビット線対に接続され、
    各分割ビット線対には分割ビット線センスアンプが、各
    主ビット線対には主ビット線センスアンプがそれぞれ設
    けられ、メモリセルを選択駆動するワード線が主ビット
    線対と交差して配設された半導体記憶装置において、前
    記主ビット線センスアンプは主ビット線トランスファゲ
    ートを介して前記主ビット線対に接続され、メモリセル
    のデータ読出し時および再書込み時に、前記主ビット線
    センスアンプをセンス出力が電源電位（VDD）から接地
    電位（VSS）までの間で変化するように制御し、かつ前
    記主ビット線の電位が電源電位（VDD）または接地電位
    （VSS）まで変化しないように前記主ビット線トランス
    ファゲートおよび分割ビット線選択ゲートを制御するよ
    うにしたことを特徴とする半導体記憶装置。
  2. 【請求項２】メモリセルの読出し時および再書込み時の
    主ビット線対の電位変化の絶対値｜ΔVB|は、 100mV≦｜ΔVB|≦500mV の範囲に抑えられる特許請求の範囲第１項記載の半導体
    記憶装置。
  3. 【請求項３】分割ビット線センスアンプおよび主ビット
    線センスアンプの動作時、主ビット線対は分割ビット線
    選択ゲートおよび主ビット線トランスファゲートをオフ
    とすることにより、他から切離される特許請求の範囲第
    １項記載の半導体記憶装置。
  4. 【請求項４】主ビット線対のプリチャージ電位は、（1/
    2）（VDD−VSS）である特許請求の範囲第１項記載の半
    導体記憶装置。
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Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02201797A (ja) * 1989-01-31 1990-08-09 Toshiba Corp 半導体メモリ装置
US5426610A (en) * 1990-03-01 1995-06-20 Texas Instruments Incorporated Storage circuitry using sense amplifier with temporary pause for voltage supply isolation
US5579273A (en) * 1990-03-01 1996-11-26 Texas Instruments Incorporated Storage circuitry using sense amplifier shared between memories of differing number of rows
JP2611504B2 (ja) * 1990-06-15 1997-05-21 日本電気株式会社 半導体メモリ
JP3361825B2 (ja) * 1990-08-22 2003-01-07 テキサス インスツルメンツ インコーポレイテツド メモリ・アレイ・アーキテクチャ
JPH04103099A (ja) * 1990-08-23 1992-04-06 Toshiba Corp 半導体記憶装置
JP2630059B2 (ja) * 1990-11-09 1997-07-16 日本電気株式会社 半導体メモリ装置
JP2744144B2 (ja) * 1991-03-14 1998-04-28 株式会社東芝 半導体記憶装置
US5831467A (en) * 1991-11-05 1998-11-03 Monolithic System Technology, Inc. Termination circuit with power-down mode for use in circuit module architecture
DE69226150T2 (de) * 1991-11-05 1999-02-18 Hsu Fu Chieh Redundanzarchitektur für Schaltungsmodul
US5498990A (en) * 1991-11-05 1996-03-12 Monolithic System Technology, Inc. Reduced CMOS-swing clamping circuit for bus lines
US5576554A (en) * 1991-11-05 1996-11-19 Monolithic System Technology, Inc. Wafer-scale integrated circuit interconnect structure architecture
JPH05144263A (ja) * 1991-11-20 1993-06-11 Fujitsu Ltd 半導体記憶装置
JPH05250875A (ja) * 1992-02-27 1993-09-28 Nec Corp 半導体記憶装置
DE69331061T2 (de) * 1992-08-10 2002-06-06 Monolithic System Tech Inc Fehlertolerantes hierarchisiertes Bussystem
JP2894115B2 (ja) * 1992-11-10 1999-05-24 松下電器産業株式会社 カラム選択回路
JPH07114792A (ja) * 1993-10-19 1995-05-02 Mitsubishi Electric Corp 半導体記憶装置
US5457647A (en) * 1993-03-31 1995-10-10 Sgs-Thomson Microelectronics, Inc. Passive hierarchical bitline memory architecture which resides in metal layers of a SRAM array
US5986914A (en) * 1993-03-31 1999-11-16 Stmicroelectronics, Inc. Active hierarchical bitline memory architecture
US5715189A (en) * 1993-04-13 1998-02-03 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device having hierarchical bit line arrangement
JPH0757464A (ja) * 1993-08-10 1995-03-03 Oki Electric Ind Co Ltd 半導体記憶回路
JPH07111083A (ja) * 1993-08-20 1995-04-25 Mitsubishi Electric Corp 半導体記憶装置
JP3672946B2 (ja) * 1993-11-30 2005-07-20 株式会社ルネサステクノロジ 半導体記憶装置
US5742544A (en) * 1994-04-11 1998-04-21 Mosaid Technologies Incorporated Wide databus architecture
US5655113A (en) 1994-07-05 1997-08-05 Monolithic System Technology, Inc. Resynchronization circuit for a memory system and method of operating same
US5532955A (en) * 1994-12-30 1996-07-02 Mosaid Technologies Incorporated Method of multilevel dram sense and restore
JP2783271B2 (ja) * 1995-01-30 1998-08-06 日本電気株式会社 半導体記憶装置
US5734620A (en) * 1995-04-05 1998-03-31 Micron Technology, Inc. Hierarchical memory array structure with redundant components having electrically isolated bit lines
US5600602A (en) * 1995-04-05 1997-02-04 Micron Technology, Inc. Hierarchical memory array structure having electrically isolated bit lines for temporary data storage
TW347501B (en) * 1996-10-29 1998-12-11 Hitachi Ltd Memory and microcomputer
US6026042A (en) * 1998-04-10 2000-02-15 Micron Technology, Inc. Method and apparatus for enhancing the performance of semiconductor memory devices
JP3784301B2 (ja) * 2001-11-09 2006-06-07 富士通株式会社 半導体記憶装置
US6928026B2 (en) * 2002-03-19 2005-08-09 Broadcom Corporation Synchronous global controller for enhanced pipelining
KR100518559B1 (ko) * 2003-02-26 2005-10-04 삼성전자주식회사 센스 앰프 회로 및 이를 구비한 비트 비교 회로.
JP4848700B2 (ja) * 2005-08-05 2011-12-28 株式会社安川電機 産業用ロボット
JP4876522B2 (ja) * 2005-10-13 2012-02-15 ソニー株式会社 不揮発性半導体記憶装置
JP6000560B2 (ja) * 2011-02-02 2016-09-28 株式会社半導体エネルギー研究所 半導体メモリ装置

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57198592A (en) * 1981-05-29 1982-12-06 Hitachi Ltd Semiconductor memory device
JPS6410495A (en) * 1987-07-01 1989-01-13 Matsushita Electric Ind Co Ltd Readout circuit for dynamic ram
JPS6363197A (ja) * 1986-09-03 1988-03-19 Toshiba Corp 半導体記憶装置

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