JP3784301B2 - 半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体記憶装置に関し、特に、メモリセルが接続されるビット線が列方向に複数に分割された分割ビット線と、分割ビット線に出力された電圧を列単位で取り出す共通ビット線とを有する半導体記憶装置に関する。
【０００２】
【従来の技術】
ＲＡＭ（Random Access Memory）の低消費電力化、高速化を可能とするビット線階層方式が提案されている。ビット線階層方式では、メモリアレイを複数のバンクに分割する。各バンク内の分割ビット線は実際にメモリセルに接続される。この分割ビット線と平行して共通ビット線が各バンクをまたがって設けられる。共通ビット線はメモリセルに接続されていないため、単位長さあたりの負荷容量が分割ビット線よりも小さい。従って、ビット線階層方式を用いると、階層化しない場合と比較して高速かつ低消費電力な読み出しおよび書き込み動作が可能となる。
【０００３】
なお、従来のビット線階層方式は、例えば、「低消費電力、高速ＬＳＩ技術」（リアライズ社、１９９８）のＰ１８７や、特開２０００−２０７８８６号公報に開示されている。
【０００４】
ビット線分割方式を用いたスタティック型ＲＡＭ（以下、ＳＲＡＭと称する）のブロック図の一例を図１５に示す。この図に示すように、従来のＳＲＡＭは、タイミング制御回路１、ローデコーダ２、ワード線ドライバ３、バンクデコーダ４、カラムデコーダ５、バンクＢ１〜Ｂｎ、プリチャージ回路ＰＣ１〜ＰＣｐ、カラムスイッチＣＳ１〜ＣＳｐ、および、Ｉ／Ｏ回路６によって構成されている。
【０００５】
ここで、タイミング制御回路１は、アドレス信号、クロック信号、および、制御信号を入力し、これらの信号に基づいて、ローデコーダ２、バンクデコーダ４、カラムデコーダ５、および、プリチャージ回路ＰＣ１〜ＰＣｐを制御する。
【０００６】
ローデコーダ２は、タイミング制御回路１から供給された行入力アドレス信号をデコードし、その結果に応じてワード線ドライバ３を制御して行方向の所定のメモリセル群を選択する。
【０００７】
カラムデコーダ５は、タイミング制御回路１から供給された列入力アドレス信号をデコードし、その結果に応じてカラムスイッチＣＳ１〜ＣＳｐを制御し、所定のメモリセル群を選択する。
【０００８】
ワード線ドライバ３は、ローデコーダ２の制御に応じて、行方向の所定のメモリセル群を選択する。
バンクデコーダ４は、タイミング制御回路１の制御に応じて、バンクＢ１〜Ｂｎを選択するために各バンクに具備されているバンク制御回路ＢＣ１〜ＢＣｐを制御する。
【０００９】
バンクＢ１〜Ｂｎは、メモリセル群が列方向に所定の個数単位（この例ではｍ個単位）で分割されて構成されている。データを読み出す場合またはデータを書き込む場合には、ワード線ドライバ３によって所定のメモリセルが選択され、対応する分割ビット線ＢＬ１１〜ＢＬｐ１および補分割ビット線ＢＬＸ１１〜ＢＬＸｐ１と接続され、また、バンク制御回路ＢＣ１〜ＢＣｐによって所定のバンクが選択され、共通ビット線ＧＢＬ１〜ＧＢＬｐ、および、補共通ビット線ＧＢＬＸ１〜ＧＢＬＸｐに接続される。
【００１０】
メモリセル（ＭＣ）Ｃ１１〜Ｃ１ｍ，・・・，Ｃｐ１〜Ｃｐｍは、データを記憶する最小単位である。
バンク制御回路ＢＣ１〜ＢＣｐは、バンクデコーダ４の制御に応じてＯＮまたはＯＦＦの状態となり、分割ビット線ＢＬ１１〜ＢＬｐ１および補分割ビット線ＢＬＸ１１〜ＢＬＸｐ１を、共通ビット線ＧＢＬ１〜ＧＢＬｐおよび補共通ビット線ＧＢＬＸ１〜ＧＢＬＸｐに接続する。
【００１１】
プリチャージ回路ＰＣ１〜ＰＣｐは、タイミング制御回路１の制御に応じて、読み出し動作の終了後、電荷を失った共通ビット線ＧＢＬ１〜ＧＢＬｐおよび補共通ビット線ＧＢＬＸ１〜ＧＢＬＸｐに対して電荷を補充するプリチャージ動作を行う。
【００１２】
カラムスイッチＣＳ１〜ＣＳｐは、カラムデコーダ５の制御に応じて、ＯＮまたはＯＦＦの状態になり、所定の列の共通ビット線ＧＢＬ１〜ＧＢＬｐおよび補共通ビット線ＧＢＬＸ１〜ＧＢＬＸｐを、データバスＤＢおよび補データバスＤＢＸにそれぞれ接続する。
【００１３】
Ｉ／Ｏ回路６は、センスアンプ、ライトアンプ、および、入出力回路から構成され、読み出されたデータをセンスアンプによって増幅して出力するとともに、入力されたデータをライトアンプで増幅してデータバスＤＢおよび補データバスＤＢＸに送出する。
【００１４】
なお、この図においては、バンクＢ１のみの詳細を示してあるが、バンクＢ２〜ＢｎについてもバンクＢ１と同様の構成とされている。
次に、以上の従来例の動作について説明する。
【００１５】
先ず、メモリセルＣ１１からデータを読み出す場合を例に挙げて説明する。タイミング制御回路１に読み出し対象となるアドレスが入力されると、タイミング制御回路１は、このアドレスに基づいて、所定の制御信号をローデコーダ２、バンクデコーダ４、および、カラムデコーダ５に供給する。
【００１６】
ローデコーダ２は、タイミング制御回路１から供給された行入力アドレス信号をデコードし、ワード線ドライバ３にどのワード線を選択すべきかを通知する。
ワード線ドライバ３は、ローデコーダ２の制御に応じて、所定のワード線をアクティブの状態にする。いまの例では、メモリセルＣ１１が読み出しの対象になっているので、メモリセルＣ１１〜Ｃｐ１に接続されているワード線がアクティブの状態にされ、その他はインアクティブの状態にされる。
【００１７】
すると、メモリセルＣ１１〜Ｃｐ１からデータが読み出され、分割ビット線ＢＬ１１〜ＢＬｐ１および補分割ビット線ＢＬＸ１１〜ＢＬＸｐ１に出力電圧が印加されることになる。
【００１８】
バンクデコーダ４は、バンクＢ１に含まれている全てのバンク制御回路ＢＣ１〜ＢＣｐをＯＮの状態にする。その結果、バンクＢ１に含まれている分割ビット線ＢＬ１１〜ＢＬｐ１および補分割ビット線ＢＬＸ１１〜ＢＬＸｐ１が共通ビット線ＧＢＬ１〜ＧＢＬｐおよび補共通ビット線ＧＢＬＸ１〜ＧＢＬＸｐにそれぞれ接続されるので、メモリセルＣ１１のデータは共通ビット線ＧＢＬ１および補共通ビット線ＧＢＬＸ１に供給される。このとき、バンク制御回路ＢＣ２〜ＢＣｐについてもＯＮの状態になるので、メモリセルＣ２１〜Ｃｐ１に格納されているデータも読み出されて共通ビット線ＧＢＬ１〜ＧＢＬｐおよび補共通ビット線ＧＢＬＸ１〜ＧＢＬＸｐに出力される。
【００１９】
カラムデコーダ５は、タイミング制御回路１から供給された列入力アドレス信号をデコードし、その結果に応じてカラムスイッチＣＳ１〜ＣＳｐのうち該当するものをＯＮの状態にする。いまの例では、メモリセルＣ１１が読み出し対象であるので、カラムスイッチＣＳ１がＯＮの状態になり、その他は全てＯＦＦの状態になる。
【００２０】
カラムスイッチＣＳ１から出力されたデータは、データバスＤＢおよび補データバスＤＢＸを経由して、Ｉ／Ｏ回路６に供給される。
Ｉ／Ｏ回路６は、このようにして読み出されたデータを内蔵されているセンスアンプで所定の電圧まで昇圧した後、出力する。
【００２１】
なお、その他のメモリセルに対する読み出し動作も、前述の場合と同様であるのでその説明は省略する。また、書き込み動作については、Ｉ／Ｏ回路６側からデータが読み込まれてメモリセルに供給される以外は、前述の場合と同様であるのでその説明も省略する。
【００２２】
次に、ＳＲＡＭにおけるビット線に対する充放電電流について考える。例えば、ビット線階層方式を用いない場合、ビット線の充放電電流は、次式で表される。
【００２３】
【数１】
Ｉｏ ＝ Ｃｂ・Ｖｂ・ｆ・Ｎ ・・・（１）
ここで、
Ｃｂ： ビット線容量
Ｖｂ： ビット線電位振幅
ｆ： 動作周波数
Ｎ： 全列数
である。一方、ビット線階層方式によりメモリアレイをＮｂ個のバンクに分割すると、ビット線の充放電電流は、次式で表される。
【００２４】
【数２】
Ｉｂ ＝ （Ｃｂ／Ｎｂ・Ｖｂ ＋ Ｃｇ・Ｖｇ） ・ｆ・Ｎ ・・・（２）
ここで、
Ｃｇ： 共通ビット線容量
Ｖｇ： 共通ビット線電位振幅
である。仮に、メモリアレイを４分割（Ｎｂ＝４）し、共通ビット線の容量がビット線の半分（Ｃｇ＝Ｃｂ／２）になったとすると、Ｉｂは以下の式で表される。
【００２５】
【数３】
Ｉｂ ＝ （Ｃｂ／４・Ｖｂ ＋ Ｃｂ／２・Ｖｇ） ・ｆ・Ｎ ・・・（３）
更に、分割ビット線と共通ビット線の電位振幅が同じ（Ｖｂ＝Ｖｇ）であるとすると、以下の式で表される。
【００２６】
【数４】
Ｉｂ＝３／４・Ｃｂ ・ Ｖｂ・ｆ・Ｎ
＝３／４・Ｉｏ ・・・（４）
となり、１／４（２５％）の電流削減となる。
【００２７】
【発明が解決しようとする課題】
従来のＳＲＡＭでは、カラムデコーダとカラムスイッチによって列選択を行い（カラムマルチプレクス方式）、選択された列のビット線電位振幅をカラムスイッチを通して、共通データバス上に伝え、それをセンスアンプもしくはアウトプットバッファに入力する。センスアンプやアウトプットバッファは、所定の列数Ｎｃに対して一つ共通に設けられる。ビット線階層方式の場合も同様である。
【００２８】
しかしながら、実際に選択されるのは一対のビット線であり、残りの（Ｎ−１）本のビット線の振幅は利用されることはなく、従って、その分の充放電電流が無駄になるという問題点があった。
【００２９】
また、この問題は、共通ビット線の電圧振幅が大きい場合はさらに深刻になる。例えば、図１５のバンク制御回路ＢＣ１〜ＢＣｐ中に、ローカルセンスアンプを設けて、分割ビット線ＢＬ１１〜ＢＬｐ１および補分割ビット線ＢＬＸ１１〜ＢＬＸｐ１に現れた微小な電圧振幅を増幅して、共通ビット線ＧＢＬ１〜ＧＢＬｐおよび補共通ビット線ＧＢＬＸ１〜ＧＢＬＸｐに大きな電圧振幅を発生させるような場合である。仮に、電源電圧をＶｄｄとして、Ｖｂ＝Ｖｄｄ／２０， Ｖｇ＝Ｖｄｄ／２＝１０Ｖｂとして式（３）と同様の場合を計算すると、以下の式を得る。
【００３０】
【数５】
Ｉｂ＝（Ｃｂ／４・Ｖｂ ＋ Ｃｂ／２・１０・Ｖｂ） ・ｆ・Ｎ
＝（１／４ ＋ ５）・Ｃｂ ・ Ｖｂ・ｆ・Ｎ
＝２１／４ ・Ｉｏ ・・・（５）
となり、５倍以上の電流増加となる。
【００３１】
本発明は、以上のような点に鑑みてなされたものであり、チップ面積を増加することなく、回路を安定動作させて、以上のような無駄な充放電電流を削減することを課題とする。
【００３２】
【課題を解決するための手段】
本発明では上記課題を解決するために、図１に示す、メモリセルＣ１１〜Ｃ１ｍ，・・・，Ｃｐ１〜Ｃｐｍが接続されるビット線が列方向に複数に分割された分割ビット線ＢＬ１１〜ＢＬｐ１，ＢＬＸ１１〜ＢＬＸｐ１と、分割ビット線ＢＬ１１〜ＢＬｐ１，ＢＬＸ１１〜ＢＬＸｐ１に出力された電圧を列単位で取り出す共通ビット線ＧＢＬ１〜ＧＢＬｐ，ＧＢＬＸ１〜ＧＢＬＸｐとを有する半導体記憶装置において、行入力アドレス信号に応じて行方向の所定のメモリセル群を選択する行方向選択回路ＲＳと、列入力アドレス信号に応じて列方向の所定のメモリセル群を選択する列方向選択回路ＣＳと、前記行方向選択回路ＲＳによって選択されたメモリセル群のそれぞれに接続されている分割ビット線のうち、前記列方向選択回路ＣＳによって選択された列に対応する分割ビット線を対応する共通ビット線に接続し、それ以外の列の分割ビット線については接続しない断続回路Ｓ１〜Ｓｐと、を有し、前記断続回路Ｓ１〜Ｓｐは、前記分割ビット線ＢＬ１１〜ＢＬｐ１，ＢＬＸ１１〜ＢＬＸｐ１毎に配置されており、前記列方向選択回路ＣＳの選択結果に応じて前記各断続回路Ｓ１〜Ｓｐを制御するための列方向選択信号線ＣＯＬ１〜ＣＯＬｐが前記共通ビット線ＧＢＬ１〜ＧＢＬｐ，ＧＢＬＸ１〜ＧＢＬＸｐに平行して配置されていることを特徴とする半導体記憶装置が提供される。
【００３３】
ここで、行方向選択回路ＲＳは、行入力アドレス信号に応じて行方向の所定のメモリセル群を選択する。列方向選択回路ＣＳは、列入力アドレス信号に応じて列方向の所定のメモリセル群を選択する。断続回路Ｓ１〜Ｓｐは、行方向選択回路ＲＳによって選択されたメモリセル群のそれぞれに接続されている分割ビット線のうち、列方向選択回路ＣＳによって選択された列に対応する分割ビット線を対応する共通ビット線に接続し、それ以外の列の分割ビット線については接続しない。
【００３４】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。
図１は、本発明の動作原理を説明する原理図である。この図に示すように、本発明の半導体記憶装置は、行方向選択回路ＲＳ、列方向選択回路ＣＳ、バンクＢ１〜Ｂｎによって構成されている。また、各バンクは、バンクＢ１を例に挙げて説明すると、列方向を構成するｍ個のメモリセルがｐ列集まって構成されている。
【００３５】
各列を構成するメモリセルは、第１列を例に挙げて説明すると、メモリセルＣ１１〜Ｃ１ｍによって構成され、分割ビット線ＢＬ１１および補分割ビット線ＢＬＸ１１に接続されている。また、分割ビット線ＢＬ１１および補分割ビット線ＢＬＸ１１は、断続回路Ｓ１を介して共通ビット線ＧＢＬ１１および補共通ビット線ＧＢＬＸ１に接続されている。
【００３６】
ここで、行方向選択回路ＲＳは、行入力アドレス信号に応じて行方向の所定のメモリセル群を選択する。
列方向選択回路ＣＳは、列入力アドレス信号に応じて列方向の所定のメモリセル群を選択する。
【００３７】
断続回路Ｓ１〜Ｓｐは、行方向選択回路ＲＳによって選択されたメモリセル群のそれぞれに接続されている分割ビット線ＢＬ１１〜ＢＬｐ１および補分割ビット線ＢＬＸ１１〜ＢＬＸｐ１のうち、列方向選択回路ＣＳから出力される列方向選択信号ＣＯＬ１〜ＣＯＬｐによって選択された列に対応する分割ビット線および補分割ビット線を対応する共通ビット線ＧＢＬ１〜ＧＢＬｐおよび補共通ビット線ＧＢＬＸ１〜ＧＢＬＸｐに接続し、それ以外の列の分割ビット線については接続しない。
【００３８】
次に、以上の原理図の動作について説明する。例えば、読み出し動作を例に挙げて説明すると、先ず、行方向選択回路ＲＳと、列方向選択回路ＣＳに対して、行入力アドレス信号と、列入力アドレス信号がそれぞれ供給される。
【００３９】
行方向選択回路ＲＳは、行入力アドレス信号をデコードし、対応する行方向のメモリセル群を選択する。例えば、メモリセルＣ１１が読み出しの対象となっている場合には、行方向選択回路ＲＳは、メモリセルＣ１１〜Ｃｐ１を選択する。
【００４０】
その結果、メモリセルＣ１１〜Ｃｐ１からデータが読み出され、正信号が分割ビット線ＢＬ１１〜ＢＬｐ１にそれぞれ出力され、また、補信号が補分割ビット線ＢＬＸ１〜ＢＬＸｐ１にそれぞれ出力される。
【００４１】
次に、列方向選択回路ＣＳは、読み出し対象となるメモリセルが属する列を選択するための列方向選択信号をアクティブの状態にする。いまの例では、メモリセルＣ１１が読み出し対象であるので、列方向選択回路ＣＳは、列方向選択信号ＣＯＬ１をアクティブの状態にし、それ以外の列方向選択信号についてはインアクティブの状態にする。その結果、断続回路Ｓ１がＯＮの状態になり、分割ビット線ＢＬ１１が共通ビット線ＧＢＬ１に接続され、また、補分割ビット線ＢＬＸ１１が補共通ビット線ＧＢＬＸ１に接続されるので、メモリセルＣ１１から読み出されたデータは、列方向選択回路ＣＳに供給されることになる。
【００４２】
なお、このとき、他の断続回路Ｓ２〜Ｓｐは全てＯＦＦの状態であるので、これらからはデータは出力されないので、共通ビット線ＧＢＬ２〜ＧＢＬｐおよび補共通ビット線ＧＢＬＸ２〜ＧＢＬＸｐの電位は変化しない。
【００４３】
列方向選択回路ＣＳは、断続回路Ｓ１から供給されたデータを図示せぬセンスアンプによって増幅した後、出力する。
なお、以上はメモリセルＣ１１からデータを読み出す際の動作であるが、これ以外のメモリセルからデータを読み出す場合も前述の場合と同様の動作により実行される。
【００４４】
また、書き込み動作についても、列方向選択回路ＣＳから所望のメモリセルにデータが供給される以外は、データを読み出す場合と同様であるので、その説明は省略する。
【００４５】
以上に説明したように本発明の半導体記憶装置によれば、断続回路Ｓ１〜Ｓｐにより、行方向選択回路ＲＳによって選択されたメモリセル群のそれぞれに接続されている分割ビット線および補分割ビット線のうち、列方向選択回路ＣＳによって選択された列に対応する分割ビット線および補分割ビット線を対応する共通ビット線および補共通ビット線にそれぞれ接続し、それ以外の列の分割ビット線および補分割ビット線については接続しないようにしたので、読み出し対象となる共通ビット線および補共通ビット線以外にはデータが出力されない構造となり、その結果、その充放電によって浪費される電力を削減することが可能になる。
【００４６】
次に、本発明の実施の形態について説明する。
図２は、本発明の第１の実施の形態の構成例を示す図である。この図に示すように、本発明の第１の実施の形態は、タイミング制御回路１、ローデコーダ２、ワード線ドライバ３、バンクデコーダ４、カラムデコーダ５、バンクＢ１〜Ｂｎ、プリチャージ回路ＰＣ１〜ＰＣｐ、カラムスイッチＣＳ１〜ＣＳｐ、および、Ｉ／Ｏ回路６によって構成されている。また、バンクＢ１〜Ｂｎは、バンクＢ１を例に挙げて説明すると、列方向に配置されたｍ個のメモリセルＣ１１〜Ｃ１ｍがｐ列集まって構成されている。各列を構成するメモリセルは、第１列目を例に挙げて説明すると、正信号が印加される分割ビット線ＢＬ１１と、補信号が印加される補分割ビット線ＢＬＸ１１とに接続され、これらの分割ビット線ＢＬ１１および補分割ビット線ＢＬＸ１１は、バンク制御回路ＢＣ１を介して共通ビット線ＧＢＬ１および補共通ビット線ＧＢＬＸ１にそれぞれ接続される。
【００４７】
ここで、タイミング制御回路１は、アドレス信号、クロック信号、および、制御信号を入力し、これらの信号に基づいて、ローデコーダ２、バンクデコーダ４、カラムデコーダ５、および、プリチャージ回路ＰＣ１〜ＰＣｐを制御する。
【００４８】
ローデコーダ２は、タイミング制御回路１から供給された行入力アドレス信号をデコードし、その結果に応じてワード線ドライバ３を制御し、行方向の所定のメモリセル群を選択する。
【００４９】
カラムデコーダ５は、タイミング制御回路１から供給された列入力アドレス信号をデコードし、その結果に応じてカラムスイッチＣＳ１〜ＣＳｐを制御し、列方向の所定のメモリセル群を選択する。
【００５０】
ワード線ドライバ３は、ローデコーダ２の制御に応じて、行方向の所定のメモリセル群を選択する。
バンクデコーダ４は、タイミング制御回路１の制御に応じて、バンクＢ１〜Ｂｎを選択するために各バンクに具備されているバンク制御回路ＢＣ１〜ＢＣｐを制御する。
【００５１】
バンクＢ１〜Ｂｎは、前述したように、メモリセル群が列方向に所定の個数単位（この例ではｍ個単位）で分割されて構成されている。データを読み出す場合またはデータを書き込む場合には、ワード線ドライバ３によって所定のメモリセルが選択され、対応する分割ビット線ＢＬ１１〜ＢＬｐ１および補分割ビット線ＢＬＸ１１〜ＢＬＸｐ１と接続され、また、バンク制御回路ＢＣ１〜ＢＣｐによって所定のバンクが選択され、共通ビット線ＧＢＬ１〜ＧＢＬｐ、および、補共通ビット線ＧＢＬＸ１〜ＧＢＬＸｐに接続される。
【００５２】
メモリセル（ＭＣ）Ｃ１１〜Ｃ１ｍ，・・・，Ｃｐ１〜Ｃｐｍは、データを記憶する最小単位である。
バンク制御回路ＢＣ１〜ＢＣｐは、バンクデコーダ４およびカラムデコーダ５の制御に応じて、ＯＮまたはＯＦＦの状態となり、分割ビット線ＢＬ１１〜ＢＬｐ１および補分割ビット線ＢＬＸ１１〜ＢＬＸｐ１を、共通ビット線ＧＢＬ１〜ＧＢＬｐおよび補共通ビット線ＧＢＬＸ１〜ＧＢＬＸｐにそれぞれ接続する。
【００５３】
図３（Ａ）および図３（Ｂ）は、バンク制御回路ＢＣ１の分割ビット線ＢＬ１１および共通ビット線ＧＢＬ１側の詳細な構成例を示す図である。
図３（Ａ）に示すように、バンク制御回路ＢＣ１の分割ビット線ＢＬ１１および共通ビット線ＧＢＬ１側は、ＮチャネルトランジスタＱ１およびＱ２によって構成されており、バンクデコーダ４からの出力ＢＳと、カラムデコーダ５からの列方向選択信号ＣＯＬ１との論理積に基づいて分割ビット線ＢＬ１１と共通ビット線ＧＢＬ１とを接続する構成となっている。なお、補分割ビット線ＢＬＸ１１および補共通ビット線ＧＢＬＸ１側も同様の構成とされており、また、その他のバンク制御回路もバンク制御回路ＢＣ１と同様の構成とされている。
【００５４】
図３（Ｂ）もバンク制御回路ＢＣ１の分割ビット線ＢＬ１１および共通ビット線ＧＢＬ１側の詳細な構成例を示す図である。
この例では、バンク制御回路ＢＣ１の分割ビット線ＢＬ１１および共通ビット線ＧＢＬ１側は、トランスファーＱ５，Ｑ６およびインバータＱ７，Ｑ８によって構成されており、バンクデコーダ４からの出力ＢＳが“Ｈ”の状態になるとトランスファーＱ５がＯＮの状態になり、また、カラムデコーダ５からの列方向選択信号ＣＯＬ１が“Ｈ”の状態になると、トランスファーＱ６がＯＮの状態になる。従って、バンクデコーダ４からの出力ＢＳおよび列方向選択信号ＣＯＬ１の双方が“Ｈ”の状態になった場合には、トランスファーＱ５，Ｑ６の双方がＯＮの状態になり、分割ビット線ＢＬ１１と共通ビット線ＧＢＬ１とが接続される。なお、補分割ビット線ＢＬＸ１１および補共通ビット線ＧＢＬＸ１側も同様の構成とされており、また、その他のバンク制御回路もバンク制御回路ＢＣ１と同様の構成とされている。
【００５５】
図２に戻って、プリチャージ回路ＰＣ１〜ＰＣｐは、タイミング制御回路１の制御に応じて、読み出し動作の終了後、電荷を失った共通ビット線ＧＢＬ１〜ＧＢＬｐおよび補共通ビット線ＧＢＬＸ１〜ＧＢＬＸｐに対して電荷を補充するプリチャージ動作を行う。
【００５６】
カラムスイッチＣＳ１〜ＣＳｐは、カラムデコーダ５の制御に応じて、何れかひとつがＯＮの状態になり、他はＯＦＦの状態になって、所定の列の共通ビット線ＧＢＬ１〜ＧＢＬｐおよび補共通ビット線ＧＢＬＸ１〜ＧＢＬＸｐを、データバスＤＢおよび補データバスＤＢＸに接続する。
【００５７】
図４は、カラムスイッチＣＳ１〜ＣＳｐの詳細な構成例を示す図である。カラムスイッチＣＳ１を例に挙げて説明すると、カラムスイッチＣＳ１は、インバータＧ１ａ，Ｇ１ｄ，Ｇ１ｅ、および、トランスファーＧ１ｂ，Ｇ１ｃによって構成されている。トランスファーＧ１ｂ，Ｇ１ｃは、カラムデコーダ５からの出力信号ＣＤ１が“Ｈ”の状態になった場合に双方ともにＯＮの状態になり、共通ビット線ＧＢＬ１とデータバスＤＢ、および、補共通ビット線ＧＢＬＸ１と補データバスＤＢＸとをそれぞれ接続する。また、列方向選択信号ＣＯＬ１は、出力信号ＣＤ１がインバータＧ１ｄ，Ｇ１ｅによって二度反転された出力であるので、結局、カラムデコーダ５からの出力信号ＣＤ１と同一の論理の信号となる。
【００５８】
なお、列方向選択信号線ＣＯＬ１〜ＣＯＬｐは、共通ビット線ＧＢＬ１〜ＧＢＬｐおよび補共通ビット線ＧＢＬＸ１〜ＧＢＬＸｐと平行に敷設されているので、垂直に敷設した場合に比較してチップ面積が増大することを防止できる。
【００５９】
Ｉ／Ｏ回路６は、センスアンプ、ライトアンプ、および、入出力回路から構成され、読み出されたデータをセンスアンプによって増幅して出力するとともに、入力されたデータをライトアンプで増幅してデータバスＤＢおよび補データバスＤＢＸに出力する。
【００６０】
次に、以上の第１の実施の形態の動作について説明する。
例えば、読み出し動作を例に挙げて説明すると、タイミング制御回路１に読み出し対象となるアドレスが入力されると、タイミング制御回路１は、このアドレスに基づいて、所定の制御信号をローデコーダ２、バンクデコーダ４、および、カラムデコーダ５に供給する。
【００６１】
ローデコーダ２は、タイミング制御回路１から供給された行入力アドレス信号をデコードし、ワード線ドライバ３にどのワード線をドライブすべきかを通知する。
【００６２】
ワード線ドライバ３は、ローデコーダ２の制御に応じて、所定のワード線をアクティブの状態にする。いまの例では、例えば、メモリセルＣ１１が読み出しの対象になっているとすると、メモリセルＣ１１〜Ｃｐ１に接続されているワード線がアクティブの状態にされ、その他はインアクティブの状態にされる。
【００６３】
すると、メモリセルＣ１１〜Ｃｐ１からデータが読み出され、分割ビット線ＢＬ１１〜ＢＬｐ１および補分割ビット線ＢＬＸ１１〜ＢＬＸｐ１に、読み出されたデータに対応する電圧が印加されることになる。
【００６４】
カラムデコーダ５は、タイミング制御回路１から供給された列入力アドレス信号をデコードし、その結果に応じて該当するカラムスイッチＣＳ１〜ＣＳｐをＯＮの状態にする。いまの例では、メモリセルＣ１１が選択されているので、図４に示す出力信号ＣＤ１が“Ｈ”の状態になる。その結果、トランスファーＧ１ｂ，Ｇ１ｃがＯＮの状態になり、共通ビット線ＧＢＬ１とデータバスＤＢが接続され、また、補共通ビット線ＧＢＬ１Ｘと補共通データバスＤＢＸとが接続される。
【００６５】
更に、出力信号ＣＯＬ１が“Ｈ”の状態になると、図３に示す、バンク制御回路ＢＣ１を構成するトランジスタＱ２がＯＮの状態になり、また、このとき、バンクデコーダ４からの信号は“Ｈ”の状態であるので、トランジスタＱ１もＯＮの状態になり、分割ビット線ＢＬ１１が共通ビット線ＧＢＬ１に接続されることになる。同様の動作は、補信号側でも実行されるので、補分割ビット線ＢＬＸ１１が補共通ビット線ＧＢＬＸ１に接続されることになる。
【００６６】
なお、このとき、他の列のバンク制御回路ＢＣ２〜ＢＣｐについては、列方向選択信号ＣＯＬ２〜ＣＯＬｐが“Ｌ”の状態であるのでＯＦＦの状態になる。その結果、分割ビット線ＢＬ２１〜ＢＬｐ１および補分割ビット線ＢＬＸ２１〜ＢＬＸｐ１は、共通ビット線ＧＢＬ２〜ＧＢＬｐおよび補共通ビット線ＧＢＬＸ２〜ＧＢＬＸｐには接続されないので、共通ビット線ＧＢＬ２〜ＧＢＬｐおよび補共通ビット線ＧＢＬＸ２〜ＧＢＬＸｐには電圧が出力されないことになる。その結果、これらの共通ビット線ＧＢＬ２〜ＧＢＬｐおよび補共通ビット線ＧＢＬＸ２〜ＧＢＬＸｐに対しては充放電電流が流れないので、その分の電力を削減することができる。
【００６７】
メモリセルＣ１１から読み出されたデータは、共通ビット線ＧＢＬ１および補共通ビット線ＧＢＬＸ１を介してデータバスＤＢおよび補データバスＤＢＸにそれぞれ出力される。
【００６８】
Ｉ／Ｏ回路６は、このようにして読み出されたデータを内蔵されているセンスアンプで所定の電圧まで昇圧した後、出力する。
なお、その他のメモリセルからの読み出し動作も、前述の場合と同様であるのでその説明は省略する。また、書き込み動作については、Ｉ／Ｏ回路６側からデータが読み込まれてメモリセルに供給される以外は、前述の場合と同様であるのでその説明も省略する。
【００６９】
以上に説明したように、本発明の実施の形態によれば、列方向選択信号によりアクセスの対象となっていないバンク制御回路についてはＯＦＦの状態になるようにしたので、不要な共通ビット線および補共通ビット線に対して充放電電流が流れることを防止し、その結果、装置全体の消費電力を削減することができる。
【００７０】
具体的には、本発明によれば、１／Ｎｃの共通ビット線のみ電位振幅が得られるため、ビット線階層方式でのビット線の充放電電流は、以下の式で表される。
【００７１】
【数６】
Ｉｂ＝（Ｃｂ／Ｎｂ・Ｖｂ ＋ Ｃｇ・Ｖｇ／Ｎｃ）・ｆ・Ｎ ・・・（６）
例えば、メモリアレイを４分割（Ｎｂ＝４）して、共通ビット線の容量がビット線の半分（Ｃｇ＝Ｃｂ／２）になったとして、１／８（Ｎｃ＝８）の列選択をすると、充放電電流は以下の式で表される。
【００７２】
【数７】
Ｉｂ ＝（Ｃｂ／４・Ｖｂ ＋ Ｃｂ／２・Ｖｇ／８）・ｆ・Ｎ ・・・（７）
更に、分割ビット線と共通ビット線の電位振幅が同じ（Ｖｂ＝Ｖｇ）であるとすると、充放電電流は以下のように表される。
【００７３】
【数８】
Ｉｂ＝５／１６・Ｃｂ・Ｖｂ・ｆ・Ｎ・５／１６
＝５／１６・Ｉｏ ・・・（８）
その結果、充電電流は１１／１６（６８．７５％）となり、大幅な電流削減となる。これは従来のビット線階層方式と比較して２．７５倍（＝６８．７５／２５）の削減効果である。
【００７４】
更に、共通ビット線の電圧振幅が大きいとき、例えば式（５）と同様の場合を計算すると、
【００７５】
【数９】
Ｉｂ＝（Ｃｂ／４・Ｖｂ＋Ｃｂ／２・１０・Ｖｂ／８）・ｆ・Ｎ
＝（１／４＋５／８）・Ｃｂ・Ｖｂ・ｆ・Ｎ
＝７／８・Ｉｏ ・・・（９）
となり、５倍以上の電流増加だったものを、７／８倍と大幅に抑えるとことができる。
【００７６】
また、本発明によれば、列方向選択線を共通ビット線および補共通ビット線と並走させるとともに、列方向選択線をカラムスイッチを制御するための信号と共用にするようにしたので、チップ面積を増加させることなく共通ビット線の活性／非活性を制御することが可能になる。例えば、列方向選択信号をカラムスイッチ選択信号と独立に設け、列方向選択信号の信号線をワードラインと並走させる構成とすると、複数のカラムデコーダ線およびバッファリング回路をバンク毎に敷設する必要がある。従って、その分面積が増加するが、本発明ではそのような面積の増大を防止することができる。
【００７７】
次に、本発明の第２の実施の形態について説明する。
図５は、本発明の第２の実施の形態の構成例を示す図である。なお、この図において図２の場合と対応する部分には同一の符号を付してあるのでその説明は省略する。
【００７８】
図５に示す例では、図２に示す場合と比較して、カラムスイッチＣＳ１〜ＣＳｐがそれぞれ書き込み専用のＷカラムスイッチＷＣＳ１〜ＷＣＳｐと、読み出し専用のＲカラムスイッチＲＣＳ１〜ＲＣＳｐに分割されている。
【００７９】
また、この図では、図２の場合と比較して、ＩＮＰＵＴ回路４０およびＯＵＴＰＵＴ回路４１が新たに設けられ、また、タイミング制御回路１からライトイネーブル信号ＷＥ，ＷＥＸが新たに設けられている。しかしながら、ＩＮＰＵＴ回路４０およびＯＵＴＰＵＴ回路４１は、図２に示すＩ／Ｏ回路６を入力機能および出力機能にそれぞれ分割したものであり、また、ライトイネーブル信号ＷＥ，ＷＥＸは、図２において不図示であったものを説明の便宜に鑑みて新たに表示したものである。
【００８０】
ここで、ＷカラムスイッチＷＣＳ１〜ＷＣＳｐは、データを書き込む際に、カラムデコーダ５の制御に応じてＯＮの状態になり、共通ビット線ＧＢＬ１〜ＧＢＬｐおよび補共通ビット線ＧＢＬＸ１〜ＧＢＬＸｐを書き込み用データバスＷＤＢおよび補書き込み用データバスＷＤＢＸにそれぞれ接続する。
【００８１】
また、ＲカラムスイッチＲＣＳ１〜ＲＣＳｐは、データを読み出す際に、カラムデコーダ５の制御に応じてＯＮの状態になり、共通ビット線ＧＢＬ１〜ＧＢＬｐおよび補共通ビット線ＧＢＬＸ１〜ＧＢＬＸｐを読み出し用データバスＲＤＢおよび補読み出し用データバスＲＤＢＸにそれぞれ接続する。
【００８２】
図６は、ＷカラムスイッチＷＣＳ１〜ＷＣＳｐおよびＲカラムスイッチＲＣＳ１〜ＲＣＳｐの詳細な構成例を示す図である。
ＷカラムスイッチＷＣＳ１およびＲカラムスイッチＲＣＳ１を例に挙げて説明すると、これらのスイッチは、ＡＮＤ素子６０、ＮＡＮＤ素子６１、Ｎチャネルトランジスタ６２，６５、Ｐチャネルトランジスタ６３，６４、および、インバータ６６，６７によって構成されている。
【００８３】
ここで、ＡＮＤ素子６０およびＮチャネルトランジスタ６２，６５がＷカラムスイッチＷＣＳ１に対応し、また、ＮＡＮＤ素子６１、Ｐチャネルトランジスタ６３，６４、および、インバータ６６，６７がＲカラムスイッチＲＣＳ１に対応している。なお、インバータ６６，６７は、ＷカラムスイッチＷＣＳ１またはＲカラムスイッチＲＣＳ１の何れに具備してもよい。または、これらとは別個独立の構成とすることも可能である。
【００８４】
次に、以上の実施の形態の動作について説明する。なお、第２の実施の形態の動作は、基本的には第１の実施の形態の動作と同様であるので、その差異点となる部分を中心にして以下に説明する。
【００８５】
図６に示す、Ｎチャネルトランジスタ６２，６５は、ＡＮＤ素子６０の出力が“Ｈ”の場合、即ち、カラムデコーダ５の出力信号ＣＤ１とライトイネーブル信号ＷＥが“Ｈ”の状態（データ書き込み状態）の場合にＯＮの状態になり、その結果、共通ビット線ＧＢＬ１と書き込み用データバスＷＤＢが接続され、また、補共通ビット線ＧＢＬＸ１と補書き込み用データバスＷＤＢＸが接続され、データの書き込みが可能になる。
【００８６】
一方、Ｐチャネルトランジスタ６３，６４は、ＮＡＮＤ素子６１の出力が“Ｌ”の場合、即ち、カラムデコーダ５の出力信号ＣＤ１と補ライトイネーブル信号ＷＥＸが“Ｈ”の状態（データ読み出し状態）の場合にＯＮの状態になり、その結果、共通ビット線ＧＢＬ１と読み出し用データバスＲＤＢが接続され、また、補共通ビット線ＧＢＬＸ１と補読み出し用データバスＷＤＢＸが接続され、データの読み出しが可能になる。
【００８７】
ところで、Ｎチャネルトランジスタ６２，６５がＯＮの状態である場合には、Ｐチャネルトランジスタ６３，６５はＯＦＦの状態であり、また、Ｐチャネルトランジスタ６３，６４がＯＮの状態である場合には、Ｎチャネルトランジスタ６２，６５はＯＦＦの状態となる。その結果、共通ビット線ＧＢＬ１および補共通ビット線ＧＢＬＸ１は、読み出し時には読み出し用データバスＲＤＢおよび補読み出し用データバスＲＤＢＸのみに接続され、書き込み時には書き込み用データバスＷＤＢおよび補書き込み用データバスＷＤＢＸのみに接続されるので、例えば、読み出し時に書き込み用データバスおよび補書き込み用データバスが負荷になることを防止することができる。
【００８８】
以上に説明したように、本発明の第２の実施の形態によれば、カラムスイッチを書き込み用のＷカラムスイッチＷＣＳ１〜ＷＣＳｐと読み出し用のＲカラムスイッチＲＣＳ１〜ＲＣＳｐに分割し、読み出し動作中は書き込み用のＷカラムスイッチＷＣＳ１〜ＷＣＳｐをＯＦＦの状態にし、また、書き込み中は読み出し用のＲカラムスイッチＲＣＳ１〜ＲＣＳｐをＯＦＦの状態にするようにしたので、読み出し時および書き込み時の駆動負荷を減少させることが可能になり、その結果、装置全体の消費電力を削減することが可能になる。
【００８９】
次に、本発明の第３の実施の形態について説明する。
図７は、本発明の第３の実施の形態の構成例を示す図である。なお、この図において、図２に示す場合と対応する部分には同一の符号を付してあるのでその説明は省略する。
【００９０】
本発明の第３の実施の形態では、図２の場合に比較して、Ｉ／Ｏ回路６がＩＮＰＵＴ回路４０およびＯＵＴＰＵＴ回路４１に分割されているとともに、カラムスイッチＣＳ１〜ＣＳｐがＷカラムスイッチＷＣＳ１〜ＷＣＳｐとマルチプレクサ回路８０とに分割されている。なお、その他の構成は、図２の場合と同様である。
【００９１】
ここで、マルチプレクサ回路８０は、カラムデコーダ５からの出力に応じて、共通ビット線ＧＢＬ１〜ＧＢＬｐの出力を選択し、ＯＵＴＰＵＴ回路４１に出力する。
【００９２】
図８は、マルチプレクサ回路８０の詳細な構成例を示す図である。この図に示すように、マルチプレクサ回路８０は、クロックトインバータ８０−１〜８０−ｐによって構成されている。クロックトインバータ８０−１〜８０−ｐは、カラムデコーダ５の出力信号ＣＤ１〜ＣＤｐが“Ｈ”の状態である場合には、ＣＤＸ１〜ＣＤＸｐ信号を反転して出力し、それ以外の場合にはハイインピーダンス状態になる。
【００９３】
次に、本発明の第３の実施の形態の動作について説明する。
例えば、メモリセルＣ１１が読み出し対象になった場合には、前述の第１の実施の形態の場合と同様に、バンク制御回路ＢＣ１がＯＮの状態になるので、メモリセルＣ１１から読み出されたデータは、共通ビット線ＧＢＬ１を介してマルチプレクサ回路８０のクロックトインバータ８０−１に供給される。
【００９４】
このとき、カラムデコーダ５からの出力信号ＣＤ１は“Ｈ”の状態であり、その他の信号は“Ｌ”の状態であるので、クロックトインバータ８０−１は動作状態になり、その他のクロックトインバータ８０−２〜８０−ｐはハイインピーダンス状態になるので、共通ビット線ＧＢＬ１に印加されている信号が反転されてＯＵＴＰＵＴ回路４１に供給される。
【００９５】
ところで、クロックトインバータ８０−１〜８０−ｐの入力端子は、それを構成するトランジスタのゲートに接続されている。一方、図２に示す回路では、カラムスイッチＣＳ１〜ＣＳｐの入力端子（共通ビット線ＧＢＬ１〜ＧＢＬｐおよび補共通ビット線ＧＢＬＸ１〜ＧＢＬＸｐ）はそれを構成するトランジスタのドレインまたはソースに接続されている。ここで、ソース−ドレインを信号が通過する際には、そのＯＮ抵抗によって信号が劣化することがあるので、図２の方法ではメモリセルから読み出された信号がカラムスイッチを通過する際に劣化してしまう場合がある。しかしながら、本実施の形態のように、メモリセルから読み出されたデータをゲートに入力するようにすると、そのような信号の劣化を防止することが可能になる。
【００９６】
マルチプレクサ回路８０からの出力を受けたＯＵＴＰＵＴ回路４１は、供給された信号をセンスアンプで増幅した後、出力する。
なお、書き込み動作の場合には、ＩＮＰＵＴ回路４０を介して入力されたデータがＷカラムスイッチＷＣＳ１〜ＷＣＳｐを介して所望のメモリセルに供給される。例えば、メモリセルＣ１１が書き込み対象である場合には、ＷカラムスイッチＷＣＳ１がＯＮの状態になり、ＩＮＰＵＴ回路４０を介して入力されたデータが共通ビット線ＧＢＬ１および補共通ビット線ＧＢＬＸ１に供給される。次に、バンク制御回路ＢＣ１がＯＮの状態にされ、共通ビット線ＧＢＬ１および補共通ビット線ＧＢＬＸ１と分割ビット線ＢＬ１１および補分割ビット線ＢＬＸ１１がそれぞれ接続され、データが分割ビット線ＢＬ１１および補分割ビット線ＢＬＸ１１に供給される。このとき、ワード線ドライバ３によってメモリセルＣ１１がアクティブの状態にされているので、分割ビット線ＢＬ１１および補分割ビット線ＢＬＸ１１からメモリセルＣ１１にデータが書き込まれることになる。
【００９７】
以上の実施の形態によれば、読み出したデータについては、クロックトインバータを有するマルチプレクサ回路８０によって選択するようにしたので、信号の劣化を防止することが可能になる。
【００９８】
図９は、マルチプレクサ回路８０の他の構成例を示す図である。この図の例は、メモリセルが行方向に８個配置されている場合（ｐ＝８である場合）の構成例であり、マルチプレクサ回路８０は、ＮＡＮＤ素子８０ａ〜８０ｄ，８０ｇおよびＮＯＲ素子８０ｅ，８０ｆによって構成されている。
【００９９】
ここで、ＮＡＮＤ素子８０ａは、共通ビット線ＧＢＬ１とＧＢＬ２の論理積を求めた結果を反転して出力する。ＮＡＮＤ素子８０ｂ〜８０ｄは、共通ビット線ＧＢＬ３とＧＢＬ４、ＧＢＬ５とＧＢＬ６、ＧＢＬ７とＧＢＬ８のそれぞれの論理積を求めた結果を反転して出力する。
【０１００】
ＮＯＲ素子８０ｅは、ＮＡＮＤ素子８０ａと８０ｂの出力の論理和を求めた結果を反転して出力する。また、ＮＯＲ素子８０ｆは、ＮＡＮＤ素子８０ｃと８０ｄの出力の論理和を求めた結果を反転して出力する。
【０１０１】
ＮＡＮＤ素子８０ｇは、ＮＯＲ素子８０ｅと８０ｆの出力の論理積を反転した結果を出力する。
このような回路によれば、共通ビット線ＧＢＬ１〜ＧＢＬ８の全てが“Ｈ”の状態である場合には、ＮＡＮＤ素子８０ｇから“Ｌ”が出力され、また、これらの何れか一つが“Ｌ”の状態である場合には“Ｈ”が出力されるので、実質的に図８の構成例と同様の動作を実現することができる。
【０１０２】
また、この実施の形態の場合も、共通ビット線ＧＢＬ１〜ＧＢＬ８は、ＮＡＮＤ素子８０ａ〜８０ｄに接続されており、一般的にＮＡＮＤ素子の入力端子はゲート端子に接続されているので、図８の場合と同様に、メモリセルから読み出された信号が劣化することを防止できる。
【０１０３】
次に、本発明の第４の実施の形態について説明する。
図１０は、本発明の第４の実施の形態の構成例を示す図である。なお、この図において、図７の場合と対応する部分には同一の符号を付してあるのでその説明は省略する。
【０１０４】
この実施の形態では、図７に示す場合と比較して、プリチャージ回路ＰＣ１〜ＰＣｐがプリチャージ回路ＮＰＣ１〜ＮＰＣｐに置換されている。その他の構成は、図７の場合と同様である。
【０１０５】
図１１は、プリチャージ回路ＮＰＣ１〜ＮＰＣｐおよびＷカラムスイッチＷＣＳ１〜ＷＣＳｐの詳細な構成例を示す図である。ここで、プリチャージ回路ＮＰＣ１およびＷカラムスイッチＷＣＳ１を例に挙げて説明すると、プリチャージ回路ＮＰＣ１は、Ｐチャネルトランジスタ１０３，１０４によって構成されている。また、ＷカラムスイッチＷＣＳ１は、ＡＮＤ素子１００、Ｎチャネルトランジスタ１０１，１０２、および、インバータ１０５，１０６によって構成されている。なお、マルチプレクサ回路８０は、図９と同様の構成とされている。
【０１０６】
次に、以上の実施の形態の動作について説明する。
先ず、読み出し動作について説明する。例えば、メモリセルＣ１１からデータを読み出す場合、前述の場合と同様に、ワード線ドライバ３によってメモリセルＣ１１が選択されるとともに、バンク制御回路ＢＣ１がＯＮの状態にされ、データが共通ビット線ＧＢＬ１および補共通ビット線ＧＢＬＸ１に読み出される。
【０１０７】
このとき、図１１に示すライトイネーブル信号ＷＥは“Ｌ”の状態であるので、ＡＮＤ素子１００の出力は“Ｌ”の状態になり、Ｎチャネルトランジスタ１０１，１０２はＯＦＦの状態になる。その結果、メモリセルＣ１１から読み出されたデータは、書き込み用データバスＷＤＢおよび補書き込み用データバスＷＤＢＸには供給されず、マルチプレクサ回路８０にのみ供給され、出力されることになる。
【０１０８】
このとき、カラムデコーダ５の出力信号ＣＤ１〜ＣＤｐは、ＣＤ１以外は全て“Ｌ”の状態である。従って、Ｐチャネルトランジスタ１０３，１０４はＯＦＦの状態になり、その他の列に対応するＰチャネルトランジスタは全てＯＮの状態になる。ところで、Ｐチャネルトランジスタは、電源に接続されているので、共通ビット線ＧＢＬ２〜ＧＢＬｐおよび補共通ビット線ＧＢＬＸ２〜ＧＢＬＸｐは電源電圧によってプリチャージされることになる。なお、このとき、ＷカラムスイッチＷＣＳ２〜ＷＣＳｐは全てＯＦＦの状態になっているので、電源電圧が書き込み用データバスＷＤＢおよび補書き込み用データバスＷＤＢＸに印加されることはない。
【０１０９】
続いて、書き込み動作について説明する。例えば、メモリセルＣ１１にデータを書き込む場合、前述の場合と同様に、ワード線ドライバ３によってメモリセルＣ１１が選択されるとともに、バンク制御回路ＢＣ１がＯＮの状態にされ、共通ビット線ＧＢＬ１および補共通ビット線ＧＢＬＸ１がメモリセルＣ１１に接続される。
【０１１０】
このとき、図１１に示すライトイネーブル信号ＷＥは“Ｈ”の状態であり、また、カラムデコーダ５の出力信号ＣＤ１は“Ｈ”の状態であるので、ＡＮＤ素子１００の出力は“Ｈ”の状態になり、Ｎチャネルトランジスタ１０１，１０２はＯＮの状態になる。その結果、書き込み用データバスＷＤＢおよび補書き込み用データバスＷＤＢＸがメモリセルＣ１１に接続され、データの書き込みが可能になる。
【０１１１】
また、カラムデコーダ５の出力信号ＣＤ１〜ＣＤｐは、ＣＤ１以外は全て“Ｌ”の状態である。従って、Ｐチャネルトランジスタ１０３，１０４はＯＦＦの状態になり、その他の列に対応するＰチャネルトランジスタは全てＯＮの状態になる。ところで、前述の場合と同様に、Ｐチャネルトランジスタは、電源に接続されているので、共通ビット線ＧＢＬ２〜ＧＢＬｐおよび補共通ビット線ＧＢＬＸ２〜ＧＢＬＸｐは電源電圧によってプリチャージされることになる。なお、このとき、ＷカラムスイッチＷＣＳ２〜ＷＣＳｐは全てＯＦＦの状態になっているので、電源電圧が書き込み用データバスＷＤＢおよび補書き込み用データバスＷＤＢＸに印加されることはない。
【０１１２】
以上のように、読み出しまたは書き込みの対象となっている列以外は、プリチャージ回路ＰＣ１〜ＰＣｐによって共通ビット線ＧＢＬ１〜ＧＢＬｐおよび補共通ビット線ＧＢＬＸ１〜ＧＢＬＸｐをプリチャージ状態にするようにしたので、共通ビット線ＧＢＬ１〜ＧＢＬｐおよび補共通ビット線ＧＢＬＸ１〜ＧＢＬＸｐがフローティング状態になることを回避することができ、その結果、外部ノイズに対する耐カップリング特性を向上させることが可能になる。
【０１１３】
次に、本発明の第５の実施の形態について説明する。
図１２は、本発明の第５の実施の形態の構成例を示す図である。本発明の第５の実施の形態では、図１２に示すように、共通ビット線と、列方向選択信号線との間に電源線が配置されている。即ち、図１２の例では、第（Ｎ−１）列から第（Ｎ＋１）列までの配線の配置状態が例示列挙されており、第Ｎ列が読み出しの対象となっている状態を示している。
【０１１４】
この例では、第Ｎ列を例に挙げて説明すると、共通ビット線ＧＢＬＮと列方向選択信号線ＣＯＬＮとの間には、電源電圧線ＶＤＤが配置されており、これら３つの配線は全て同一の配線層に配置されている。
【０１１５】
このように、共通ビット線ＧＢＬＮおよび列方向選択信号線ＣＯＬＮが同一の配線層に配置されている場合には、小信号が出力されるデータの読み出し時において、列方向選択信号線ＣＯＬＮから共通ビット線ＧＢＬＮに対してノイズが漏洩する場合がある。
【０１１６】
そこで、共通ビット線ＧＢＬＮと列方向選択信号線ＣＯＬＮとの間に、電圧が常に一定である電源電圧線ＶＤＤを配置することにより、共通ビット線ＧＢＬＮをシールドし、ノイズの漏洩を防止することができる。
【０１１７】
なお、以上の実施の形態では、電源電圧線ＶＤＤを配置するようにしたが、接地線を配置することでも同等の効果を得ることが出来る。また、データの読み出し時には一定の電圧を保持する配線を配置することでも同等の効果を期待できる。
【０１１８】
また、以上の実施の形態では、共通ビット線ＧＢＬ１〜ＧＢＬｐのみを例に挙げて説明したが、補共通ビット線ＧＢＬＸ１〜ＧＢＬＸｐに対しても同様の方法によりこれらをシールドすることが可能である。
【０１１９】
更に、以上の実施の形態では、共通ビット線ＧＢＬ１〜ＧＢＬｐと列方向選択信号ＣＯＬ１〜ＣＯＬｐとを同一の階層に配置するようにしたが、これらを異なる階層に配置することも可能である。そのような構成によれば、電源電圧線等をその間に配置しないでも、ノイズの漏洩を防止することができる。
【０１２０】
次に、本発明の第６の実施の形態について説明する。
図１３は、本発明の第６の実施の形態の構成例を示す図である。なお、この図では、発明の重要部分のみが記載されている。
【０１２１】
図１３の例では、第１列目のバンクＢ１は、メモリセルＣ１１〜Ｃ１４によって構成され、メモリセルＣ１１，Ｃ１２の一方の出力は、ＮＡＮＤ素子１３０の一方の端子に接続され、メモリセルＣ１３，Ｃ１４の一方の出力は、ＮＡＮＤ素子１３０の他方の端子に接続されている。
【０１２２】
第１列目のバンクＢ２は、メモリセルＣ２１〜Ｃ２４によって構成され、メモリセルＣ２１，Ｃ２２の一方の出力は、ＮＡＮＤ素子１３１の一方の端子に接続され、メモリセルＣ２３，Ｃ２４の一方の出力は、ＮＡＮＤ素子１３１の他方の端子に接続されている。
【０１２３】
ＮＡＮＤ素子１３０の出力は、Ｎチャネルトランジスタ１３３に入力されており、また、ＮＡＮＤ素子１３１の出力は、Ｎチャネルトランジスタ１３４に入力されている。
【０１２４】
Ｎチャネルトランジスタ１３３は、列方向選択信号ＣＯＬ１と共通ビット線ＧＢＬ１とに接続されている。また、Ｎチャネルトランジスタ１３４も同様に、列方向選択信号ＣＯＬ１と共通ビット線ＧＢＬ１とに接続されている。
【０１２５】
次に、以上の実施の形態の動作について説明する。
例えば、メモリセルＣ１１が読み出しの対象となっている場合を例に挙げて説明する。その場合、先ず、ワード線によってメモリセルＣ１１が選択され、メモリセルＣ１１に記憶されているデータが出力される。
【０１２６】
なお、ＮＡＮＤ素子１３０，１３１の入力端子に接続されている側の分割ビット線は“Ｈ”レベルにプルアップされているので、選択されたメモリセルＣ１１を含む分割ビット線は記憶されているデータに応じて“Ｈ”または“Ｌ”の状態になり、それ以外の分割ビット線については“Ｈ”の状態となる。
【０１２７】
従って、メモリセルＣ１１の出力が“Ｌ”の状態である場合には、ＮＡＮＤ素子１３０の上側の入力端子は“Ｌ”の状態になり、下側の入力端子は“Ｈ”の状態になる。その結果、ＮＡＮＤ素子１３０の出力は“Ｈ”の状態になるので、Ｎチャネルトランジスタ１３３はＯＮの状態になる。
【０１２８】
ここで、列方向選択信号ＣＯＬ１の選択された状態を“Ｌ”とすると、Ｎチャネルトランジスタ１３３がＯＮの状態になり、ＧＢＬ１は“Ｌ”になる。
なお、ＮＡＮＤ素子１３１については、その入力が共に“Ｈ”の状態であるので、出力が“Ｌ”の状態になる。その結果、Ｎチャネルトランジスタ１３４はＯＦＦの状態になり、共通ビット線ＧＢＬ１の状態には影響しない。
【０１２９】
一方、メモリセルＣ１１から読み出されたデータが“Ｈ”の状態である場合には、ＮＡＮＤ素子１３０の出力は“Ｌ”の状態になり、また、ＮＡＮＤ素子１３１の出力も前述のように“Ｌ”の状態になるので、Ｎチャネルトランジスタ１３３は、ＯＦＦの状態になり、ＧＢＬ１は“Ｈ”の状態になる。
【０１３０】
また、第１列以外では、全てのＮＡＮＤ素子（図示せず）の出力が“Ｌ”の状態になるので、ＧＢＬ２〜ＧＢＬｐは全て“Ｈ”の状態になる。その結果、第１列のみからデータが出力されることになる。
【０１３１】
以上の説明は、読み出し対象がメモリセルＣ１１である場合についてであるが、他のメモリセルが読み出し対象となった場合でも、前述の場合と同様の動作により、データが読み出されることになる。
【０１３２】
また、以上の説明では、第１列のメモリセルについての説明であるが、それ以外の列についても同様の動作により、データを読み出すことが可能になる。
以上の実施の形態によれば、図２の実施の形態に比較して、バンクデコーダが不要になるので、回路を簡素化することにより、チップ面積を削減することが可能になる。
【０１３３】
次に、本発明の第７の実施の形態について説明する。
図１４は、本発明の第７の実施の形態の構成例を示す図である。なお、この図において図１３と対応する部分には同一の符号を付してあるので、その説明は省略する。
【０１３４】
この図の例では、Ｎチャネルトランジスタ１４０〜１４３のソース（またはドレイン）端子は列方向選択信号ＣＯＬ１〜ＣＯＬ４にそれぞれ接続され、ドレイン（またはソース）端子は共通ビット線ＧＢＬＣに全て接続されている。なお、Ｎチャネルトランジスタ１４０のゲートは、第１列目のバンクＢ１に対応するＮＡＮＤ素子１３０に接続され、Ｎチャネルトランジスタ１４１〜１４３のゲートは、第２列目〜第４列目のバンクＢ１に対応するＮＡＮＤ素子（不図示）にそれぞれ接続されている。
【０１３５】
また、Ｎチャネルトランジスタ１５０〜１５３のソース（またはドレイン）端子は列方向選択信号ＣＯＬ１〜ＣＯＬ４にそれぞれ接続され、ドレイン（またはソース）端子は共通ビット線ＧＢＬＣに全て接続されている。なお、Ｎチャネルトランジスタ１５０のゲートは、第１列目のバンクＢ２に対応するＮＡＮＤ素子１３１に接続され、Ｎチャネルトランジスタ１５１〜１５３のゲートは、第２列目〜第４列目のバンクＢ２に対応するＮＡＮＤ素子（不図示）にそれぞれ接続されている。
【０１３６】
なお、その他の構成は、図１３の場合と同様である。
次に、本発明の第７の実施の形態の動作について説明する。
前述のように、メモリセルＣ１１が読み出しの対象となっているとすると、メモリセルＣ１１に格納されているデータが“Ｌ”の場合には、ＮＡＮＤ素子１３０の出力は“Ｈ”の状態になる。その結果、Ｎチャネルトランジスタ１４０がＯＮの状態になり、列方向選択信号ＣＯＬ１に印加されている電圧が共通ビット線ＧＢＬＣに供給されることになる。列方向選択信号ＣＯＬ１の選択された状態を“Ｌ”とすると、共通ビット線ＧＢＬＣは、“Ｌ”の状態になる。
【０１３７】
また、Ｎチャネルトランジスタ１５０は、ＮＡＮＤ素子１３１の出力が“Ｌ”の状態であるのでＯＦＦの状態になる。また、その他のＮチャネルトランジスタ１４１〜１４３およびＮチャネルトランジスタ１５１〜１５３は全てＯＦＦの状態になる。従って、Ｎチャネルトランジスタ１４１〜１４３およびＮチャネルトランジスタ１５０〜１５３は、共通ビット線ＧＢＬＣに対しては影響を与えない。
【０１３８】
一方、メモリセルＣ１１に格納されているデータが“Ｈ”の場合には、ＮＡＮＤ素子１３０の出力は“Ｌ”の状態になる。このとき、Ｎチャネルトランジスタ１５０は、ＮＡＮＤ素子１３１の出力が“Ｌ状態であるのでＯＦＦの状態になる。また、その他のＮチャネルトランジスタ１４１〜１４３およびＮチャネルトランジスタ１５１〜１５３は全てＯＦＦの状態になるので、共通ビット線ＧＢＬＣは、“Ｈ”の状態になる。
【０１３９】
従って、共通ビット線ＧＢＬＣには、読み出し対象となっているメモリセルから出力されたデータと同相の論理で供給されることになる。なお、このような動作は、何れのメモリセルが選択された場合でも同様に実行されるので、メモリセルに格納されているデータを読み出すことが可能になる。
【０１４０】
従って、以上の実施によれば、図１３の場合と比較して、共通ビット線がＧＢＬＣの一本のみでよいので、図１３の場合に比較して配線の本数を減少させ、その結果として、チップ面積を更に削減とが可能になる。また、ＧＢＬの負荷を減少させることにより、半導体記憶装置の動作を高速化することが可能になる。
【０１４１】
最後に、第１乃至第７の実施の形態で示した回路は、ほんの一例であり、本発明がこのような場合にのみ限定されるものではないことはいうまでもない。
（付記１） メモリセルが接続されるビット線が列方向に複数に分割された分割ビット線と、分割ビット線に出力された電圧を列単位で取り出す共通ビット線とを有する半導体記憶装置において、
行入力アドレス信号に応じて行方向の所定のメモリセル群を選択する行方向選択回路と、
列入力アドレス信号に応じて列方向の所定のメモリセル群を選択する列方向選択回路と、
前記行方向選択回路によって選択されたメモリセル群のそれぞれに接続されている分割ビット線のうち、前記列方向選択回路によって選択された列に対応する分割ビット線を対応する共通ビット線に接続し、それ以外の列の分割ビット線については接続しない断続回路と、
を有することを特徴とする半導体記憶装置。
【０１４２】
（付記２） 前記分割ビット線および共通ビット線は、通常の信号用の通常信号線と、補信号用の補信号線の対になっていることを特徴とする付記１記載の半導体記憶装置。
【０１４３】
（付記３） 前記断続回路は、分割ビット線毎に配置されており、
前記列方向選択回路の選択結果に応じて各断続回路を制御するための列方向選択信号線が前記共通信号線に平行して配置されていることを特徴とする付記１記載の半導体記憶装置。
【０１４４】
（付記４） 前記共通ビット線と、前記列方向選択信号線とは同一の配線層に配置されており、同一列の前記共通ビット線と前記列方向選択信号線との間には、読み出し時において所定の電位を維持する信号線が配置されていることを特徴とする付記３記載の半導体記憶装置。
【０１４５】
（付記５） 前記所定の電位を維持する信号線は、電源電圧線、接地電圧線、または、書き込みに係る所定の信号線であることを特徴とする付記３記載の半導体記憶装置。
【０１４６】
（付記６） 前記共通ビット線と、前記列方向選択信号線とは異なる配線層に配置されていることを特徴とする付記３記載の半導体記憶装置。
（付記７） 前記共通ビット線は、前記列方向選択回路の選択結果に応じてＯＮまたはＯＦＦの状態となるカラムスイッチを介して共通データバスに接続されており、
前記列方向選択信号は、前記カラムスイッチの制御信号と共用されていることを特徴とする付記３記載の半導体記憶装置。
【０１４７】
（付記８） 前記カラムスイッチは、書き込み専用のカラムスイッチと、読み出し専用のカラムスイッチとを有し、
前記書き込み専用のカラムスイッチは、書き込み用共通データバスに接続され、前記読み出し専用のカラムスイッチは、読み出し用共通データバスに接続されていることを特徴とする付記７記載の半導体記憶装置。
【０１４８】
（付記９） 前記共通ビット線は、マルチプレクサを介して読み出し用共通データバスに接続されており、
前記マルチプレクサを構成するトランジスタのゲートに対して各共通ビット線が接続されていることを特徴とする付記１記載の半導体記憶装置。
【０１４９】
（付記１０） 前記共通ビット線をプリチャージするプリチャージ回路と、
前記列選択回路によって選択された列に対応するプリチャージ回路については非動作状態とし、他のプリチャージ回路については動作状態に制御するプリチャージ回路制御回路と、
を更に有することを特徴とする付記１記載の半導体記憶装置。
【０１５０】
（付記１１） 前記分割ビット線単位で設けられたトランジスタを有し、
前記トランジスタは、各列を構成する前記共通ビット線と、前記列選択信号線とを、前記分割ビット線の電圧に応じて接続または非接続の状態にすることを特徴とする付記１記載の半導体記憶装置。
【０１５１】
（付記１２） 前記列毎の共通ビット線が１本に統合され、全ての列の出力が合成されて出力されることを特徴とする付記１１記載の半導体記憶装置。
【０１５２】
【発明の効果】
以上説明したように本発明では、メモリセルが接続されるビット線が列方向に複数に分割された分割ビット線と、分割ビット線に出力された電圧を列単位で取り出す共通ビット線とを有する半導体記憶装置において、行入力アドレス信号に応じて行方向の所定のメモリセル群を選択する行方向選択回路と、列入力アドレス信号に応じて列方向の所定のメモリセル群を選択する列方向選択回路と、行方向選択回路によって選択されたメモリセル群のそれぞれに接続されている分割ビット線のうち、列方向選択回路によって選択された列に対応する分割ビット線を対応する共通ビット線に接続し、それ以外の列の分割ビット線については接続しない断続回路と、を設けるようにしたので、アクセス対象になっていない共通ビット線に対する充放電電流の発生を防止することにより、装置全体の消費電力を削減することが可能になる。
【図面の簡単な説明】
【図１】本発明の動作原理を説明する原理図である。
【図２】本発明の第１の実施の形態の構成例を示す回路図である。
【図３】図２に示すバンク制御回路の詳細な構成例を示す回路図である。
【図４】図２に示すカラムスイッチの詳細な構成例を示す回路図である。
【図５】本発明の第２の実施の形態の構成例を示す回路図である。
【図６】図５に示すＷカラムスイッチおよびＲカラムスイッチの詳細な構成例を示す回路図である。
【図７】本発明の第３の実施の形態の構成例を示す回路図である。
【図８】図７に示すマルチプレクサ回路の詳細な構成例を示す回路図である。
【図９】図７に示すマルチプレクサ回路の他の詳細な構成例を示す回路図である。
【図１０】本発明の第４の実施の形態の構成例を示す回路図である。
【図１１】図１０に示すプリチャージ回路の詳細な構成例を示す回路図である。
【図１２】本発明の第５の実施の形態の構成例を示す回路図である。
【図１３】本発明の第６の実施の形態の構成例を示す回路図である。
【図１４】本発明の第７の実施の形態の構成例を示す回路図である。
【図１５】従来の半導体記憶装置の構成例を示す回路図である。
【符号の説明】
Ｂ１〜Ｂｎ バンク
ＣＳ 列方向選択回路
Ｃ１１〜Ｃ１ｍ，Ｃｐ１〜Ｃｐｍ メモリセル
ＲＳ 行方向選択回路
Ｓ１〜Ｓｐ 断続回路
ＢＬ１１〜ＢＬｐ１ 分割ビット線
ＢＬＸ１１〜ＢＬＸｐ１ 補分割ビット線
ＧＢＬ１〜ＧＢＬｐ 共通ビット線
ＧＢＬＸ１〜ＧＢＬＸｐ 補共通ビット線
ＣＯＬ１〜ＣＯＬｐ 列方向選択信号線
１ タイミング制御回路
２ ローデコーダ
３ ワード線ドライバ
４ バンクデコーダ
５ カラムデコーダ
６ Ｉ／Ｏ回路
ＢＣ１〜ＢＣｐ バンク制御回路
ＰＣ１〜ＰＣｐ プリチャージ回路
ＣＳ１〜ＣＳｐ カラムスイッチ
ＷＣＳ１〜ＷＣＳｐ Ｗカラムスイッチ
ＲＣＳ１〜ＲＣＳｐ Ｒカラムスイッチ
４０ ＩＮＰＵＴ回路
４１ ＯＵＴＰＵＴ回路
８０ マルチプレクサ回路
【発明の属する技術分野】
本発明は半導体記憶装置に関し、特に、メモリセルが接続されるビット線が列方向に複数に分割された分割ビット線と、分割ビット線に出力された電圧を列単位で取り出す共通ビット線とを有する半導体記憶装置に関する。
【０００２】
【従来の技術】
ＲＡＭ（Random Access Memory）の低消費電力化、高速化を可能とするビット線階層方式が提案されている。ビット線階層方式では、メモリアレイを複数のバンクに分割する。各バンク内の分割ビット線は実際にメモリセルに接続される。この分割ビット線と平行して共通ビット線が各バンクをまたがって設けられる。共通ビット線はメモリセルに接続されていないため、単位長さあたりの負荷容量が分割ビット線よりも小さい。従って、ビット線階層方式を用いると、階層化しない場合と比較して高速かつ低消費電力な読み出しおよび書き込み動作が可能となる。
【０００３】
なお、従来のビット線階層方式は、例えば、「低消費電力、高速ＬＳＩ技術」（リアライズ社、１９９８）のＰ１８７や、特開２０００−２０７８８６号公報に開示されている。
【０００４】
ビット線分割方式を用いたスタティック型ＲＡＭ（以下、ＳＲＡＭと称する）のブロック図の一例を図１５に示す。この図に示すように、従来のＳＲＡＭは、タイミング制御回路１、ローデコーダ２、ワード線ドライバ３、バンクデコーダ４、カラムデコーダ５、バンクＢ１〜Ｂｎ、プリチャージ回路ＰＣ１〜ＰＣｐ、カラムスイッチＣＳ１〜ＣＳｐ、および、Ｉ／Ｏ回路６によって構成されている。
【０００５】
ここで、タイミング制御回路１は、アドレス信号、クロック信号、および、制御信号を入力し、これらの信号に基づいて、ローデコーダ２、バンクデコーダ４、カラムデコーダ５、および、プリチャージ回路ＰＣ１〜ＰＣｐを制御する。
【０００６】
ローデコーダ２は、タイミング制御回路１から供給された行入力アドレス信号をデコードし、その結果に応じてワード線ドライバ３を制御して行方向の所定のメモリセル群を選択する。
【０００７】
カラムデコーダ５は、タイミング制御回路１から供給された列入力アドレス信号をデコードし、その結果に応じてカラムスイッチＣＳ１〜ＣＳｐを制御し、所定のメモリセル群を選択する。
【０００８】
ワード線ドライバ３は、ローデコーダ２の制御に応じて、行方向の所定のメモリセル群を選択する。
バンクデコーダ４は、タイミング制御回路１の制御に応じて、バンクＢ１〜Ｂｎを選択するために各バンクに具備されているバンク制御回路ＢＣ１〜ＢＣｐを制御する。
【０００９】
バンクＢ１〜Ｂｎは、メモリセル群が列方向に所定の個数単位（この例ではｍ個単位）で分割されて構成されている。データを読み出す場合またはデータを書き込む場合には、ワード線ドライバ３によって所定のメモリセルが選択され、対応する分割ビット線ＢＬ１１〜ＢＬｐ１および補分割ビット線ＢＬＸ１１〜ＢＬＸｐ１と接続され、また、バンク制御回路ＢＣ１〜ＢＣｐによって所定のバンクが選択され、共通ビット線ＧＢＬ１〜ＧＢＬｐ、および、補共通ビット線ＧＢＬＸ１〜ＧＢＬＸｐに接続される。
【００１０】
メモリセル（ＭＣ）Ｃ１１〜Ｃ１ｍ，・・・，Ｃｐ１〜Ｃｐｍは、データを記憶する最小単位である。
バンク制御回路ＢＣ１〜ＢＣｐは、バンクデコーダ４の制御に応じてＯＮまたはＯＦＦの状態となり、分割ビット線ＢＬ１１〜ＢＬｐ１および補分割ビット線ＢＬＸ１１〜ＢＬＸｐ１を、共通ビット線ＧＢＬ１〜ＧＢＬｐおよび補共通ビット線ＧＢＬＸ１〜ＧＢＬＸｐに接続する。
【００１１】
プリチャージ回路ＰＣ１〜ＰＣｐは、タイミング制御回路１の制御に応じて、読み出し動作の終了後、電荷を失った共通ビット線ＧＢＬ１〜ＧＢＬｐおよび補共通ビット線ＧＢＬＸ１〜ＧＢＬＸｐに対して電荷を補充するプリチャージ動作を行う。
【００１２】
カラムスイッチＣＳ１〜ＣＳｐは、カラムデコーダ５の制御に応じて、ＯＮまたはＯＦＦの状態になり、所定の列の共通ビット線ＧＢＬ１〜ＧＢＬｐおよび補共通ビット線ＧＢＬＸ１〜ＧＢＬＸｐを、データバスＤＢおよび補データバスＤＢＸにそれぞれ接続する。
【００１３】
Ｉ／Ｏ回路６は、センスアンプ、ライトアンプ、および、入出力回路から構成され、読み出されたデータをセンスアンプによって増幅して出力するとともに、入力されたデータをライトアンプで増幅してデータバスＤＢおよび補データバスＤＢＸに送出する。
【００１４】
なお、この図においては、バンクＢ１のみの詳細を示してあるが、バンクＢ２〜ＢｎについてもバンクＢ１と同様の構成とされている。
次に、以上の従来例の動作について説明する。
【００１５】
先ず、メモリセルＣ１１からデータを読み出す場合を例に挙げて説明する。タイミング制御回路１に読み出し対象となるアドレスが入力されると、タイミング制御回路１は、このアドレスに基づいて、所定の制御信号をローデコーダ２、バンクデコーダ４、および、カラムデコーダ５に供給する。
【００１６】
ローデコーダ２は、タイミング制御回路１から供給された行入力アドレス信号をデコードし、ワード線ドライバ３にどのワード線を選択すべきかを通知する。
ワード線ドライバ３は、ローデコーダ２の制御に応じて、所定のワード線をアクティブの状態にする。いまの例では、メモリセルＣ１１が読み出しの対象になっているので、メモリセルＣ１１〜Ｃｐ１に接続されているワード線がアクティブの状態にされ、その他はインアクティブの状態にされる。
【００１７】
すると、メモリセルＣ１１〜Ｃｐ１からデータが読み出され、分割ビット線ＢＬ１１〜ＢＬｐ１および補分割ビット線ＢＬＸ１１〜ＢＬＸｐ１に出力電圧が印加されることになる。
【００１８】
バンクデコーダ４は、バンクＢ１に含まれている全てのバンク制御回路ＢＣ１〜ＢＣｐをＯＮの状態にする。その結果、バンクＢ１に含まれている分割ビット線ＢＬ１１〜ＢＬｐ１および補分割ビット線ＢＬＸ１１〜ＢＬＸｐ１が共通ビット線ＧＢＬ１〜ＧＢＬｐおよび補共通ビット線ＧＢＬＸ１〜ＧＢＬＸｐにそれぞれ接続されるので、メモリセルＣ１１のデータは共通ビット線ＧＢＬ１および補共通ビット線ＧＢＬＸ１に供給される。このとき、バンク制御回路ＢＣ２〜ＢＣｐについてもＯＮの状態になるので、メモリセルＣ２１〜Ｃｐ１に格納されているデータも読み出されて共通ビット線ＧＢＬ１〜ＧＢＬｐおよび補共通ビット線ＧＢＬＸ１〜ＧＢＬＸｐに出力される。
【００１９】
カラムデコーダ５は、タイミング制御回路１から供給された列入力アドレス信号をデコードし、その結果に応じてカラムスイッチＣＳ１〜ＣＳｐのうち該当するものをＯＮの状態にする。いまの例では、メモリセルＣ１１が読み出し対象であるので、カラムスイッチＣＳ１がＯＮの状態になり、その他は全てＯＦＦの状態になる。
【００２０】
カラムスイッチＣＳ１から出力されたデータは、データバスＤＢおよび補データバスＤＢＸを経由して、Ｉ／Ｏ回路６に供給される。
Ｉ／Ｏ回路６は、このようにして読み出されたデータを内蔵されているセンスアンプで所定の電圧まで昇圧した後、出力する。
【００２１】
なお、その他のメモリセルに対する読み出し動作も、前述の場合と同様であるのでその説明は省略する。また、書き込み動作については、Ｉ／Ｏ回路６側からデータが読み込まれてメモリセルに供給される以外は、前述の場合と同様であるのでその説明も省略する。
【００２２】
次に、ＳＲＡＭにおけるビット線に対する充放電電流について考える。例えば、ビット線階層方式を用いない場合、ビット線の充放電電流は、次式で表される。
【００２３】
【数１】
Ｉｏ ＝ Ｃｂ・Ｖｂ・ｆ・Ｎ ・・・（１）
ここで、
Ｃｂ： ビット線容量
Ｖｂ： ビット線電位振幅
ｆ： 動作周波数
Ｎ： 全列数
である。一方、ビット線階層方式によりメモリアレイをＮｂ個のバンクに分割すると、ビット線の充放電電流は、次式で表される。
【００２４】
【数２】
Ｉｂ ＝ （Ｃｂ／Ｎｂ・Ｖｂ ＋ Ｃｇ・Ｖｇ） ・ｆ・Ｎ ・・・（２）
ここで、
Ｃｇ： 共通ビット線容量
Ｖｇ： 共通ビット線電位振幅
である。仮に、メモリアレイを４分割（Ｎｂ＝４）し、共通ビット線の容量がビット線の半分（Ｃｇ＝Ｃｂ／２）になったとすると、Ｉｂは以下の式で表される。
【００２５】
【数３】
Ｉｂ ＝ （Ｃｂ／４・Ｖｂ ＋ Ｃｂ／２・Ｖｇ） ・ｆ・Ｎ ・・・（３）
更に、分割ビット線と共通ビット線の電位振幅が同じ（Ｖｂ＝Ｖｇ）であるとすると、以下の式で表される。
【００２６】
【数４】
Ｉｂ＝３／４・Ｃｂ ・ Ｖｂ・ｆ・Ｎ
＝３／４・Ｉｏ ・・・（４）
となり、１／４（２５％）の電流削減となる。
【００２７】
【発明が解決しようとする課題】
従来のＳＲＡＭでは、カラムデコーダとカラムスイッチによって列選択を行い（カラムマルチプレクス方式）、選択された列のビット線電位振幅をカラムスイッチを通して、共通データバス上に伝え、それをセンスアンプもしくはアウトプットバッファに入力する。センスアンプやアウトプットバッファは、所定の列数Ｎｃに対して一つ共通に設けられる。ビット線階層方式の場合も同様である。
【００２８】
しかしながら、実際に選択されるのは一対のビット線であり、残りの（Ｎ−１）本のビット線の振幅は利用されることはなく、従って、その分の充放電電流が無駄になるという問題点があった。
【００２９】
また、この問題は、共通ビット線の電圧振幅が大きい場合はさらに深刻になる。例えば、図１５のバンク制御回路ＢＣ１〜ＢＣｐ中に、ローカルセンスアンプを設けて、分割ビット線ＢＬ１１〜ＢＬｐ１および補分割ビット線ＢＬＸ１１〜ＢＬＸｐ１に現れた微小な電圧振幅を増幅して、共通ビット線ＧＢＬ１〜ＧＢＬｐおよび補共通ビット線ＧＢＬＸ１〜ＧＢＬＸｐに大きな電圧振幅を発生させるような場合である。仮に、電源電圧をＶｄｄとして、Ｖｂ＝Ｖｄｄ／２０， Ｖｇ＝Ｖｄｄ／２＝１０Ｖｂとして式（３）と同様の場合を計算すると、以下の式を得る。
【００３０】
【数５】
Ｉｂ＝（Ｃｂ／４・Ｖｂ ＋ Ｃｂ／２・１０・Ｖｂ） ・ｆ・Ｎ
＝（１／４ ＋ ５）・Ｃｂ ・ Ｖｂ・ｆ・Ｎ
＝２１／４ ・Ｉｏ ・・・（５）
となり、５倍以上の電流増加となる。
【００３１】
本発明は、以上のような点に鑑みてなされたものであり、チップ面積を増加することなく、回路を安定動作させて、以上のような無駄な充放電電流を削減することを課題とする。
【００３２】
【課題を解決するための手段】
本発明では上記課題を解決するために、図１に示す、メモリセルＣ１１〜Ｃ１ｍ，・・・，Ｃｐ１〜Ｃｐｍが接続されるビット線が列方向に複数に分割された分割ビット線ＢＬ１１〜ＢＬｐ１，ＢＬＸ１１〜ＢＬＸｐ１と、分割ビット線ＢＬ１１〜ＢＬｐ１，ＢＬＸ１１〜ＢＬＸｐ１に出力された電圧を列単位で取り出す共通ビット線ＧＢＬ１〜ＧＢＬｐ，ＧＢＬＸ１〜ＧＢＬＸｐとを有する半導体記憶装置において、行入力アドレス信号に応じて行方向の所定のメモリセル群を選択する行方向選択回路ＲＳと、列入力アドレス信号に応じて列方向の所定のメモリセル群を選択する列方向選択回路ＣＳと、前記行方向選択回路ＲＳによって選択されたメモリセル群のそれぞれに接続されている分割ビット線のうち、前記列方向選択回路ＣＳによって選択された列に対応する分割ビット線を対応する共通ビット線に接続し、それ以外の列の分割ビット線については接続しない断続回路Ｓ１〜Ｓｐと、を有し、前記断続回路Ｓ１〜Ｓｐは、前記分割ビット線ＢＬ１１〜ＢＬｐ１，ＢＬＸ１１〜ＢＬＸｐ１毎に配置されており、前記列方向選択回路ＣＳの選択結果に応じて前記各断続回路Ｓ１〜Ｓｐを制御するための列方向選択信号線ＣＯＬ１〜ＣＯＬｐが前記共通ビット線ＧＢＬ１〜ＧＢＬｐ，ＧＢＬＸ１〜ＧＢＬＸｐに平行して配置されていることを特徴とする半導体記憶装置が提供される。
【００３３】
ここで、行方向選択回路ＲＳは、行入力アドレス信号に応じて行方向の所定のメモリセル群を選択する。列方向選択回路ＣＳは、列入力アドレス信号に応じて列方向の所定のメモリセル群を選択する。断続回路Ｓ１〜Ｓｐは、行方向選択回路ＲＳによって選択されたメモリセル群のそれぞれに接続されている分割ビット線のうち、列方向選択回路ＣＳによって選択された列に対応する分割ビット線を対応する共通ビット線に接続し、それ以外の列の分割ビット線については接続しない。
【００３４】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。
図１は、本発明の動作原理を説明する原理図である。この図に示すように、本発明の半導体記憶装置は、行方向選択回路ＲＳ、列方向選択回路ＣＳ、バンクＢ１〜Ｂｎによって構成されている。また、各バンクは、バンクＢ１を例に挙げて説明すると、列方向を構成するｍ個のメモリセルがｐ列集まって構成されている。
【００３５】
各列を構成するメモリセルは、第１列を例に挙げて説明すると、メモリセルＣ１１〜Ｃ１ｍによって構成され、分割ビット線ＢＬ１１および補分割ビット線ＢＬＸ１１に接続されている。また、分割ビット線ＢＬ１１および補分割ビット線ＢＬＸ１１は、断続回路Ｓ１を介して共通ビット線ＧＢＬ１１および補共通ビット線ＧＢＬＸ１に接続されている。
【００３６】
ここで、行方向選択回路ＲＳは、行入力アドレス信号に応じて行方向の所定のメモリセル群を選択する。
列方向選択回路ＣＳは、列入力アドレス信号に応じて列方向の所定のメモリセル群を選択する。
【００３７】
断続回路Ｓ１〜Ｓｐは、行方向選択回路ＲＳによって選択されたメモリセル群のそれぞれに接続されている分割ビット線ＢＬ１１〜ＢＬｐ１および補分割ビット線ＢＬＸ１１〜ＢＬＸｐ１のうち、列方向選択回路ＣＳから出力される列方向選択信号ＣＯＬ１〜ＣＯＬｐによって選択された列に対応する分割ビット線および補分割ビット線を対応する共通ビット線ＧＢＬ１〜ＧＢＬｐおよび補共通ビット線ＧＢＬＸ１〜ＧＢＬＸｐに接続し、それ以外の列の分割ビット線については接続しない。
【００３８】
次に、以上の原理図の動作について説明する。例えば、読み出し動作を例に挙げて説明すると、先ず、行方向選択回路ＲＳと、列方向選択回路ＣＳに対して、行入力アドレス信号と、列入力アドレス信号がそれぞれ供給される。
【００３９】
行方向選択回路ＲＳは、行入力アドレス信号をデコードし、対応する行方向のメモリセル群を選択する。例えば、メモリセルＣ１１が読み出しの対象となっている場合には、行方向選択回路ＲＳは、メモリセルＣ１１〜Ｃｐ１を選択する。
【００４０】
その結果、メモリセルＣ１１〜Ｃｐ１からデータが読み出され、正信号が分割ビット線ＢＬ１１〜ＢＬｐ１にそれぞれ出力され、また、補信号が補分割ビット線ＢＬＸ１〜ＢＬＸｐ１にそれぞれ出力される。
【００４１】
次に、列方向選択回路ＣＳは、読み出し対象となるメモリセルが属する列を選択するための列方向選択信号をアクティブの状態にする。いまの例では、メモリセルＣ１１が読み出し対象であるので、列方向選択回路ＣＳは、列方向選択信号ＣＯＬ１をアクティブの状態にし、それ以外の列方向選択信号についてはインアクティブの状態にする。その結果、断続回路Ｓ１がＯＮの状態になり、分割ビット線ＢＬ１１が共通ビット線ＧＢＬ１に接続され、また、補分割ビット線ＢＬＸ１１が補共通ビット線ＧＢＬＸ１に接続されるので、メモリセルＣ１１から読み出されたデータは、列方向選択回路ＣＳに供給されることになる。
【００４２】
なお、このとき、他の断続回路Ｓ２〜Ｓｐは全てＯＦＦの状態であるので、これらからはデータは出力されないので、共通ビット線ＧＢＬ２〜ＧＢＬｐおよび補共通ビット線ＧＢＬＸ２〜ＧＢＬＸｐの電位は変化しない。
【００４３】
列方向選択回路ＣＳは、断続回路Ｓ１から供給されたデータを図示せぬセンスアンプによって増幅した後、出力する。
なお、以上はメモリセルＣ１１からデータを読み出す際の動作であるが、これ以外のメモリセルからデータを読み出す場合も前述の場合と同様の動作により実行される。
【００４４】
また、書き込み動作についても、列方向選択回路ＣＳから所望のメモリセルにデータが供給される以外は、データを読み出す場合と同様であるので、その説明は省略する。
【００４５】
以上に説明したように本発明の半導体記憶装置によれば、断続回路Ｓ１〜Ｓｐにより、行方向選択回路ＲＳによって選択されたメモリセル群のそれぞれに接続されている分割ビット線および補分割ビット線のうち、列方向選択回路ＣＳによって選択された列に対応する分割ビット線および補分割ビット線を対応する共通ビット線および補共通ビット線にそれぞれ接続し、それ以外の列の分割ビット線および補分割ビット線については接続しないようにしたので、読み出し対象となる共通ビット線および補共通ビット線以外にはデータが出力されない構造となり、その結果、その充放電によって浪費される電力を削減することが可能になる。
【００４６】
次に、本発明の実施の形態について説明する。
図２は、本発明の第１の実施の形態の構成例を示す図である。この図に示すように、本発明の第１の実施の形態は、タイミング制御回路１、ローデコーダ２、ワード線ドライバ３、バンクデコーダ４、カラムデコーダ５、バンクＢ１〜Ｂｎ、プリチャージ回路ＰＣ１〜ＰＣｐ、カラムスイッチＣＳ１〜ＣＳｐ、および、Ｉ／Ｏ回路６によって構成されている。また、バンクＢ１〜Ｂｎは、バンクＢ１を例に挙げて説明すると、列方向に配置されたｍ個のメモリセルＣ１１〜Ｃ１ｍがｐ列集まって構成されている。各列を構成するメモリセルは、第１列目を例に挙げて説明すると、正信号が印加される分割ビット線ＢＬ１１と、補信号が印加される補分割ビット線ＢＬＸ１１とに接続され、これらの分割ビット線ＢＬ１１および補分割ビット線ＢＬＸ１１は、バンク制御回路ＢＣ１を介して共通ビット線ＧＢＬ１および補共通ビット線ＧＢＬＸ１にそれぞれ接続される。
【００４７】
ここで、タイミング制御回路１は、アドレス信号、クロック信号、および、制御信号を入力し、これらの信号に基づいて、ローデコーダ２、バンクデコーダ４、カラムデコーダ５、および、プリチャージ回路ＰＣ１〜ＰＣｐを制御する。
【００４８】
ローデコーダ２は、タイミング制御回路１から供給された行入力アドレス信号をデコードし、その結果に応じてワード線ドライバ３を制御し、行方向の所定のメモリセル群を選択する。
【００４９】
カラムデコーダ５は、タイミング制御回路１から供給された列入力アドレス信号をデコードし、その結果に応じてカラムスイッチＣＳ１〜ＣＳｐを制御し、列方向の所定のメモリセル群を選択する。
【００５０】
ワード線ドライバ３は、ローデコーダ２の制御に応じて、行方向の所定のメモリセル群を選択する。
バンクデコーダ４は、タイミング制御回路１の制御に応じて、バンクＢ１〜Ｂｎを選択するために各バンクに具備されているバンク制御回路ＢＣ１〜ＢＣｐを制御する。
【００５１】
バンクＢ１〜Ｂｎは、前述したように、メモリセル群が列方向に所定の個数単位（この例ではｍ個単位）で分割されて構成されている。データを読み出す場合またはデータを書き込む場合には、ワード線ドライバ３によって所定のメモリセルが選択され、対応する分割ビット線ＢＬ１１〜ＢＬｐ１および補分割ビット線ＢＬＸ１１〜ＢＬＸｐ１と接続され、また、バンク制御回路ＢＣ１〜ＢＣｐによって所定のバンクが選択され、共通ビット線ＧＢＬ１〜ＧＢＬｐ、および、補共通ビット線ＧＢＬＸ１〜ＧＢＬＸｐに接続される。
【００５２】
メモリセル（ＭＣ）Ｃ１１〜Ｃ１ｍ，・・・，Ｃｐ１〜Ｃｐｍは、データを記憶する最小単位である。
バンク制御回路ＢＣ１〜ＢＣｐは、バンクデコーダ４およびカラムデコーダ５の制御に応じて、ＯＮまたはＯＦＦの状態となり、分割ビット線ＢＬ１１〜ＢＬｐ１および補分割ビット線ＢＬＸ１１〜ＢＬＸｐ１を、共通ビット線ＧＢＬ１〜ＧＢＬｐおよび補共通ビット線ＧＢＬＸ１〜ＧＢＬＸｐにそれぞれ接続する。
【００５３】
図３（Ａ）および図３（Ｂ）は、バンク制御回路ＢＣ１の分割ビット線ＢＬ１１および共通ビット線ＧＢＬ１側の詳細な構成例を示す図である。
図３（Ａ）に示すように、バンク制御回路ＢＣ１の分割ビット線ＢＬ１１および共通ビット線ＧＢＬ１側は、ＮチャネルトランジスタＱ１およびＱ２によって構成されており、バンクデコーダ４からの出力ＢＳと、カラムデコーダ５からの列方向選択信号ＣＯＬ１との論理積に基づいて分割ビット線ＢＬ１１と共通ビット線ＧＢＬ１とを接続する構成となっている。なお、補分割ビット線ＢＬＸ１１および補共通ビット線ＧＢＬＸ１側も同様の構成とされており、また、その他のバンク制御回路もバンク制御回路ＢＣ１と同様の構成とされている。
【００５４】
図３（Ｂ）もバンク制御回路ＢＣ１の分割ビット線ＢＬ１１および共通ビット線ＧＢＬ１側の詳細な構成例を示す図である。
この例では、バンク制御回路ＢＣ１の分割ビット線ＢＬ１１および共通ビット線ＧＢＬ１側は、トランスファーＱ５，Ｑ６およびインバータＱ７，Ｑ８によって構成されており、バンクデコーダ４からの出力ＢＳが“Ｈ”の状態になるとトランスファーＱ５がＯＮの状態になり、また、カラムデコーダ５からの列方向選択信号ＣＯＬ１が“Ｈ”の状態になると、トランスファーＱ６がＯＮの状態になる。従って、バンクデコーダ４からの出力ＢＳおよび列方向選択信号ＣＯＬ１の双方が“Ｈ”の状態になった場合には、トランスファーＱ５，Ｑ６の双方がＯＮの状態になり、分割ビット線ＢＬ１１と共通ビット線ＧＢＬ１とが接続される。なお、補分割ビット線ＢＬＸ１１および補共通ビット線ＧＢＬＸ１側も同様の構成とされており、また、その他のバンク制御回路もバンク制御回路ＢＣ１と同様の構成とされている。
【００５５】
図２に戻って、プリチャージ回路ＰＣ１〜ＰＣｐは、タイミング制御回路１の制御に応じて、読み出し動作の終了後、電荷を失った共通ビット線ＧＢＬ１〜ＧＢＬｐおよび補共通ビット線ＧＢＬＸ１〜ＧＢＬＸｐに対して電荷を補充するプリチャージ動作を行う。
【００５６】
カラムスイッチＣＳ１〜ＣＳｐは、カラムデコーダ５の制御に応じて、何れかひとつがＯＮの状態になり、他はＯＦＦの状態になって、所定の列の共通ビット線ＧＢＬ１〜ＧＢＬｐおよび補共通ビット線ＧＢＬＸ１〜ＧＢＬＸｐを、データバスＤＢおよび補データバスＤＢＸに接続する。
【００５７】
図４は、カラムスイッチＣＳ１〜ＣＳｐの詳細な構成例を示す図である。カラムスイッチＣＳ１を例に挙げて説明すると、カラムスイッチＣＳ１は、インバータＧ１ａ，Ｇ１ｄ，Ｇ１ｅ、および、トランスファーＧ１ｂ，Ｇ１ｃによって構成されている。トランスファーＧ１ｂ，Ｇ１ｃは、カラムデコーダ５からの出力信号ＣＤ１が“Ｈ”の状態になった場合に双方ともにＯＮの状態になり、共通ビット線ＧＢＬ１とデータバスＤＢ、および、補共通ビット線ＧＢＬＸ１と補データバスＤＢＸとをそれぞれ接続する。また、列方向選択信号ＣＯＬ１は、出力信号ＣＤ１がインバータＧ１ｄ，Ｇ１ｅによって二度反転された出力であるので、結局、カラムデコーダ５からの出力信号ＣＤ１と同一の論理の信号となる。
【００５８】
なお、列方向選択信号線ＣＯＬ１〜ＣＯＬｐは、共通ビット線ＧＢＬ１〜ＧＢＬｐおよび補共通ビット線ＧＢＬＸ１〜ＧＢＬＸｐと平行に敷設されているので、垂直に敷設した場合に比較してチップ面積が増大することを防止できる。
【００５９】
Ｉ／Ｏ回路６は、センスアンプ、ライトアンプ、および、入出力回路から構成され、読み出されたデータをセンスアンプによって増幅して出力するとともに、入力されたデータをライトアンプで増幅してデータバスＤＢおよび補データバスＤＢＸに出力する。
【００６０】
次に、以上の第１の実施の形態の動作について説明する。
例えば、読み出し動作を例に挙げて説明すると、タイミング制御回路１に読み出し対象となるアドレスが入力されると、タイミング制御回路１は、このアドレスに基づいて、所定の制御信号をローデコーダ２、バンクデコーダ４、および、カラムデコーダ５に供給する。
【００６１】
ローデコーダ２は、タイミング制御回路１から供給された行入力アドレス信号をデコードし、ワード線ドライバ３にどのワード線をドライブすべきかを通知する。
【００６２】
ワード線ドライバ３は、ローデコーダ２の制御に応じて、所定のワード線をアクティブの状態にする。いまの例では、例えば、メモリセルＣ１１が読み出しの対象になっているとすると、メモリセルＣ１１〜Ｃｐ１に接続されているワード線がアクティブの状態にされ、その他はインアクティブの状態にされる。
【００６３】
すると、メモリセルＣ１１〜Ｃｐ１からデータが読み出され、分割ビット線ＢＬ１１〜ＢＬｐ１および補分割ビット線ＢＬＸ１１〜ＢＬＸｐ１に、読み出されたデータに対応する電圧が印加されることになる。
【００６４】
カラムデコーダ５は、タイミング制御回路１から供給された列入力アドレス信号をデコードし、その結果に応じて該当するカラムスイッチＣＳ１〜ＣＳｐをＯＮの状態にする。いまの例では、メモリセルＣ１１が選択されているので、図４に示す出力信号ＣＤ１が“Ｈ”の状態になる。その結果、トランスファーＧ１ｂ，Ｇ１ｃがＯＮの状態になり、共通ビット線ＧＢＬ１とデータバスＤＢが接続され、また、補共通ビット線ＧＢＬ１Ｘと補共通データバスＤＢＸとが接続される。
【００６５】
更に、出力信号ＣＯＬ１が“Ｈ”の状態になると、図３に示す、バンク制御回路ＢＣ１を構成するトランジスタＱ２がＯＮの状態になり、また、このとき、バンクデコーダ４からの信号は“Ｈ”の状態であるので、トランジスタＱ１もＯＮの状態になり、分割ビット線ＢＬ１１が共通ビット線ＧＢＬ１に接続されることになる。同様の動作は、補信号側でも実行されるので、補分割ビット線ＢＬＸ１１が補共通ビット線ＧＢＬＸ１に接続されることになる。
【００６６】
なお、このとき、他の列のバンク制御回路ＢＣ２〜ＢＣｐについては、列方向選択信号ＣＯＬ２〜ＣＯＬｐが“Ｌ”の状態であるのでＯＦＦの状態になる。その結果、分割ビット線ＢＬ２１〜ＢＬｐ１および補分割ビット線ＢＬＸ２１〜ＢＬＸｐ１は、共通ビット線ＧＢＬ２〜ＧＢＬｐおよび補共通ビット線ＧＢＬＸ２〜ＧＢＬＸｐには接続されないので、共通ビット線ＧＢＬ２〜ＧＢＬｐおよび補共通ビット線ＧＢＬＸ２〜ＧＢＬＸｐには電圧が出力されないことになる。その結果、これらの共通ビット線ＧＢＬ２〜ＧＢＬｐおよび補共通ビット線ＧＢＬＸ２〜ＧＢＬＸｐに対しては充放電電流が流れないので、その分の電力を削減することができる。
【００６７】
メモリセルＣ１１から読み出されたデータは、共通ビット線ＧＢＬ１および補共通ビット線ＧＢＬＸ１を介してデータバスＤＢおよび補データバスＤＢＸにそれぞれ出力される。
【００６８】
Ｉ／Ｏ回路６は、このようにして読み出されたデータを内蔵されているセンスアンプで所定の電圧まで昇圧した後、出力する。
なお、その他のメモリセルからの読み出し動作も、前述の場合と同様であるのでその説明は省略する。また、書き込み動作については、Ｉ／Ｏ回路６側からデータが読み込まれてメモリセルに供給される以外は、前述の場合と同様であるのでその説明も省略する。
【００６９】
以上に説明したように、本発明の実施の形態によれば、列方向選択信号によりアクセスの対象となっていないバンク制御回路についてはＯＦＦの状態になるようにしたので、不要な共通ビット線および補共通ビット線に対して充放電電流が流れることを防止し、その結果、装置全体の消費電力を削減することができる。
【００７０】
具体的には、本発明によれば、１／Ｎｃの共通ビット線のみ電位振幅が得られるため、ビット線階層方式でのビット線の充放電電流は、以下の式で表される。
【００７１】
【数６】
Ｉｂ＝（Ｃｂ／Ｎｂ・Ｖｂ ＋ Ｃｇ・Ｖｇ／Ｎｃ）・ｆ・Ｎ ・・・（６）
例えば、メモリアレイを４分割（Ｎｂ＝４）して、共通ビット線の容量がビット線の半分（Ｃｇ＝Ｃｂ／２）になったとして、１／８（Ｎｃ＝８）の列選択をすると、充放電電流は以下の式で表される。
【００７２】
【数７】
Ｉｂ ＝（Ｃｂ／４・Ｖｂ ＋ Ｃｂ／２・Ｖｇ／８）・ｆ・Ｎ ・・・（７）
更に、分割ビット線と共通ビット線の電位振幅が同じ（Ｖｂ＝Ｖｇ）であるとすると、充放電電流は以下のように表される。
【００７３】
【数８】
Ｉｂ＝５／１６・Ｃｂ・Ｖｂ・ｆ・Ｎ・５／１６
＝５／１６・Ｉｏ ・・・（８）
その結果、充電電流は１１／１６（６８．７５％）となり、大幅な電流削減となる。これは従来のビット線階層方式と比較して２．７５倍（＝６８．７５／２５）の削減効果である。
【００７４】
更に、共通ビット線の電圧振幅が大きいとき、例えば式（５）と同様の場合を計算すると、
【００７５】
【数９】
Ｉｂ＝（Ｃｂ／４・Ｖｂ＋Ｃｂ／２・１０・Ｖｂ／８）・ｆ・Ｎ
＝（１／４＋５／８）・Ｃｂ・Ｖｂ・ｆ・Ｎ
＝７／８・Ｉｏ ・・・（９）
となり、５倍以上の電流増加だったものを、７／８倍と大幅に抑えるとことができる。
【００７６】
また、本発明によれば、列方向選択線を共通ビット線および補共通ビット線と並走させるとともに、列方向選択線をカラムスイッチを制御するための信号と共用にするようにしたので、チップ面積を増加させることなく共通ビット線の活性／非活性を制御することが可能になる。例えば、列方向選択信号をカラムスイッチ選択信号と独立に設け、列方向選択信号の信号線をワードラインと並走させる構成とすると、複数のカラムデコーダ線およびバッファリング回路をバンク毎に敷設する必要がある。従って、その分面積が増加するが、本発明ではそのような面積の増大を防止することができる。
【００７７】
次に、本発明の第２の実施の形態について説明する。
図５は、本発明の第２の実施の形態の構成例を示す図である。なお、この図において図２の場合と対応する部分には同一の符号を付してあるのでその説明は省略する。
【００７８】
図５に示す例では、図２に示す場合と比較して、カラムスイッチＣＳ１〜ＣＳｐがそれぞれ書き込み専用のＷカラムスイッチＷＣＳ１〜ＷＣＳｐと、読み出し専用のＲカラムスイッチＲＣＳ１〜ＲＣＳｐに分割されている。
【００７９】
また、この図では、図２の場合と比較して、ＩＮＰＵＴ回路４０およびＯＵＴＰＵＴ回路４１が新たに設けられ、また、タイミング制御回路１からライトイネーブル信号ＷＥ，ＷＥＸが新たに設けられている。しかしながら、ＩＮＰＵＴ回路４０およびＯＵＴＰＵＴ回路４１は、図２に示すＩ／Ｏ回路６を入力機能および出力機能にそれぞれ分割したものであり、また、ライトイネーブル信号ＷＥ，ＷＥＸは、図２において不図示であったものを説明の便宜に鑑みて新たに表示したものである。
【００８０】
ここで、ＷカラムスイッチＷＣＳ１〜ＷＣＳｐは、データを書き込む際に、カラムデコーダ５の制御に応じてＯＮの状態になり、共通ビット線ＧＢＬ１〜ＧＢＬｐおよび補共通ビット線ＧＢＬＸ１〜ＧＢＬＸｐを書き込み用データバスＷＤＢおよび補書き込み用データバスＷＤＢＸにそれぞれ接続する。
【００８１】
また、ＲカラムスイッチＲＣＳ１〜ＲＣＳｐは、データを読み出す際に、カラムデコーダ５の制御に応じてＯＮの状態になり、共通ビット線ＧＢＬ１〜ＧＢＬｐおよび補共通ビット線ＧＢＬＸ１〜ＧＢＬＸｐを読み出し用データバスＲＤＢおよび補読み出し用データバスＲＤＢＸにそれぞれ接続する。
【００８２】
図６は、ＷカラムスイッチＷＣＳ１〜ＷＣＳｐおよびＲカラムスイッチＲＣＳ１〜ＲＣＳｐの詳細な構成例を示す図である。
ＷカラムスイッチＷＣＳ１およびＲカラムスイッチＲＣＳ１を例に挙げて説明すると、これらのスイッチは、ＡＮＤ素子６０、ＮＡＮＤ素子６１、Ｎチャネルトランジスタ６２，６５、Ｐチャネルトランジスタ６３，６４、および、インバータ６６，６７によって構成されている。
【００８３】
ここで、ＡＮＤ素子６０およびＮチャネルトランジスタ６２，６５がＷカラムスイッチＷＣＳ１に対応し、また、ＮＡＮＤ素子６１、Ｐチャネルトランジスタ６３，６４、および、インバータ６６，６７がＲカラムスイッチＲＣＳ１に対応している。なお、インバータ６６，６７は、ＷカラムスイッチＷＣＳ１またはＲカラムスイッチＲＣＳ１の何れに具備してもよい。または、これらとは別個独立の構成とすることも可能である。
【００８４】
次に、以上の実施の形態の動作について説明する。なお、第２の実施の形態の動作は、基本的には第１の実施の形態の動作と同様であるので、その差異点となる部分を中心にして以下に説明する。
【００８５】
図６に示す、Ｎチャネルトランジスタ６２，６５は、ＡＮＤ素子６０の出力が“Ｈ”の場合、即ち、カラムデコーダ５の出力信号ＣＤ１とライトイネーブル信号ＷＥが“Ｈ”の状態（データ書き込み状態）の場合にＯＮの状態になり、その結果、共通ビット線ＧＢＬ１と書き込み用データバスＷＤＢが接続され、また、補共通ビット線ＧＢＬＸ１と補書き込み用データバスＷＤＢＸが接続され、データの書き込みが可能になる。
【００８６】
一方、Ｐチャネルトランジスタ６３，６４は、ＮＡＮＤ素子６１の出力が“Ｌ”の場合、即ち、カラムデコーダ５の出力信号ＣＤ１と補ライトイネーブル信号ＷＥＸが“Ｈ”の状態（データ読み出し状態）の場合にＯＮの状態になり、その結果、共通ビット線ＧＢＬ１と読み出し用データバスＲＤＢが接続され、また、補共通ビット線ＧＢＬＸ１と補読み出し用データバスＷＤＢＸが接続され、データの読み出しが可能になる。
【００８７】
ところで、Ｎチャネルトランジスタ６２，６５がＯＮの状態である場合には、Ｐチャネルトランジスタ６３，６５はＯＦＦの状態であり、また、Ｐチャネルトランジスタ６３，６４がＯＮの状態である場合には、Ｎチャネルトランジスタ６２，６５はＯＦＦの状態となる。その結果、共通ビット線ＧＢＬ１および補共通ビット線ＧＢＬＸ１は、読み出し時には読み出し用データバスＲＤＢおよび補読み出し用データバスＲＤＢＸのみに接続され、書き込み時には書き込み用データバスＷＤＢおよび補書き込み用データバスＷＤＢＸのみに接続されるので、例えば、読み出し時に書き込み用データバスおよび補書き込み用データバスが負荷になることを防止することができる。
【００８８】
以上に説明したように、本発明の第２の実施の形態によれば、カラムスイッチを書き込み用のＷカラムスイッチＷＣＳ１〜ＷＣＳｐと読み出し用のＲカラムスイッチＲＣＳ１〜ＲＣＳｐに分割し、読み出し動作中は書き込み用のＷカラムスイッチＷＣＳ１〜ＷＣＳｐをＯＦＦの状態にし、また、書き込み中は読み出し用のＲカラムスイッチＲＣＳ１〜ＲＣＳｐをＯＦＦの状態にするようにしたので、読み出し時および書き込み時の駆動負荷を減少させることが可能になり、その結果、装置全体の消費電力を削減することが可能になる。
【００８９】
次に、本発明の第３の実施の形態について説明する。
図７は、本発明の第３の実施の形態の構成例を示す図である。なお、この図において、図２に示す場合と対応する部分には同一の符号を付してあるのでその説明は省略する。
【００９０】
本発明の第３の実施の形態では、図２の場合に比較して、Ｉ／Ｏ回路６がＩＮＰＵＴ回路４０およびＯＵＴＰＵＴ回路４１に分割されているとともに、カラムスイッチＣＳ１〜ＣＳｐがＷカラムスイッチＷＣＳ１〜ＷＣＳｐとマルチプレクサ回路８０とに分割されている。なお、その他の構成は、図２の場合と同様である。
【００９１】
ここで、マルチプレクサ回路８０は、カラムデコーダ５からの出力に応じて、共通ビット線ＧＢＬ１〜ＧＢＬｐの出力を選択し、ＯＵＴＰＵＴ回路４１に出力する。
【００９２】
図８は、マルチプレクサ回路８０の詳細な構成例を示す図である。この図に示すように、マルチプレクサ回路８０は、クロックトインバータ８０−１〜８０−ｐによって構成されている。クロックトインバータ８０−１〜８０−ｐは、カラムデコーダ５の出力信号ＣＤ１〜ＣＤｐが“Ｈ”の状態である場合には、ＣＤＸ１〜ＣＤＸｐ信号を反転して出力し、それ以外の場合にはハイインピーダンス状態になる。
【００９３】
次に、本発明の第３の実施の形態の動作について説明する。
例えば、メモリセルＣ１１が読み出し対象になった場合には、前述の第１の実施の形態の場合と同様に、バンク制御回路ＢＣ１がＯＮの状態になるので、メモリセルＣ１１から読み出されたデータは、共通ビット線ＧＢＬ１を介してマルチプレクサ回路８０のクロックトインバータ８０−１に供給される。
【００９４】
このとき、カラムデコーダ５からの出力信号ＣＤ１は“Ｈ”の状態であり、その他の信号は“Ｌ”の状態であるので、クロックトインバータ８０−１は動作状態になり、その他のクロックトインバータ８０−２〜８０−ｐはハイインピーダンス状態になるので、共通ビット線ＧＢＬ１に印加されている信号が反転されてＯＵＴＰＵＴ回路４１に供給される。
【００９５】
ところで、クロックトインバータ８０−１〜８０−ｐの入力端子は、それを構成するトランジスタのゲートに接続されている。一方、図２に示す回路では、カラムスイッチＣＳ１〜ＣＳｐの入力端子（共通ビット線ＧＢＬ１〜ＧＢＬｐおよび補共通ビット線ＧＢＬＸ１〜ＧＢＬＸｐ）はそれを構成するトランジスタのドレインまたはソースに接続されている。ここで、ソース−ドレインを信号が通過する際には、そのＯＮ抵抗によって信号が劣化することがあるので、図２の方法ではメモリセルから読み出された信号がカラムスイッチを通過する際に劣化してしまう場合がある。しかしながら、本実施の形態のように、メモリセルから読み出されたデータをゲートに入力するようにすると、そのような信号の劣化を防止することが可能になる。
【００９６】
マルチプレクサ回路８０からの出力を受けたＯＵＴＰＵＴ回路４１は、供給された信号をセンスアンプで増幅した後、出力する。
なお、書き込み動作の場合には、ＩＮＰＵＴ回路４０を介して入力されたデータがＷカラムスイッチＷＣＳ１〜ＷＣＳｐを介して所望のメモリセルに供給される。例えば、メモリセルＣ１１が書き込み対象である場合には、ＷカラムスイッチＷＣＳ１がＯＮの状態になり、ＩＮＰＵＴ回路４０を介して入力されたデータが共通ビット線ＧＢＬ１および補共通ビット線ＧＢＬＸ１に供給される。次に、バンク制御回路ＢＣ１がＯＮの状態にされ、共通ビット線ＧＢＬ１および補共通ビット線ＧＢＬＸ１と分割ビット線ＢＬ１１および補分割ビット線ＢＬＸ１１がそれぞれ接続され、データが分割ビット線ＢＬ１１および補分割ビット線ＢＬＸ１１に供給される。このとき、ワード線ドライバ３によってメモリセルＣ１１がアクティブの状態にされているので、分割ビット線ＢＬ１１および補分割ビット線ＢＬＸ１１からメモリセルＣ１１にデータが書き込まれることになる。
【００９７】
以上の実施の形態によれば、読み出したデータについては、クロックトインバータを有するマルチプレクサ回路８０によって選択するようにしたので、信号の劣化を防止することが可能になる。
【００９８】
図９は、マルチプレクサ回路８０の他の構成例を示す図である。この図の例は、メモリセルが行方向に８個配置されている場合（ｐ＝８である場合）の構成例であり、マルチプレクサ回路８０は、ＮＡＮＤ素子８０ａ〜８０ｄ，８０ｇおよびＮＯＲ素子８０ｅ，８０ｆによって構成されている。
【００９９】
ここで、ＮＡＮＤ素子８０ａは、共通ビット線ＧＢＬ１とＧＢＬ２の論理積を求めた結果を反転して出力する。ＮＡＮＤ素子８０ｂ〜８０ｄは、共通ビット線ＧＢＬ３とＧＢＬ４、ＧＢＬ５とＧＢＬ６、ＧＢＬ７とＧＢＬ８のそれぞれの論理積を求めた結果を反転して出力する。
【０１００】
ＮＯＲ素子８０ｅは、ＮＡＮＤ素子８０ａと８０ｂの出力の論理和を求めた結果を反転して出力する。また、ＮＯＲ素子８０ｆは、ＮＡＮＤ素子８０ｃと８０ｄの出力の論理和を求めた結果を反転して出力する。
【０１０１】
ＮＡＮＤ素子８０ｇは、ＮＯＲ素子８０ｅと８０ｆの出力の論理積を反転した結果を出力する。
このような回路によれば、共通ビット線ＧＢＬ１〜ＧＢＬ８の全てが“Ｈ”の状態である場合には、ＮＡＮＤ素子８０ｇから“Ｌ”が出力され、また、これらの何れか一つが“Ｌ”の状態である場合には“Ｈ”が出力されるので、実質的に図８の構成例と同様の動作を実現することができる。
【０１０２】
また、この実施の形態の場合も、共通ビット線ＧＢＬ１〜ＧＢＬ８は、ＮＡＮＤ素子８０ａ〜８０ｄに接続されており、一般的にＮＡＮＤ素子の入力端子はゲート端子に接続されているので、図８の場合と同様に、メモリセルから読み出された信号が劣化することを防止できる。
【０１０３】
次に、本発明の第４の実施の形態について説明する。
図１０は、本発明の第４の実施の形態の構成例を示す図である。なお、この図において、図７の場合と対応する部分には同一の符号を付してあるのでその説明は省略する。
【０１０４】
この実施の形態では、図７に示す場合と比較して、プリチャージ回路ＰＣ１〜ＰＣｐがプリチャージ回路ＮＰＣ１〜ＮＰＣｐに置換されている。その他の構成は、図７の場合と同様である。
【０１０５】
図１１は、プリチャージ回路ＮＰＣ１〜ＮＰＣｐおよびＷカラムスイッチＷＣＳ１〜ＷＣＳｐの詳細な構成例を示す図である。ここで、プリチャージ回路ＮＰＣ１およびＷカラムスイッチＷＣＳ１を例に挙げて説明すると、プリチャージ回路ＮＰＣ１は、Ｐチャネルトランジスタ１０３，１０４によって構成されている。また、ＷカラムスイッチＷＣＳ１は、ＡＮＤ素子１００、Ｎチャネルトランジスタ１０１，１０２、および、インバータ１０５，１０６によって構成されている。なお、マルチプレクサ回路８０は、図９と同様の構成とされている。
【０１０６】
次に、以上の実施の形態の動作について説明する。
先ず、読み出し動作について説明する。例えば、メモリセルＣ１１からデータを読み出す場合、前述の場合と同様に、ワード線ドライバ３によってメモリセルＣ１１が選択されるとともに、バンク制御回路ＢＣ１がＯＮの状態にされ、データが共通ビット線ＧＢＬ１および補共通ビット線ＧＢＬＸ１に読み出される。
【０１０７】
このとき、図１１に示すライトイネーブル信号ＷＥは“Ｌ”の状態であるので、ＡＮＤ素子１００の出力は“Ｌ”の状態になり、Ｎチャネルトランジスタ１０１，１０２はＯＦＦの状態になる。その結果、メモリセルＣ１１から読み出されたデータは、書き込み用データバスＷＤＢおよび補書き込み用データバスＷＤＢＸには供給されず、マルチプレクサ回路８０にのみ供給され、出力されることになる。
【０１０８】
このとき、カラムデコーダ５の出力信号ＣＤ１〜ＣＤｐは、ＣＤ１以外は全て“Ｌ”の状態である。従って、Ｐチャネルトランジスタ１０３，１０４はＯＦＦの状態になり、その他の列に対応するＰチャネルトランジスタは全てＯＮの状態になる。ところで、Ｐチャネルトランジスタは、電源に接続されているので、共通ビット線ＧＢＬ２〜ＧＢＬｐおよび補共通ビット線ＧＢＬＸ２〜ＧＢＬＸｐは電源電圧によってプリチャージされることになる。なお、このとき、ＷカラムスイッチＷＣＳ２〜ＷＣＳｐは全てＯＦＦの状態になっているので、電源電圧が書き込み用データバスＷＤＢおよび補書き込み用データバスＷＤＢＸに印加されることはない。
【０１０９】
続いて、書き込み動作について説明する。例えば、メモリセルＣ１１にデータを書き込む場合、前述の場合と同様に、ワード線ドライバ３によってメモリセルＣ１１が選択されるとともに、バンク制御回路ＢＣ１がＯＮの状態にされ、共通ビット線ＧＢＬ１および補共通ビット線ＧＢＬＸ１がメモリセルＣ１１に接続される。
【０１１０】
このとき、図１１に示すライトイネーブル信号ＷＥは“Ｈ”の状態であり、また、カラムデコーダ５の出力信号ＣＤ１は“Ｈ”の状態であるので、ＡＮＤ素子１００の出力は“Ｈ”の状態になり、Ｎチャネルトランジスタ１０１，１０２はＯＮの状態になる。その結果、書き込み用データバスＷＤＢおよび補書き込み用データバスＷＤＢＸがメモリセルＣ１１に接続され、データの書き込みが可能になる。
【０１１１】
また、カラムデコーダ５の出力信号ＣＤ１〜ＣＤｐは、ＣＤ１以外は全て“Ｌ”の状態である。従って、Ｐチャネルトランジスタ１０３，１０４はＯＦＦの状態になり、その他の列に対応するＰチャネルトランジスタは全てＯＮの状態になる。ところで、前述の場合と同様に、Ｐチャネルトランジスタは、電源に接続されているので、共通ビット線ＧＢＬ２〜ＧＢＬｐおよび補共通ビット線ＧＢＬＸ２〜ＧＢＬＸｐは電源電圧によってプリチャージされることになる。なお、このとき、ＷカラムスイッチＷＣＳ２〜ＷＣＳｐは全てＯＦＦの状態になっているので、電源電圧が書き込み用データバスＷＤＢおよび補書き込み用データバスＷＤＢＸに印加されることはない。
【０１１２】
以上のように、読み出しまたは書き込みの対象となっている列以外は、プリチャージ回路ＰＣ１〜ＰＣｐによって共通ビット線ＧＢＬ１〜ＧＢＬｐおよび補共通ビット線ＧＢＬＸ１〜ＧＢＬＸｐをプリチャージ状態にするようにしたので、共通ビット線ＧＢＬ１〜ＧＢＬｐおよび補共通ビット線ＧＢＬＸ１〜ＧＢＬＸｐがフローティング状態になることを回避することができ、その結果、外部ノイズに対する耐カップリング特性を向上させることが可能になる。
【０１１３】
次に、本発明の第５の実施の形態について説明する。
図１２は、本発明の第５の実施の形態の構成例を示す図である。本発明の第５の実施の形態では、図１２に示すように、共通ビット線と、列方向選択信号線との間に電源線が配置されている。即ち、図１２の例では、第（Ｎ−１）列から第（Ｎ＋１）列までの配線の配置状態が例示列挙されており、第Ｎ列が読み出しの対象となっている状態を示している。
【０１１４】
この例では、第Ｎ列を例に挙げて説明すると、共通ビット線ＧＢＬＮと列方向選択信号線ＣＯＬＮとの間には、電源電圧線ＶＤＤが配置されており、これら３つの配線は全て同一の配線層に配置されている。
【０１１５】
このように、共通ビット線ＧＢＬＮおよび列方向選択信号線ＣＯＬＮが同一の配線層に配置されている場合には、小信号が出力されるデータの読み出し時において、列方向選択信号線ＣＯＬＮから共通ビット線ＧＢＬＮに対してノイズが漏洩する場合がある。
【０１１６】
そこで、共通ビット線ＧＢＬＮと列方向選択信号線ＣＯＬＮとの間に、電圧が常に一定である電源電圧線ＶＤＤを配置することにより、共通ビット線ＧＢＬＮをシールドし、ノイズの漏洩を防止することができる。
【０１１７】
なお、以上の実施の形態では、電源電圧線ＶＤＤを配置するようにしたが、接地線を配置することでも同等の効果を得ることが出来る。また、データの読み出し時には一定の電圧を保持する配線を配置することでも同等の効果を期待できる。
【０１１８】
また、以上の実施の形態では、共通ビット線ＧＢＬ１〜ＧＢＬｐのみを例に挙げて説明したが、補共通ビット線ＧＢＬＸ１〜ＧＢＬＸｐに対しても同様の方法によりこれらをシールドすることが可能である。
【０１１９】
更に、以上の実施の形態では、共通ビット線ＧＢＬ１〜ＧＢＬｐと列方向選択信号ＣＯＬ１〜ＣＯＬｐとを同一の階層に配置するようにしたが、これらを異なる階層に配置することも可能である。そのような構成によれば、電源電圧線等をその間に配置しないでも、ノイズの漏洩を防止することができる。
【０１２０】
次に、本発明の第６の実施の形態について説明する。
図１３は、本発明の第６の実施の形態の構成例を示す図である。なお、この図では、発明の重要部分のみが記載されている。
【０１２１】
図１３の例では、第１列目のバンクＢ１は、メモリセルＣ１１〜Ｃ１４によって構成され、メモリセルＣ１１，Ｃ１２の一方の出力は、ＮＡＮＤ素子１３０の一方の端子に接続され、メモリセルＣ１３，Ｃ１４の一方の出力は、ＮＡＮＤ素子１３０の他方の端子に接続されている。
【０１２２】
第１列目のバンクＢ２は、メモリセルＣ２１〜Ｃ２４によって構成され、メモリセルＣ２１，Ｃ２２の一方の出力は、ＮＡＮＤ素子１３１の一方の端子に接続され、メモリセルＣ２３，Ｃ２４の一方の出力は、ＮＡＮＤ素子１３１の他方の端子に接続されている。
【０１２３】
ＮＡＮＤ素子１３０の出力は、Ｎチャネルトランジスタ１３３に入力されており、また、ＮＡＮＤ素子１３１の出力は、Ｎチャネルトランジスタ１３４に入力されている。
【０１２４】
Ｎチャネルトランジスタ１３３は、列方向選択信号ＣＯＬ１と共通ビット線ＧＢＬ１とに接続されている。また、Ｎチャネルトランジスタ１３４も同様に、列方向選択信号ＣＯＬ１と共通ビット線ＧＢＬ１とに接続されている。
【０１２５】
次に、以上の実施の形態の動作について説明する。
例えば、メモリセルＣ１１が読み出しの対象となっている場合を例に挙げて説明する。その場合、先ず、ワード線によってメモリセルＣ１１が選択され、メモリセルＣ１１に記憶されているデータが出力される。
【０１２６】
なお、ＮＡＮＤ素子１３０，１３１の入力端子に接続されている側の分割ビット線は“Ｈ”レベルにプルアップされているので、選択されたメモリセルＣ１１を含む分割ビット線は記憶されているデータに応じて“Ｈ”または“Ｌ”の状態になり、それ以外の分割ビット線については“Ｈ”の状態となる。
【０１２７】
従って、メモリセルＣ１１の出力が“Ｌ”の状態である場合には、ＮＡＮＤ素子１３０の上側の入力端子は“Ｌ”の状態になり、下側の入力端子は“Ｈ”の状態になる。その結果、ＮＡＮＤ素子１３０の出力は“Ｈ”の状態になるので、Ｎチャネルトランジスタ１３３はＯＮの状態になる。
【０１２８】
ここで、列方向選択信号ＣＯＬ１の選択された状態を“Ｌ”とすると、Ｎチャネルトランジスタ１３３がＯＮの状態になり、ＧＢＬ１は“Ｌ”になる。
なお、ＮＡＮＤ素子１３１については、その入力が共に“Ｈ”の状態であるので、出力が“Ｌ”の状態になる。その結果、Ｎチャネルトランジスタ１３４はＯＦＦの状態になり、共通ビット線ＧＢＬ１の状態には影響しない。
【０１２９】
一方、メモリセルＣ１１から読み出されたデータが“Ｈ”の状態である場合には、ＮＡＮＤ素子１３０の出力は“Ｌ”の状態になり、また、ＮＡＮＤ素子１３１の出力も前述のように“Ｌ”の状態になるので、Ｎチャネルトランジスタ１３３は、ＯＦＦの状態になり、ＧＢＬ１は“Ｈ”の状態になる。
【０１３０】
また、第１列以外では、全てのＮＡＮＤ素子（図示せず）の出力が“Ｌ”の状態になるので、ＧＢＬ２〜ＧＢＬｐは全て“Ｈ”の状態になる。その結果、第１列のみからデータが出力されることになる。
【０１３１】
以上の説明は、読み出し対象がメモリセルＣ１１である場合についてであるが、他のメモリセルが読み出し対象となった場合でも、前述の場合と同様の動作により、データが読み出されることになる。
【０１３２】
また、以上の説明では、第１列のメモリセルについての説明であるが、それ以外の列についても同様の動作により、データを読み出すことが可能になる。
以上の実施の形態によれば、図２の実施の形態に比較して、バンクデコーダが不要になるので、回路を簡素化することにより、チップ面積を削減することが可能になる。
【０１３３】
次に、本発明の第７の実施の形態について説明する。
図１４は、本発明の第７の実施の形態の構成例を示す図である。なお、この図において図１３と対応する部分には同一の符号を付してあるので、その説明は省略する。
【０１３４】
この図の例では、Ｎチャネルトランジスタ１４０〜１４３のソース（またはドレイン）端子は列方向選択信号ＣＯＬ１〜ＣＯＬ４にそれぞれ接続され、ドレイン（またはソース）端子は共通ビット線ＧＢＬＣに全て接続されている。なお、Ｎチャネルトランジスタ１４０のゲートは、第１列目のバンクＢ１に対応するＮＡＮＤ素子１３０に接続され、Ｎチャネルトランジスタ１４１〜１４３のゲートは、第２列目〜第４列目のバンクＢ１に対応するＮＡＮＤ素子（不図示）にそれぞれ接続されている。
【０１３５】
また、Ｎチャネルトランジスタ１５０〜１５３のソース（またはドレイン）端子は列方向選択信号ＣＯＬ１〜ＣＯＬ４にそれぞれ接続され、ドレイン（またはソース）端子は共通ビット線ＧＢＬＣに全て接続されている。なお、Ｎチャネルトランジスタ１５０のゲートは、第１列目のバンクＢ２に対応するＮＡＮＤ素子１３１に接続され、Ｎチャネルトランジスタ１５１〜１５３のゲートは、第２列目〜第４列目のバンクＢ２に対応するＮＡＮＤ素子（不図示）にそれぞれ接続されている。
【０１３６】
なお、その他の構成は、図１３の場合と同様である。
次に、本発明の第７の実施の形態の動作について説明する。
前述のように、メモリセルＣ１１が読み出しの対象となっているとすると、メモリセルＣ１１に格納されているデータが“Ｌ”の場合には、ＮＡＮＤ素子１３０の出力は“Ｈ”の状態になる。その結果、Ｎチャネルトランジスタ１４０がＯＮの状態になり、列方向選択信号ＣＯＬ１に印加されている電圧が共通ビット線ＧＢＬＣに供給されることになる。列方向選択信号ＣＯＬ１の選択された状態を“Ｌ”とすると、共通ビット線ＧＢＬＣは、“Ｌ”の状態になる。
【０１３７】
また、Ｎチャネルトランジスタ１５０は、ＮＡＮＤ素子１３１の出力が“Ｌ”の状態であるのでＯＦＦの状態になる。また、その他のＮチャネルトランジスタ１４１〜１４３およびＮチャネルトランジスタ１５１〜１５３は全てＯＦＦの状態になる。従って、Ｎチャネルトランジスタ１４１〜１４３およびＮチャネルトランジスタ１５０〜１５３は、共通ビット線ＧＢＬＣに対しては影響を与えない。
【０１３８】
一方、メモリセルＣ１１に格納されているデータが“Ｈ”の場合には、ＮＡＮＤ素子１３０の出力は“Ｌ”の状態になる。このとき、Ｎチャネルトランジスタ１５０は、ＮＡＮＤ素子１３１の出力が“Ｌ状態であるのでＯＦＦの状態になる。また、その他のＮチャネルトランジスタ１４１〜１４３およびＮチャネルトランジスタ１５１〜１５３は全てＯＦＦの状態になるので、共通ビット線ＧＢＬＣは、“Ｈ”の状態になる。
【０１３９】
従って、共通ビット線ＧＢＬＣには、読み出し対象となっているメモリセルから出力されたデータと同相の論理で供給されることになる。なお、このような動作は、何れのメモリセルが選択された場合でも同様に実行されるので、メモリセルに格納されているデータを読み出すことが可能になる。
【０１４０】
従って、以上の実施によれば、図１３の場合と比較して、共通ビット線がＧＢＬＣの一本のみでよいので、図１３の場合に比較して配線の本数を減少させ、その結果として、チップ面積を更に削減とが可能になる。また、ＧＢＬの負荷を減少させることにより、半導体記憶装置の動作を高速化することが可能になる。
【０１４１】
最後に、第１乃至第７の実施の形態で示した回路は、ほんの一例であり、本発明がこのような場合にのみ限定されるものではないことはいうまでもない。
（付記１） メモリセルが接続されるビット線が列方向に複数に分割された分割ビット線と、分割ビット線に出力された電圧を列単位で取り出す共通ビット線とを有する半導体記憶装置において、
行入力アドレス信号に応じて行方向の所定のメモリセル群を選択する行方向選択回路と、
列入力アドレス信号に応じて列方向の所定のメモリセル群を選択する列方向選択回路と、
前記行方向選択回路によって選択されたメモリセル群のそれぞれに接続されている分割ビット線のうち、前記列方向選択回路によって選択された列に対応する分割ビット線を対応する共通ビット線に接続し、それ以外の列の分割ビット線については接続しない断続回路と、
を有することを特徴とする半導体記憶装置。
【０１４２】
（付記２） 前記分割ビット線および共通ビット線は、通常の信号用の通常信号線と、補信号用の補信号線の対になっていることを特徴とする付記１記載の半導体記憶装置。
【０１４３】
（付記３） 前記断続回路は、分割ビット線毎に配置されており、
前記列方向選択回路の選択結果に応じて各断続回路を制御するための列方向選択信号線が前記共通信号線に平行して配置されていることを特徴とする付記１記載の半導体記憶装置。
【０１４４】
（付記４） 前記共通ビット線と、前記列方向選択信号線とは同一の配線層に配置されており、同一列の前記共通ビット線と前記列方向選択信号線との間には、読み出し時において所定の電位を維持する信号線が配置されていることを特徴とする付記３記載の半導体記憶装置。
【０１４５】
（付記５） 前記所定の電位を維持する信号線は、電源電圧線、接地電圧線、または、書き込みに係る所定の信号線であることを特徴とする付記３記載の半導体記憶装置。
【０１４６】
（付記６） 前記共通ビット線と、前記列方向選択信号線とは異なる配線層に配置されていることを特徴とする付記３記載の半導体記憶装置。
（付記７） 前記共通ビット線は、前記列方向選択回路の選択結果に応じてＯＮまたはＯＦＦの状態となるカラムスイッチを介して共通データバスに接続されており、
前記列方向選択信号は、前記カラムスイッチの制御信号と共用されていることを特徴とする付記３記載の半導体記憶装置。
【０１４７】
（付記８） 前記カラムスイッチは、書き込み専用のカラムスイッチと、読み出し専用のカラムスイッチとを有し、
前記書き込み専用のカラムスイッチは、書き込み用共通データバスに接続され、前記読み出し専用のカラムスイッチは、読み出し用共通データバスに接続されていることを特徴とする付記７記載の半導体記憶装置。
【０１４８】
（付記９） 前記共通ビット線は、マルチプレクサを介して読み出し用共通データバスに接続されており、
前記マルチプレクサを構成するトランジスタのゲートに対して各共通ビット線が接続されていることを特徴とする付記１記載の半導体記憶装置。
【０１４９】
（付記１０） 前記共通ビット線をプリチャージするプリチャージ回路と、
前記列選択回路によって選択された列に対応するプリチャージ回路については非動作状態とし、他のプリチャージ回路については動作状態に制御するプリチャージ回路制御回路と、
を更に有することを特徴とする付記１記載の半導体記憶装置。
【０１５０】
（付記１１） 前記分割ビット線単位で設けられたトランジスタを有し、
前記トランジスタは、各列を構成する前記共通ビット線と、前記列選択信号線とを、前記分割ビット線の電圧に応じて接続または非接続の状態にすることを特徴とする付記１記載の半導体記憶装置。
【０１５１】
（付記１２） 前記列毎の共通ビット線が１本に統合され、全ての列の出力が合成されて出力されることを特徴とする付記１１記載の半導体記憶装置。
【０１５２】
【発明の効果】
以上説明したように本発明では、メモリセルが接続されるビット線が列方向に複数に分割された分割ビット線と、分割ビット線に出力された電圧を列単位で取り出す共通ビット線とを有する半導体記憶装置において、行入力アドレス信号に応じて行方向の所定のメモリセル群を選択する行方向選択回路と、列入力アドレス信号に応じて列方向の所定のメモリセル群を選択する列方向選択回路と、行方向選択回路によって選択されたメモリセル群のそれぞれに接続されている分割ビット線のうち、列方向選択回路によって選択された列に対応する分割ビット線を対応する共通ビット線に接続し、それ以外の列の分割ビット線については接続しない断続回路と、を設けるようにしたので、アクセス対象になっていない共通ビット線に対する充放電電流の発生を防止することにより、装置全体の消費電力を削減することが可能になる。
【図面の簡単な説明】
【図１】本発明の動作原理を説明する原理図である。
【図２】本発明の第１の実施の形態の構成例を示す回路図である。
【図３】図２に示すバンク制御回路の詳細な構成例を示す回路図である。
【図４】図２に示すカラムスイッチの詳細な構成例を示す回路図である。
【図５】本発明の第２の実施の形態の構成例を示す回路図である。
【図６】図５に示すＷカラムスイッチおよびＲカラムスイッチの詳細な構成例を示す回路図である。
【図７】本発明の第３の実施の形態の構成例を示す回路図である。
【図８】図７に示すマルチプレクサ回路の詳細な構成例を示す回路図である。
【図９】図７に示すマルチプレクサ回路の他の詳細な構成例を示す回路図である。
【図１０】本発明の第４の実施の形態の構成例を示す回路図である。
【図１１】図１０に示すプリチャージ回路の詳細な構成例を示す回路図である。
【図１２】本発明の第５の実施の形態の構成例を示す回路図である。
【図１３】本発明の第６の実施の形態の構成例を示す回路図である。
【図１４】本発明の第７の実施の形態の構成例を示す回路図である。
【図１５】従来の半導体記憶装置の構成例を示す回路図である。
【符号の説明】
Ｂ１〜Ｂｎ バンク
ＣＳ 列方向選択回路
Ｃ１１〜Ｃ１ｍ，Ｃｐ１〜Ｃｐｍ メモリセル
ＲＳ 行方向選択回路
Ｓ１〜Ｓｐ 断続回路
ＢＬ１１〜ＢＬｐ１ 分割ビット線
ＢＬＸ１１〜ＢＬＸｐ１ 補分割ビット線
ＧＢＬ１〜ＧＢＬｐ 共通ビット線
ＧＢＬＸ１〜ＧＢＬＸｐ 補共通ビット線
ＣＯＬ１〜ＣＯＬｐ 列方向選択信号線
１ タイミング制御回路
２ ローデコーダ
３ ワード線ドライバ
４ バンクデコーダ
５ カラムデコーダ
６ Ｉ／Ｏ回路
ＢＣ１〜ＢＣｐ バンク制御回路
ＰＣ１〜ＰＣｐ プリチャージ回路
ＣＳ１〜ＣＳｐ カラムスイッチ
ＷＣＳ１〜ＷＣＳｐ Ｗカラムスイッチ
ＲＣＳ１〜ＲＣＳｐ Ｒカラムスイッチ
４０ ＩＮＰＵＴ回路
４１ ＯＵＴＰＵＴ回路
８０ マルチプレクサ回路
Claims (17)
- メモリセルが接続されるビット線が列方向に複数に分割された分割ビット線と、前記分割ビット線に出力された電圧を列単位で取り出す共通ビット線とを有する半導体記憶装置において、
行入力アドレス信号に応じて行方向の所定のメモリセル群を選択する行方向選択回路と、
列入力アドレス信号に応じて列方向の所定のメモリセル群を選択する列方向選択回路と、
前記行方向選択回路によって選択されたメモリセル群のそれぞれに接続されている前記分割ビット線のうち、前記列方向選択回路によって選択された列に対応する分割ビット線を対応する共通ビット線に接続し、それ以外の列の分割ビット線については接続しない断続回路と、を有し、
前記断続回路は、前記分割ビット線毎に配置されており、
前記列方向選択回路の選択結果に応じて前記各断続回路を制御するための列方向選択信号線が前記共通ビット線に平行して配置されていることを特徴とする半導体記憶装置。 - 前記分割ビット線および前記共通ビット線は、通常の信号用の通常信号線と、補信号用の補信号線の対になっていることを特徴とする請求項１記載の半導体記憶装置。
- 前記共通ビット線と、前記列方向選択信号線とは同一の配線層に配置されており、同一列の前記共通ビット線と前記列方向選択信号線との間には、読み出し時において所定の電位を維持する信号線が配置されていることを特徴とする請求項１記載の半導体記憶装置。
- 前記所定の電位を維持する信号線は、電源電圧線、接地電圧線、または、書き込みに係る所定の信号線であることを特徴とする請求項３記載の半導体記憶装置。
- 前記共通ビット線と、前記列方向選択信号線とは異なる配線層に配置されていることを特徴とする請求項１記載の半導体記憶装置。
- 前記共通ビット線は、前記列方向選択回路の選択結果に応じてＯＮまたはＯＦＦの状態となるカラムスイッチを介して共通データバスに接続されており、
列方向選択信号は、前記カラムスイッチの制御信号と共用されていることを特徴とする請求項１記載の半導体記憶装置。 - 前記カラムスイッチは、書き込み専用のカラムスイッチと、読み出し専用のカラムスイッチとを有し、
前記書き込み専用のカラムスイッチは、書き込み用共通データバスに接続され、前記読み出し専用のカラムスイッチは、読み出し用共通データバスに接続されていることを特徴とする請求項６記載の半導体記憶装置。 - 前記共通ビット線は、マルチプレクサを介して読み出し用共通データバスに接続されており、
前記マルチプレクサを構成するトランジスタのゲートに対して前記各共通ビット線が接続されていることを特徴とする請求項１記載の半導体記憶装置。 - 前記共通ビット線をプリチャージするプリチャージ回路と、
前記列方向選択回路によって選択された列に対応するプリチャージ回路については非動作状態とし、他のプリチャージ回路については動作状態に制御するプリチャージ回路制御回路と、
を更に有することを特徴とする請求項１記載の半導体記憶装置。 - 前記分割ビット線単位で設けられたトランジスタを有し、
前記トランジスタは、各列を構成する前記共通ビット線と、前記列方向選択信号線とを、前記分割ビット線の電圧に応じて接続または非接続の状態にすることを特徴とする請求項１記載の半導体記憶装置。 - 前記列毎の共通ビット線が１本に統合され、全ての列の出力が合成 されて出力されることを特徴とする請求項１０記載の半導体記憶装置。
- 複数のメモリセルから成るメモリセルアレイを有する半導体記憶装置において、
前記メモリセルアレイを列方向に分割して形成され、列方向に配置された複数のバンクと、
前記メモリセルが列方向に接続されたビット線を分割して形成され、それぞれのバンクと列に対して設けられる複数の分割ビット線と、
それぞれの列に対して設けられて前記複数のバンクによって共用され、前記分割ビット線に出力される電圧が供給される複数の共通ビット線と、
前記複数の共通ビット線によって共用されるデータバスと、
行入力アドレス信号に応じて行方向の所定のメモリセル群を選択する行方向選択信号を生成する行方向選択回路と、
列入力アドレス信号に応じて列方向の所定のメモリセル群を選択する列方向選択信号を生成する列方向選択回路と、
前記列方向選択信号に応じて前記複数の共通ビット線のうち１本を選択し、選択した該共通ビット線を前記データバスに接続するカラムスイッチと、
それぞれの分割ビット線に対して設けられる断続回路とを有し、
前記断続回路は、前記列方向選択信号に応じて前記分割ビット線のうち１本を選択し、前記行方向選択信号に応じて選択されたメモリセル群に接続された、選択した該分割ビット線を、対応する共通ビット線に接続し、
前記断続回路は、選択した前記分割ビット線以外の分割ビット線を、対応する共通ビット線に接続しないことを特徴とする半導体記憶装置。 - 前記カラムスイッチは、書き込み専用のカラムスイッチと、読み出し専用のカラムスイッチとを有し、
前記書き込み専用のカラムスイッチは、書き込み用共通データバスに接続され、前記読み出し専用のカラムスイッチは、読み出し用共通データバスに接続されていることを特徴とする請求項１２記載の半導体記憶装置。 - 前記共通ビット線は、マルチプレクサを介して読み出し用共通データバスに接続されており、
前記マルチプレクサを構成するトランジスタのゲートに対して前記各共通ビット線が接続されていることを特徴とする請求項１２記載の半導体記憶装置。 - 前記共通ビット線をプリチャージするプリチャージ回路と、
前記列方向選択回路によって選択された列に対応するプリチャージ回路については非動作状態とし、他のプリチャージ回路については動作状態に制御するプリチャージ回路制御回路と、
を更に有することを特徴とする請求項１２記載の半導体記憶装置。 - 前記分割ビット線単位で設けられたトランジスタを有し、
前記トランジスタは、各列を構成する前記共通ビット線と、列方向選択信号線とを、前記分割ビット線の電圧に応じて接続または非接続の状態にすることを特徴とする請求項１２記載の半導体記憶装置。 - 前記列毎の共通ビット線が１本に統合され、全ての列の出力が合成されて出力されることを特徴とする請求項１６記載の半導体記憶装置。
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