JP5772058B2 - 半導体記憶装置 - Google Patents

Description

本発明は、半導体記憶装置に関する。

ＬＳＩ（Large Scale Integration）等の半導体装置では、その高速化、微細化に伴い、閾値電圧の低いトランジスタが使用されることが多くなってきている。このような閾値電圧の低いトランジスタでは、オフ状態、スタンバイ状態中に、ソース−ドレイン間にリーク電流が生じ易くなる。

ＳＲＡＭ（Static Random Access Memory）等のメモリを搭載する半導体装置では、その高速化に伴い、メモリについても同様に高速化、低消費電力化が望まれるようになっている。このようなメモリに関しては、メモリセルアレイを複数のブロックに分割（階層化）し、データ読み出しの高速化、低消費電力化を図る提案等がなされている。

特開平１１−３０６７６２号公報 特開平１０−０５５６７８号公報

メモリセルアレイを複数のブロックに分割したＳＲＡＭ等の半導体記憶装置では、分割された複数のブロックが、共通の信号線に接続される。各ブロックは、その内部のメモリセルに接続されたセンスアンプの出力段に設けられているトランジスタを介して、共通の信号線に接続される。データ読み出しの際は、選択信号によってブロックが選択され、当該ブロックのメモリセルが記憶するデータに応じて、ブロック内部のトランジスタを介して接続されている信号線の電位レベルが変化或いは保持される。その信号線出力の電位レベルを基に、選択されたブロック内のメモリセルのデータが読み出される。

しかし、このような半導体記憶装置では、選択されていないブロックに含まれるトランジスタで発生するリーク電流が、信号線の電位レベルを変動させてしまい、適正な出力を読み出すことができない、といった誤動作が起こる可能性がある。このような誤動作の可能性は、トランジスタの閾値電圧が低く、オン状態の電流（オン電流）とオフ状態の電流（オフ電流）との比が小さくなると、高くなる恐れがある。また、このような誤動作は、ＳＲＡＭに限らず、同様の動作を行う他の半導体記憶装置でも起こり得る。

本発明の一観点によれば、第１信号線と、前記第１信号線に接続された複数の回路ブロックと、を有し、前記複数の回路ブロックはそれぞれ、メモリセルと、前記メモリセルに接続されたセンスアンプと、前記センスアンプの出力をゲート入力とし、ドレインが前記第１信号線に接続されたｎチャネル型電界効果トランジスタと、を含み、前記第１信号線が第１電位レベルとされ、選択信号に基づき、前記複数の回路ブロックから一の回路ブロックが選択されたときに、選択された前記一の回路ブロックに含まれる前記ｎチャネル型電界効果トランジスタのソースが前記第１電位レベルよりも低い第２電位レベルになり、前記複数の回路ブロックの、選択されない残り全ての非選択の回路ブロックに含まれる前記ｎチャネル型電界効果トランジスタのソースが前記第１電位レベルになり、前記選択信号は、前記複数の回路ブロックのそれぞれに入力される、前記センスアンプを起動するか否かを示す信号であって、前記第１電位レベルで選択、前記第２電位レベルで非選択を示し、選択を示す前記第１電位レベルの前記選択信号が前記一の回路ブロックの前記センスアンプに入力され当該センスアンプが起動されることによって、前記複数の回路ブロックから前記一の回路ブロックが選択され、前記複数の回路ブロックはそれぞれ、入力される前記選択信号を反転して前記ｎチャネル型電界効果トランジスタのソースに入力する接続パスを備える、半導体記憶装置が提供される。
また、本発明の一観点によれば、第１信号線と、前記第１信号線に接続された複数の回路ブロックと、を有し、前記複数の回路ブロックはそれぞれ、メモリセルと、前記メモリセルに接続されたセンスアンプと、前記センスアンプの出力をゲート入力とし、ドレインが前記第１信号線に接続されたｐチャネル型電界効果トランジスタと、を含み、前記第１信号線が第１電位レベルとされ、選択信号に基づき、前記複数の回路ブロックから一の回路ブロックが選択されたときに、選択された前記一の回路ブロックに含まれる前記ｐチャネル型電界効果トランジスタのソースが前記第１電位レベルよりも高い第２電位レベルになり、前記複数の回路ブロックの、選択されない残り全ての非選択の回路ブロックに含まれる前記ｐチャネル型電界効果トランジスタのソースが前記第１電位レベルになり、前記選択信号は、前記複数の回路ブロックのそれぞれに入力される、前記センスアンプを起動するか否かを示す信号であって、前記第１電位レベルで非選択、前記第２電位レベルで選択を示し、選択を示す前記第２電位レベルの前記選択信号が前記一の回路ブロックの前記センスアンプに入力され当該センスアンプが起動されることによって、前記複数の回路ブロックから前記一の回路ブロックが選択され、前記複数の回路ブロックはそれぞれ、入力される前記選択信号を前記ｐチャネル型電界効果トランジスタのソースに入力する接続パスを備える、半導体記憶装置が提供される。

開示の半導体記憶装置によれば、非選択の回路ブロックにおけるリーク電流の発生を抑制し、適正な出力を得ることが可能になる。

第１の実施の形態に係る半導体記憶装置の一例を示す図である。 半導体記憶装置の構成例を示す図である。 回路ブロックの構成例を示す図である。 第１の実施の形態に係る読み出し動作のタイミングチャートの一例である。 半導体記憶装置の別例を示す図である。 リーク電流の説明図である。 読み出し動作のタイミングチャートの一例を示す図である。 第２の実施の形態に係る半導体記憶装置の一例を示す図である。 第２の実施の形態に係る読み出し動作のタイミングチャートの一例である。 回路ブロックの別の構成例を示す図である。

図２は半導体記憶装置の構成例を示す図である。図２には、階層化構造を有する半導体記憶装置の一例を示している。
半導体記憶装置１００は、メモリセルアレイが所定のメモリセル数単位で分割されたメモリ回路１１１を含む複数の回路ブロック１１０を有する。ここでは一例として、概念上、グローバル制御回路１２０及びグローバルＩＯ回路１３０の上層に、２層の回路ブロック１１０を設ける場合を示している。

各回路ブロック１１０は、メモリ回路１１１のほか、ローカルＩＯ回路１１２を有する。ローカルＩＯ回路１１２には、メモリ回路１１１内に含まれる所定のメモリセル（１又は２以上のメモリセルを含むコラム）を選択するコラム選択回路、及びメモリ回路１１１に記憶されているデータを検出して増幅するセンスアンプが含まれる。各回路ブロック１１０には、メモリ回路１１１内に含まれるメモリセルに接続されている所定のワード線を活性化するワードドライバ回路１１３が含まれる。更に、各回路ブロック１１０には、ローカルＩＯ回路１１２のコラム選択回路及びセンスアンプの動作を制御するローカル制御回路１１４が含まれる。２層に分割（階層化）された回路ブロック１１０は、グローバル制御回路１２０及びグローバルＩＯ回路１３０に接続される。

グローバル制御回路１２０は、外部から入力されるクロック信号、アドレス信号等に基づき、ワードドライバ回路１１３及びローカル制御回路１１４の制御を行う。例えば、グローバル制御回路１２０は、ワードドライバ回路１１３で所定のワード線を活性化するための信号、ローカル制御回路１１４のコラム選択回路で所定のコラムを選択するための信号、センスアンプを起動させるための信号を生成する。ワードドライバ回路１１３及びローカル制御回路１１４は、グローバル制御回路１２０で生成された信号を用い、メモリ回路１１１及びローカルＩＯ回路１１２の動作制御を行う。グローバルＩＯ回路１３０は、２層に階層化された回路ブロック１１０のメモリ回路１１１及びローカルＩＯ回路１１２と共に、メモリ回路１１１に対する書き込み動作、読み出し動作を行う。

階層化構造を有する半導体記憶装置１００では、メモリセルアレイを、所定数のメモリセルを含む、複数のメモリ回路１１１に分割する。そして、各メモリ回路１１１に対する書き込み動作、読み出し動作を、同じ回路ブロック１１０内のローカルＩＯ回路１１２、更にグローバルＩＯ回路１３０を用いて、行う。このような構造を採用することにより、半導体記憶装置１００の処理動作の高速化が図られるようになる。

尚、ここでは２層に階層化した半導体記憶装置１００を例示したが、階層数はこの例に限定されるものではない。
以下、階層化構造を有する半導体記憶装置について、より詳細に説明する。

まず、第１の実施の形態について説明する。
図１は第１の実施の形態に係る半導体記憶装置の一例を示す図である。尚、図１には、第１の実施の形態に係る半導体記憶装置の読み出し回路部分の一例を示している。

図１に示す半導体記憶装置１は、メモリ回路１０及びローカルＩＯ回路２０を含む複数（ｍ＋１個）の回路ブロック３０（図１のＢＬＫ０〜ＢＬＫｍ）と、複数の回路ブロック３０に接続されたグローバルＩＯ回路４０とを有している。

まず、回路ブロック３０について述べる。
回路ブロック３０のメモリ回路１０は、複数（ｎ＋１個）のメモリセル部１１を有している。各メモリセル部１１には、複数のメモリセルが含まれ得る。回路ブロック３０のローカルＩＯ回路２０は、メモリセル部１１ごとに設けられたコラム選択回路２１及びセンスアンプ２２を有している。

図３は回路ブロックの構成例を示す図である。図３には、ＳＲＡＭの場合のメモリセル部１１、コラム選択回路２１及びセンスアンプ２２の一例を示している。
尚、以下では、Ｎチャネル型ＭＯＳ（Metal Oxide Semiconductor）電界効果トランジスタをＮＭＯＳと表記し、Ｐチャネル型ＭＯＳ電界効果トランジスタをＰＭＯＳと表記する。

メモリセル部１１には、一対のインバータ１１ａ１、並びにデータの書き込み及び読み出しのための転送用の一対のＮＭＯＳ（トランスファトランジスタ）１１ａ２を有するメモリセル１１ａが、複数含まれる。複数のメモリセル１１ａは、所定数（ｘ＋１個）ずつ、一対のビット線（ローカルビット線）ＢＬ，／ＢＬに接続される（コラム）。異なるビット線対ＢＬ，／ＢＬに接続されたメモリセル１１ａ同士は、ワード線ＷＬ（図３のＷＬ０〜ＷＬｘ）で接続される。

コラム選択回路２１は、ｘ＋１個のメモリセル１１ａを含む各コラム（ｙ＋１個）のビット線対ＢＬ，／ＢＬに接続されたプリチャージ回路２１ａ及び選択回路２１ｂを有する。プリチャージ回路２１ａには、プリチャージ信号ＢＰＲＥ（イコライズ信号）が入力され、選択回路２１ｂには、コラム選択信号ＣＳ（図３のＣＳ０〜ＣＳｙ）が入力される。プリチャージ回路２１ａ及び選択回路２１ｂには、例えば、ＰＭＯＳが用いられる。

プリチャージ回路２１ａは、例えば、３つのＰＭＯＳ２１ａ１，２１ａ２，２１ａ３を含む。プリチャージ回路２１ａは、ゲートに入力されるプリチャージ信号ＢＰＲＥによってＰＭＯＳ２１ａ１，２１ａ２，２１ａ３が全てオン状態とされたときに、ビット線対ＢＬ，／ＢＬを、ハイレベル（Ｈレベル）、ここでは電源電位（ＶＤＤ）レベルにプリチャージする。

選択回路２１ｂは、例えば、２つのＰＭＯＳ２１ｂ１，２１ｂ２を含む。選択回路２１ｂは、ゲートに入力されるコラム選択信号ＣＳｊによってＰＭＯＳ２１ｂ１，２１ｂ２がオン状態とされたときに、オンされた選択回路２１ｂに接続されているビット線対ＢＬ，／ＢＬをセンスアンプ２２（データバス線）に接続する。コラム選択信号ＣＳｊにより、センスアンプ２２に接続するメモリセル１１ａ、即ちコラムが選択される。

センスアンプ２２は、コラム選択回路２１で選択されるコラムに接続されるプリチャージ回路２２ａ及びアンプ回路２２ｂを有する。プリチャージ回路２２ａには、プリチャージ信号ＤＰＲＥが入力され、アンプ回路２２ｂには、センスアンプ２２を起動するか否かを示すセンスアンプ起動信号ＳＡＥが入力される。

プリチャージ回路２２ａは、例えば、３つのＰＭＯＳ２２ａ１，２２ａ２，２２ａ３を含む。プリチャージ回路２１ａは、ゲートに入力されるプリチャージ信号ＤＰＲＥによってＰＭＯＳ２２ａ１，２２ａ２，２２ａ３が全てオン状態とされたときに、データバス線２２ａ４，２２ａ５を、Ｈレベル、ここではＶＤＤレベルにプリチャージする。

アンプ回路２２ｂは、一対のインバータを所謂たすき掛けで接続したラッチ回路部２２ｂ１と、スイッチトランジスタ２２ｂ２を含む。ラッチ回路部２２ｂ１のインバータはそれぞれ、ＰＭＯＳ２２ｂ３及びＮＭＯＳ２２ｂ４、ＰＭＯＳ２２ｂ５及びＮＭＯＳ２２ｂ６からなる。スイッチトランジスタ２２ｂ２は、ＮＭＯＳであり、センスアンプ起動信号ＳＡＥによってオン状態又はオフ状態となる。アンプ回路２２ｂは、プリチャージ回路２２ａ等によるプリチャージが解除され、センスアンプ２２に接続されているコラムからデータを読み出す際、データバス線２２ａ４，２２ａ５（それらに接続されたビット線対ＢＬ，／ＢＬ）の電位差を検出し、増幅する。アンプ回路２２ｂで増幅された信号は、インバータ２２ｂ７を介して、センスアンプ２２から出力される。

この図３に示すような回路構成のＳＲＡＭでは、例えば、次のようにしてメモリセル１１ａのデータの読み出しが行われる。
まず、読み出し前には、プリチャージ信号ＢＰＲＥ，ＤＰＲＥの電位レベルがロウレベル（Ｌレベル）とされ、プリチャージ回路２１ａ，２２ａにより、ビット線ＢＬ，／ＢＬ及びデータバス線２２ａ４，２２ａ５がプリチャージされる。センスアンプ起動信号ＳＡＥは、Ｌレベルとされる。

読み出し時には、プリチャージ信号ＢＰＲＥ，ＤＰＲＥの電位レベルがＨレベルとされ、プリチャージ回路２１ａ，２２ａにより、ビット線ＢＬ，／ＢＬ及びデータバス線２２ａ４，２２ａ５のプリチャージが解除される。更に、センスアンプ起動信号ＳＡＥがＨレベルとされ、センスアンプ２２が起動される。そして、所定のコラムに対するコラム選択信号ＣＳｊがＬレベルとされ、そのコラム選択信号ＣＳｊに対応するコラムのビット線対ＢＬ，／ＢＬと、センスアンプ２２のデータバス線２２ａ４，２２ａ５とが接続される。

次いで、ワード線ＷＬｉのいずれかが選択（活性化）される。この選択されたワード線ＷＬｉと、コラム選択信号ＣＳｊによって選択されたコラムのビット線対ＢＬ，／ＢＬとに接続されたメモリセル１１ａのデータが、アンプ回路２２ｂで増幅され、センスアンプ２２から出力される。

尚、センスアンプ起動信号ＳＡＥがＬレベルのままであれば、センスアンプ２２の出力はＬレベルとなる。
図１に示す半導体記憶装置１は、例えばこの図３に示したような回路構成が適用される、複数の回路ブロック３０を含む。読み出し時には、いずれかの回路ブロック３０（図１のＢＬＫ０〜ＢＬＫｍ）の、信号線６０から入力されるセンスアンプ起動信号ＳＡＥ（図１のＳＡＥ０〜ＳＡＥｍ）が、Ｈレベルとされる。それにより、一の回路ブロック３０（その回路ブロック３０内の複数のセンスアンプ２２）が選択され、その回路ブロック３０について、上記のようなデータの読み出しが行われる。

図１に示したように、各回路ブロック３０のセンスアンプ２２の出力段には、センスアンプ２２の出力をゲート入力とするＮＭＯＳ（プルダウントランジスタ）２３（図１のＮＰＤｕ＿ｖ（ｕ＝０〜ｍ，ｖ＝０〜ｎ））が設けられている。

このプルダウントランジスタ２３のドレインは、グローバルビット線５０（図１のＧＲＤＴ０〜ＧＲＤＴｎ）に接続され、複数の回路ブロック３０が、それぞれのプルダウントランジスタ２３を介して、グローバルビット線５０に接続されている。グローバルビット線５０には、複数の回路ブロック３０のプルダウントランジスタ２３が並列接続されている。

一方、プルダウントランジスタ２３のソースは、インバータ２４を介して、センスアンプ起動信号ＳＡＥが入力される信号線６０に接続されており、センスアンプ起動信号ＳＡＥが反転されて、プルダウントランジスタ２３のソースに入力されるようになっている。尚、この点の詳細については後述する。

グローバルビット線５０は、各回路ブロック３０のメモリセル部１１、コラム選択回路２１及びセンスアンプ２２と同数設けられる。各グローバルビット線５０は、グローバルＩＯ回路４０に接続されている。

続いて、グローバルＩＯ回路４０について述べる。
図１に示したように、グローバルＩＯ回路４０は、グローバルビット線５０ごとに、ＰＭＯＳ（プリチャージトランジスタ）４１（図１のＰＵ０〜ＰＵｎ）、及びＰＭＯＳ（フィードバックトランジスタ）４２（図１のＰＫ０〜ＰＫｎ）を含む。更に、グローバルＩＯ回路４０は、グローバルビット線５０ごとに、ＰＭＯＳ４３，ＮＭＯＳ４４，４５、及びインバータ４６，４７を含む。

プリチャージトランジスタ４１には、信号線７０からプリチャージ信号ＰＲＥが入力される。プリチャージトランジスタ４１は、ゲートに入力されるプリチャージ信号ＰＲＥによってオン状態とされたときに、グローバルビット線５０をＨレベル、ここではＶＤＤレベルにプリチャージする。読み出し時には、プリチャージ信号ＰＲＥによってプリチャージトランジスタ４１がオフ状態とされ、プリチャージが解除される。

ＰＭＯＳ４３及びＮＭＯＳ４４，４５は、プリチャージトランジスタ４１によるプリチャージが解除されている状態でグローバルビット線５０の電位レベルを反転する。その反転された出力Ｑが、グローバルビット線５０から取得される（Ｑ［０］〜Ｑ［ｎ］）。

ＰＭＯＳ４３及びＮＭＯＳ４４，４５によって反転された信号は、インバータ４６，４７及びフィードバックトランジスタ４２を介して、グローバルビット線５０にフィードバックされる。

このような構成を有する半導体記憶装置１のデータの読み出し動作は、例えば、次のようにして行われる。
図４は第１の実施の形態に係る読み出し動作のタイミングチャートの一例である。

まず、読み出し前には、図１に示したグローバルビット線５０に接続されたプリチャージトランジスタ４１のゲートに対し、Ｌレベルのプリチャージ信号ＰＲＥが入力される。それにより、プリチャージトランジスタ４１がオン状態となり、グローバルビット線５０がプリチャージされる。また、読み出し前、各回路ブロック３０のセンスアンプ２２に対するセンスアンプ起動信号ＳＡＥは、いずれもＬレベルとされる。

読み出し時には、プリチャージ信号ＰＲＥがＨレベルとされ、それにより、プリチャージトランジスタ４１がオフ状態となり、グローバルビット線５０のプリチャージが解除される。その後若しくは同じようなタイミングで、アドレス信号により選択されたいずれかの回路ブロック３０のセンスアンプ起動信号ＳＡＥがＬレベルからＨレベルとされる。

半導体記憶装置１が備える複数の回路ブロック３０のうち、選択されなかった非選択の回路ブロック３０のセンスアンプ起動信号ＳＡＥは、Ｌレベルのままとされる。センスアンプ起動信号ＳＡＥがＬレベルのとき、センスアンプ２２に接続されたプルダウントランジスタ２３のゲート入力はＬレベルであり、非選択の回路ブロック３０のプルダウントランジスタ２３はオフ状態となっている。

センスアンプ２２が起動されて選択された回路ブロック３０では、メモリセル部１１から読み出したデータに応じて、センスアンプ２２の出力がＨレベル又はＬレベルとなる。図４のタイミングチャートにおいて、Ｒｅａｄ０はセンスアンプ２２の出力がＬレベルである場合を示し、Ｒｅａｄ１はセンスアンプ２２の出力がＨレベルである場合を示す。

まず、選択された一の回路ブロック３０でＲｅａｄ１の動作が行われる場合について述べる。
この場合、プリチャージ信号ＰＲＥがＬレベルからＨレベルとされてプリチャージが解除され、一の回路ブロック３０に対するセンスアンプ起動信号ＳＡＥがＬレベルからＨレベルとされることで、当該回路ブロック３０のセンスアンプ２２が起動する。その後、メモリセル部１１からの読み出しデータにより、センスアンプ２２の出力がＨレベルとなるため、プルダウントランジスタ２３がオン状態になる。

このプルダウントランジスタ２３のドレインは、Ｈレベルにプリチャージされたグローバルビット線５０に接続されている。また、プルダウントランジスタ２３のソースは、この選択された回路ブロック３０においては、Ｈレベルのセンスアンプ起動信号ＳＡＥがインバータ２４で反転され、Ｌレベルとされる。

このようなプルダウントランジスタ２３がセンスアンプ２２の出力によってオン状態となることで、グローバルビット線５０の電位が引き下げられ、グローバルビット線５０の電位レベルがＬレベルに低下する。その後、グローバルビット線５０の電位がグローバルＩＯ回路４０で反転され、選択された回路ブロック３０のデータがＨレベルの出力Ｑとして取得される。

続いて、選択された一の回路ブロック３０でＲｅａｄ０の動作が行われる場合について述べる。
この場合、プリチャージ信号ＰＲＥがＬレベルからＨレベルとされてプリチャージが解除され、一の回路ブロック３０に対するセンスアンプ起動信号ＳＡＥがＬレベルからＨレベルとされることで、当該回路ブロック３０のセンスアンプ２２が起動する。その後、メモリセル部１１からの読み出しデータにより、センスアンプ２２の出力がＬレベルのままとなるため、プルダウントランジスタ２３はオフ状態のままである。

そのため、上記Ｒｅａｄ１のときのような、プルダウントランジスタ２３がオン状態となることによるグローバルビット線５０の電位の引き下げは起こらない。グローバルビット線５０は、グローバルＩＯ回路４０のフィードバックトランジスタ４２により、Ｈレベルに保持される。グローバルビット線５０の電位がグローバルＩＯ回路４０で反転され、選択された回路ブロック３０のデータがＬレベルの出力Ｑとして取得される。

半導体記憶装置１では、このようにして、複数の回路ブロック３０から選択される一の回路ブロック３０について、そのデータが読み出される。
ここで、半導体記憶装置１における、非選択の回路ブロック３０について説明する。

上記のように、各回路ブロック３０のプルダウントランジスタ２３は、センスアンプ２２の出力をゲート入力とし、ドレインがグローバルビット線５０に接続され、ソースにセンスアンプ起動信号ＳＡＥの反転信号が入力される。

非選択の回路ブロック３０では、センスアンプ２２が起動されない、即ちセンスアンプ起動信号ＳＡＥがＬレベルであるので、そのプルダウントランジスタ２３のソースはＨレベルとなる。このようにすることで、非選択の回路ブロック３０のプルダウントランジスタ２３が、Ｈレベルにプリチャージされたグローバルビット線５０の電位引き下げに寄与するのを抑制することができるようになっている。

比較のため、半導体記憶装置の別例を図５に示す。
図５に示す半導体記憶装置１０００は、プルダウントランジスタ２３のソースが接地電位ＶＳＳとされている点で、上記半導体記憶装置１と相違する。このような半導体記憶装置１０００では、読み出しの際に、非選択の回路ブロック３０のプルダウントランジスタ２３にリーク電流が発生してしまう場合がある。

半導体記憶装置１０００で発生し得るリーク電流の説明図を図６に、半導体記憶装置１０００の読み出し動作のタイミングチャートの一例を図７に、それぞれ示す。尚、図６には、半導体記憶装置１０００が備える複数のグローバルビット線５０のうち、１本のグローバルビット線５０に接続されている回路の一部を図示している。

半導体記憶装置１０００での読み出しの際には、上記半導体記憶装置１の場合と同様に、Ｌレベルのプリチャージ信号ＰＲＥによってプリチャージされていたグローバルビット線５０が、Ｈレベルのプリチャージ信号ＰＲＥによってそのプリチャージが解除される。そして、センスアンプ起動信号ＳＡＥ（ＳＡＥ０〜ＳＡＥ３）により、いずれかのセンスアンプ２２（図５のいずれかの回路ブロック３０のセンスアンプ２２）が起動（選択）される。

例えば、図６（Ａ），（Ｂ）のように、センスアンプ起動信号ＳＡＥ３により、一のセンスアンプ２２が起動される。起動されたセンスアンプ２２に接続されたプルダウントランジスタ２３は、そのセンスアンプ２２の出力がＨレベルかＬレベルかに応じて、オン状態又はオフ状態となる。

まず、センスアンプ２２のＨレベルの出力を読み出す、Ｒｅａｄ１の動作について述べる。
センスアンプ起動信号ＳＡＥ３で起動されたセンスアンプ２２の出力がＨレベルで、それに接続されたプルダウントランジスタ２３がオン状態となれば、図６（Ａ）に示すように、そのプルダウントランジスタ２３には、オン電流Ｉｏｎが流れる。それにより、グローバルビット線５０の電位の引き下げが起こる。

このとき、他のセンスアンプ２２、即ち起動されていないセンスアンプ２２（非選択の回路ブロック３０のセンスアンプ２２）に接続されたプルダウントランジスタ２３は、オフ状態となる。しかし、起動されていないセンスアンプ２２に接続されたプルダウントランジスタ２３には、ソースがＶＳＳレベルであることから、リーク電流（オフ電流）Ｉｏｆｆが発生し得る。その結果、起動されていない、非選択のセンスアンプ２２に接続されたプルダウントランジスタ２３も、グローバルビット線５０の電位の引き下げに寄与し得る。

但し、この場合、起動されていないセンスアンプ２２に接続されたプルダウントランジスタ２３は、起動されているセンスアンプ２２に接続されたプルダウントランジスタ２３と同じく、グローバルビット線５０の電位を引き下げる方向に寄与する。従って、結果的には、起動されたセンスアンプ２２のＨレベルの出力が、グローバルビット線５０の出力Ｑとして得られるようになる。

続いて、センスアンプ２２のＬレベルの出力を読み出す、Ｒｅａｄ０の動作について述べる。
図６（Ｂ）に示すように、センスアンプ起動信号ＳＡＥ３で起動されたセンスアンプ２２の出力がＬレベルのときは、それに接続されたプルダウントランジスタ２３がオフ状態となる。しかし、このプルダウントランジスタ２３には、ソースがＶＳＳレベルであることから、リーク電流Ｉｏｆｆが発生し得る。更に、起動されていない他のセンスアンプ２２に接続されたプルダウントランジスタ２３にも、同様にリーク電流Ｉｏｆｆが発生し得る。これらのプルダウントランジスタ２３が、グローバルビット線５０の電位の引き下げに寄与し得る。

その結果、同じグローバルビット線５０に接続されているプルダウントランジスタ２３のリーク電流Ｉｏｆｆの総和が、フィードバックトランジスタ４２のオン電流を上回ってしまう場合がある。それにより、グローバルビット線５０の電位が、ＨレベルからＬレベルに低下しはじめ、グローバルＩＯ回路４０のインバータ回路の閾値電圧を超えてしまうと、最終的にグローバルビット線５０から誤った出力Ｑが得られてしまうようになる。即ち、グローバルビット線５０の出力Ｑとして、本来ならばセンスアンプ２２のＬレベルの出力が得られるべきところ、グローバルビット線５０からはＨレベルの出力Ｑが得られてしまうようになる。

ＬＳＩ回路の高速化に伴い、それに使用されるトランジスタの閾値電圧も低くなってきている。閾値電圧が低いトランジスタでは、閾値電圧が比較的高いトランジスタに比べ、リーク電流が発生し易くなり、リーク電流が５倍〜１０倍程度大きくなる場合もある。低電圧動作を目的とした回路でも同様に、閾値電圧の低いトランジスタが使用される。そのため、トランジスタのオン電流とオフ電流との比が大きくとれなくなってきている。

上記の半導体記憶装置１０００の、例えばそのプルダウントランジスタ２３に、比較的閾値電圧の低いトランジスタを用いた場合には、比較的閾値電圧の高いトランジスタを用いた場合に比べ、リーク電流Ｉｏｆｆが発生し易くなる。その結果、上記のような読み出し時の誤動作も発生し易くなる可能性がある。

これに対し、上記図１等に示した半導体記憶装置１では、センスアンプ２２（即ち回路ブロック３０）の選択又は非選択に応じてＨレベル又はＬレベルとされるセンスアンプ起動信号ＳＡＥを用い、プルダウントランジスタ２３のソース電圧を制御する。即ち、図１に示したように、各回路ブロック３０のプルダウントランジスタ２３のソースを、センスアンプ起動信号ＳＡＥの信号線６０と、インバータ２４を介して、接続する。

これにより、Ｈレベルのセンスアンプ起動信号ＳＡＥによって選択された一の回路ブロック３０では、プルダウントランジスタ２３のソースがＬレベルとなり、センスアンプ２２の出力に応じてオン状態となれば、グローバルビット線５０の電位が引き下げられる。

一方、非選択の他の回路ブロック３０では、センスアンプ起動信号ＳＡＥがＬレベルであるため、プルダウントランジスタ２３のソースがＨレベルとなり、リーク電流Ｉｏｆｆの発生が抑えられる。そのため、たとえ選択された一の回路ブロック３０でプルダウントランジスタ２３がオフ状態になり、リーク電流Ｉｏｆｆが発生したとしても、誤動作の発生を抑えることができる。即ち、同じグローバルビット線５０に接続されたプルダウントランジスタ２３のリーク電流Ｉｏｆｆの総和が、フィードバックトランジスタ４２のオン電流を上回ってしまうような状況を回避する。それにより、グローバルビット線５０をＨレベルに保持し、適正な出力Ｑを得ることができる。

尚、選択された一の回路ブロック３０でプルダウントランジスタ２３がオン状態になるとき、たとえ非選択の他の回路ブロック３０でプルダウントランジスタ２３にリーク電流Ｉｏｆｆが発生したとしても、適正な出力Ｑを得ることができる。いずれのプルダウントランジスタ２３も、グローバルビット線５０の電位を引き下げるように働き、グローバルビット線５０をＬレベルにすることができるためである。

次に、第２の実施の形態について説明する。
図８は第２の実施の形態に係る半導体記憶装置の一例を示す図である。尚、図８には、第２の実施の形態に係る半導体記憶装置の読み出し回路部分の一例を示している。

図８に示す半導体記憶装置１Ａは、グローバルビット線５０をＬレベルにプリディスチャージしてセンスアンプ２２の出力を読み出す半導体記憶装置である。
この半導体記憶装置１Ａは、上記半導体記憶装置１と同様に、メモリ回路１０及びローカルＩＯ回路２０Ａを含む複数の回路ブロック３０Ａ（図８のＢＬＫ０〜ＢＬＫｍ）と、複数の回路ブロック３０Ａに接続されたグローバルＩＯ回路４０Ａとを有している。

回路ブロック３０Ａにおいて、メモリ回路１０のメモリセル部１１、ローカルＩＯ回路２０Ａのコラム選択回路２１及びセンスアンプ２２は、上記半導体記憶装置１と同様の構成とすることができる。例えば、メモリセル部１１、コラム選択回路２１及びセンスアンプ２２に、上記図３に示したような回路を適用し、ＳＲＡＭとして機能する半導体記憶装置１Ａを実現することができる。

センスアンプ２２の出力段には、インバータ２５Ａ、及びＰＭＯＳのプルアップトランジスタ２３Ａ（図８のＰＰＵｕ＿ｖ（ｕ＝０〜ｍ，ｖ＝０〜ｎ））が設けられている。センスアンプ２２の出力が、インバータ２５Ａを介してプルアップトランジスタ２３Ａのゲートに入力される。プルアップトランジスタ２３Ａのドレインは、グローバルビット線５０（図８のＧＲＤＴ０〜ＧＲＤＴｎ）に接続されている。また、プルアップトランジスタ２３Ａのソースは、センスアンプ起動信号ＳＡＥ（図８のＳＡＥ０〜ＳＡＥｍ）の信号線６０に接続されている。

グローバルＩＯ回路４０Ａは、グローバルビット線５０ごとに、ＮＭＯＳのプリディスチャージトランジスタ４１Ａ（図８のＮＤ０〜ＮＤｎ）、及びＮＭＯＳのフィードバックトランジスタ４２Ａ（図８のＮＫ０〜ＮＫｎ）を含む。更に、グローバルＩＯ回路４０Ａは、グローバルビット線５０ごとに、ＮＭＯＳ４３Ａ，ＰＭＯＳ４４Ａ，４５Ａ、及びインバータ４６Ａ，４７Ａ，４８Ａを含む。また、プリチャージ信号ＰＲＥが入力される信号線７０に、インバータ３２Ａが設けられている。

プリディスチャージトランジスタ４１Ａは、プリチャージ信号ＰＲＥが反転されてゲートに入力され、オン状態とされたときに、グローバルビット線５０をＬレベル、ここではＶＳＳレベルにプリディスチャージする。読み出し時には、プリディスチャージトランジスタ４１Ａがオフ状態とされ、プリディスチャージが解除される。

ＮＭＯＳ４３Ａ及びＰＭＯＳ４４Ａ，４５Ａは、プリディスチャージが解除されている状態でグローバルビット線５０の電位レベルを反転する。その反転された出力Ｑ（Ｑ［０］〜Ｑ［ｎ］）が、グローバルビット線５０から取得される。

ＮＭＯＳ４３Ａ及びＰＭＯＳ４４Ａ，４５Ａによって反転された信号は、インバータ４６Ａ，４７Ａ及びフィードバックトランジスタ４２Ａを介して、グローバルビット線５０にフィードバックされる。

このような構成を有する半導体記憶装置１Ａのデータの読み出し動作は、例えば、次のようにして行われる。
図９は第２の実施の形態に係る読み出し動作のタイミングチャートの一例である。

まず、読み出し前には、Ｌレベルのプリチャージ信号ＰＲＥがインバータ３２Ａで反転されて、プリディスチャージトランジスタ４１Ａのゲートに入力される。それにより、プリディスチャージトランジスタ４１Ａがオン状態となり、グローバルビット線５０がプリディスチャージされる。各回路ブロック３０Ａのセンスアンプ２２に対するセンスアンプ起動信号ＳＡＥは、いずれもＬレベルとされる。

読み出し時には、プリディスチャージ信号ＰＲＥがＨレベルとされ、グローバルビット線５０のプリディスチャージが解除される。更に、アドレス信号により選択されたいずれか一の回路ブロック３０Ａのセンスアンプ起動信号ＳＡＥがＨレベルとされる。非選択の回路ブロック３０Ａのセンスアンプ起動信号ＳＡＥはＬレベルのままとされ、このときのプルアップトランジスタ２３Ａのゲート入力はＨレベルであり、非選択の回路ブロック３０Ａのプルアップトランジスタ２３Ａはオフ状態となっている。

センスアンプ２２が起動されて選択された回路ブロック３０Ａでは、メモリセル部１１から読み出したデータに応じて、センスアンプ２２の出力がＨレベル又はＬレベルとなる。図９のタイミングチャートにおいて、Ｒｅａｄ０はセンスアンプ２２の出力がＬレベルである場合を示し、Ｒｅａｄ１はセンスアンプ２２の出力がＨレベルである場合を示す。

まず、選択された一の回路ブロック３０ＡでＲｅａｄ１の動作が行われる場合について述べる。
この場合、プリディスチャージが解除され、一の回路ブロック３０Ａに対するセンスアンプ起動信号ＳＡＥがＨレベルとされることで、当該回路ブロック３０Ａのセンスアンプ２２が起動する。その後、メモリセル部１１からの読み出しデータにより、センスアンプ２２の出力がＨレベルとなるため、その出力がインバータ２５Ａで反転されてゲートに入力され、プルアップトランジスタ２３Ａがオン状態になる。

このプルアップトランジスタ２３Ａのドレインは、Ｌレベルにプリディスチャージされたグローバルビット線５０に接続されている。また、プルアップトランジスタ２３Ａのソースは、信号線６０に接続されており、Ｈレベルのセンスアンプ起動信号ＳＡＥが入力されて選択された回路ブロック３０Ａでは、Ｈレベルになる。

このようなプルアップトランジスタ２３Ａがセンスアンプ２２の出力に基づきオン状態となることで、グローバルビット線５０の電位が引き上げられ、グローバルビット線５０の電位レベルがＨレベルになる。その後、グローバルビット線５０の電位がグローバルＩＯ回路４０Ａで処理され、選択された回路ブロック３０ＡのデータがＨレベルの出力Ｑとして取得される。

続いて、選択された一の回路ブロック３０ＡでＲｅａｄ０の動作が行われる場合について述べる。
この場合、プリディスチャージが解除され、一の回路ブロック３０Ａに対するセンスアンプ起動信号ＳＡＥがＨレベルとされることで、当該回路ブロック３０Ａのセンスアンプ２２が起動する。その後、メモリセル部１１からの読み出しデータにより、センスアンプ２２の出力がＬレベルのままとなり、その出力がインバータ２５Ａで反転されてゲートに入力されるため、プルアップトランジスタ２３Ａはオフ状態のままである。

そのため、上記Ｒｅａｄ１のときのような、プルアップトランジスタ２３Ａがオン状態となることによるグローバルビット線５０の電位の引き上げは起こらない。グローバルビット線５０は、グローバルＩＯ回路４０Ａのフィードバックトランジスタ４２Ａにより、Ｌレベルに保持される。グローバルビット線５０の電位がグローバルＩＯ回路４０Ａで処理され、選択された回路ブロック３０ＡのデータがＬレベルの出力Ｑとして取得される。

半導体記憶装置１Ａでは、このようにして、複数の回路ブロック３０Ａから選択される一の回路ブロック３０Ａについて、そのデータが読み出される。
この半導体記憶装置１Ａにおいて、非選択の回路ブロック３０Ａのプルアップトランジスタ２３Ａは、センスアンプ２２の出力をゲート入力とし、ドレインがグローバルビット線５０に接続され、ソースにセンスアンプ起動信号ＳＡＥが入力される。

非選択の回路ブロック３０Ａでは、センスアンプ起動信号ＳＡＥがＬレベルであるので、そのプルアップトランジスタ２３ＡのソースはＬレベルとなる。このようにすることで、非選択の回路ブロック３０Ａのプルアップトランジスタ２３Ａが、Ｌレベルにプリディスチャージされたグローバルビット線５０の電位引き上げに寄与するのを抑制することができるようになっている。

例えば、プルアップトランジスタ２３Ａのソースを、常にＶＤＤレベルにしておくと、プルアップトランジスタ２３Ａに、グローバルビット線５０に向かって流れるリーク電流Ｉｏｆｆが発生し得る。非選択の回路ブロック３０Ａのプルアップトランジスタ２３Ａで発生し得る、このようなリーク電流Ｉｏｆｆは、選択された回路ブロック３０ＡのＲｅａｄ１の動作では問題とならない。しかし、Ｒｅａｄ０の動作では、非選択の回路ブロック３０Ａのプルアップトランジスタ２３Ａで発生するリーク電流Ｉｏｆｆが、グローバルビット線５０の電位を引き上げてしまい、出力ＱがＬレベルとなるべきところ、Ｈレベルとなってしまうようになる。

これに対し、上記図８に示した半導体記憶装置１Ａでは、センスアンプ２２（即ち回路ブロック３０Ａ）の選択又は非選択に応じてＨレベル又はＬレベルとされるセンスアンプ起動信号ＳＡＥを用い、プルアップトランジスタ２３Ａのソース電圧を制御する。即ち、図８に示したように、各回路ブロック３０Ａのプルアップトランジスタ２３Ａのソースを、センスアンプ起動信号ＳＡＥの信号線６０と接続する。

これにより、Ｈレベルのセンスアンプ起動信号ＳＡＥによって選択された一の回路ブロック３０Ａでは、プルアップトランジスタ２３ＡのソースがＨレベルとなる。センスアンプ２２の出力に応じてプルアップトランジスタ２３Ａがオン状態となれば、グローバルビット線５０の電位が引き上げられる。

一方、非選択の他の回路ブロック３０Ａでは、センスアンプ起動信号ＳＡＥがＬレベルであるため、プルアップトランジスタ２３ＡのソースがＬレベルとなり、リーク電流Ｉｏｆｆの発生が抑えられる。そのため、たとえ選択された一の回路ブロック３０Ａでプルアップトランジスタ２３Ａがオフ状態になり、リーク電流Ｉｏｆｆが発生したとしても、グローバルビット線５０をＬレベルに保持し、適正な出力Ｑを得ることができる。

以上、半導体記憶装置１，１Ａについて説明した。
以上の説明においては、半導体記憶装置１，１Ａの回路ブロック３０，３０Ａに適用可能な回路の一例として、上記図３に示したようなＳＲＡＭの場合の回路を示したが、回路ブロック３０，３０Ａには、別の回路を適用することもできる。

図１０は回路ブロックの別の構成例を示す図である。図１０には、ＲＯＭ（Read Only Memory）の場合の回路ブロック３０，３０Ａのメモリセル部１１、コラム選択回路２１及びセンスアンプ２２の一例を示している。

ＲＯＭの場合、メモリセル部１１には、複数のトランジスタ１１ｃが含まれ、個々のトランジスタ１１ｃがメモリセルとして機能する。例えば、複数のトランジスタ１１ｃは、ビット線ＢＬ（図１０のＢＬ０〜ＢＬｙ）に並列接続され、ゲートにはワード線ＷＬ（図１０のＷＬ０〜ＷＬｘ）が接続される。

コラム選択回路２１は、各ビット線ＢＬに接続された、ＰＭＯＳのプリチャージトランジスタ２１ｃ及びＮＭＯＳのコラム選択トランジスタ２１ｄを有する。プリチャージトランジスタ２１ｃは、プリチャージ信号ＢＰＲＥによってオン状態とされたときに、ビット線ＢＬをＶＤＤレベルにプリチャージする。コラム選択トランジスタ２１ｄは、コラム選択信号ＣＳによってオン状態とされたときに、オン状態とされたコラム選択トランジスタ２１ｄに接続されているビット線ＢＬをセンスアンプ２２に接続する。

センスアンプ２２は、ＰＭＯＳ２２ｃ及びインバータ２２ｄを含み、接続されたビット線ＢＬの電位を増幅して出力する。
このようなメモリセル部１１、コラム選択回路２１及びセンスアンプ２２を含む回路ブロック３０，３０Ａを適用することで、ＲＯＭとして機能する半導体記憶装置１，１Ａを実現することもできる。

尚、以上の説明では、センスアンプ起動信号ＳＡＥを用いて、プルダウントランジスタ２３及びプルアップトランジスタ２３Ａのソース電圧を制御する場合について述べた。それにより、非選択の回路ブロック３０及び回路ブロック３０Ａにおいて、プルダウントランジスタ２３及びプルアップトランジスタ２３Ａのリーク電流の発生を抑制する。

このようなプルダウントランジスタ２３及びプルアップトランジスタ２３Ａのソース電圧制御は、センスアンプ起動信号ＳＡＥを用いて行うことに限定されない。複数の回路ブロック３０のうち、いずれかを選択し、残りを非選択とする信号、即ち、選択する回路ブロック３０と非選択の回路ブロック３０に異なる電位レベルで入力される信号（選択信号）であれば、上記のようなソース電圧制御に利用することができる。同様に、選択する回路ブロック３０Ａと非選択の回路ブロック３０Ａに異なる電位レベルで入力される選択信号であれば、上記のようなソース電圧制御に利用することができる。

以上説明した実施の形態に関し、更に以下の付記を開示する。
（付記１） 第１信号線と、
前記第１信号線に接続された複数の回路ブロックと、
を有し、
前記複数の回路ブロックはそれぞれ、
メモリセルと、
前記メモリセルに接続されたセンスアンプと、
前記センスアンプの出力をゲート入力とし、ドレインが前記第１信号線に接続されたトランジスタと、
を含み、
選択信号に基づき、前記複数の回路ブロックから一の回路ブロックが選択されたときに、選択された回路ブロックに含まれる前記トランジスタのソースが第１電位レベルになり、非選択の回路ブロックに含まれる前記トランジスタのソースが第２電位レベルになる、
ことを特徴とする半導体記憶装置。

（付記２） 前記第１信号線が前記第２電位レベルとされ、前記選択信号に基づいて前記複数の回路ブロックから一の回路ブロックが選択されることを特徴とする付記１に記載の半導体記憶装置。

（付記３） 前記選択信号が用いられて、前記選択された回路ブロックに含まれる前記トランジスタのソースが前記第１電位レベルになり、前記非選択の回路ブロックに含まれる前記トランジスタのソースが前記第２電位レベルになることを特徴とする付記１又は２に記載の半導体記憶装置。

（付記４） 前記トランジスタは、ｎチャネル型電界効果トランジスタであり、
前記第１電位レベルは、前記第２電位レベルよりも低い、
ことを特徴とする付記１乃至３のいずれかに記載の半導体記憶装置。

（付記５） 前記選択信号は、前記複数の回路ブロックのそれぞれに入力され、
前記複数の回路ブロックのそれぞれに入力される前記選択信号は、選択を示す前記第２電位レベルの信号、又は、非選択を示す前記第１電位レベルの信号であり、
前記複数の回路ブロックはそれぞれ、入力される前記選択信号を反転して前記トランジスタのソースに入力する接続パスを備える、
ことを特徴とする付記４に記載の半導体記憶装置。

（付記６） 前記複数の回路ブロックはそれぞれ、前記選択信号が入力される第２信号線を含み、
前記トランジスタのソースは、前記第２信号線にインバータを介して接続される、
ことを特徴とする付記５に記載の半導体記憶装置。

（付記７） 前記トランジスタは、ｐチャネル型電界効果トランジスタであり、
前記第２電位レベルは、前記第１電位レベルよりも低い、
ことを特徴とする付記１乃至３のいずれかに記載の半導体記憶装置。

（付記８） 前記選択信号は、前記複数の回路ブロックのそれぞれに入力され、
前記複数の回路ブロックのそれぞれに入力される前記選択信号は、選択を示す前記第１電位レベルの信号、又は、非選択を示す前記第２電位レベルの信号であり、
前記複数の回路ブロックはそれぞれ、入力される前記選択信号を前記トランジスタのソースに入力する接続パスを備える、
ことを特徴とする付記７に記載の半導体記憶装置。

（付記９） 前記複数の回路ブロックはそれぞれ、前記選択信号が入力される第３信号線を含み、
前記トランジスタのソースは、前記第３信号線に接続される、
ことを特徴とする付記８に記載の半導体記憶装置。

（付記１０） 前記選択信号は、前記センスアンプを起動するか否かを示す信号であり、前記センスアンプが起動されることによって、前記複数の回路ブロックから一の回路ブロックが選択されることを特徴とする付記１乃至９のいずれかに記載の半導体記憶装置。

１，１Ａ，１００，１０００ 半導体記憶装置
１０，１１１ メモリ回路
１１ メモリセル部
１１ａ メモリセル
１１ａ１，２２ｂ７，２２ｄ，２４，２５Ａ，３２Ａ，４６，４６Ａ，４７，４７Ａ，４８Ａ インバータ
１１ａ２ トランスファトランジスタ
１１ｃ トランジスタ
２０，２０Ａ，１１２ ローカルＩＯ回路
２１ コラム選択回路
２１ａ，２２ａ プリチャージ回路
２１ａ１，２１ａ２，２１ａ３，２１ｂ１，２１ｂ２，２２ａ１，２２ａ２，２２ａ３，２２ｂ３，２２ｂ５，２２ｃ，４３，４４Ａ，４５Ａ ＰＭＯＳ
２１ｂ 選択回路
２１ｃ プリチャージトランジスタ
２１ｄ コラム選択トランジスタ
２２ センスアンプ
２２ａ４，２２ａ５ データバス線
２２ｂ アンプ回路
２２ｂ１ ラッチ回路部
２２ｂ２ スイッチトランジスタ
２２ｂ４，２２ｂ６，４３Ａ，４４，４５ ＮＭＯＳ
２３ プルダウントランジスタ
２３Ａ プルアップトランジスタ
３０，３０Ａ，１１０ 回路ブロック
４０，４０Ａ，１３０ グローバルＩＯ回路
４１ プリチャージトランジスタ
４１Ａ プリディスチャージトランジスタ
４２，４２Ａ フィードバックトランジスタ
５０ グローバルビット線
６０，７０ 信号線
１１３ ワードドライバ回路
１１４ ローカル制御回路
１２０ グローバル制御回路

Claims (2)

1. 第１信号線と、
   前記第１信号線に接続された複数の回路ブロックと、
   を有し、
   前記複数の回路ブロックはそれぞれ、
   メモリセルと、
   前記メモリセルに接続されたセンスアンプと、
   前記センスアンプの出力をゲート入力とし、ドレインが前記第１信号線に接続されたｎチャネル型電界効果トランジスタと、
   を含み、
   前記第１信号線が第１電位レベルとされ、選択信号に基づき、前記複数の回路ブロックから一の回路ブロックが選択されたときに、選択された前記一の回路ブロックに含まれる前記ｎチャネル型電界効果トランジスタのソースが前記第１電位レベルよりも低い第２電位レベルになり、前記複数の回路ブロックの、選択されない残り全ての非選択の回路ブロックに含まれる前記ｎチャネル型電界効果トランジスタのソースが前記第１電位レベルになり、
   前記選択信号は、前記複数の回路ブロックのそれぞれに入力される、前記センスアンプを起動するか否かを示す信号であって、前記第１電位レベルで選択、前記第２電位レベルで非選択を示し、選択を示す前記第１電位レベルの前記選択信号が前記一の回路ブロックの前記センスアンプに入力され当該センスアンプが起動されることによって、前記複数の回路ブロックから前記一の回路ブロックが選択され、
   前記複数の回路ブロックはそれぞれ、入力される前記選択信号を反転して前記ｎチャネル型電界効果トランジスタのソースに入力する接続パスを備える、
   ことを特徴とする半導体記憶装置。
2. 第１信号線と、
   前記第１信号線に接続された複数の回路ブロックと、
   を有し、
   前記複数の回路ブロックはそれぞれ、
   メモリセルと、
   前記メモリセルに接続されたセンスアンプと、
   前記センスアンプの出力をゲート入力とし、ドレインが前記第１信号線に接続されたｐチャネル型電界効果トランジスタと、
   を含み、
   前記第１信号線が第１電位レベルとされ、選択信号に基づき、前記複数の回路ブロックから一の回路ブロックが選択されたときに、選択された前記一の回路ブロックに含まれる前記ｐチャネル型電界効果トランジスタのソースが前記第１電位レベルよりも高い第２電位レベルになり、前記複数の回路ブロックの、選択されない残り全ての非選択の回路ブロックに含まれる前記ｐチャネル型電界効果トランジスタのソースが前記第１電位レベルになり、
   前記選択信号は、前記複数の回路ブロックのそれぞれに入力される、前記センスアンプを起動するか否かを示す信号であって、前記第１電位レベルで非選択、前記第２電位レベルで選択を示し、選択を示す前記第２電位レベルの前記選択信号が前記一の回路ブロックの前記センスアンプに入力され当該センスアンプが起動されることによって、前記複数の回路ブロックから前記一の回路ブロックが選択され、
   前記複数の回路ブロックはそれぞれ、入力される前記選択信号を前記ｐチャネル型電界効果トランジスタのソースに入力する接続パスを備える、
   ことを特徴とする半導体記憶装置。
   

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