JP2002100188A

JP2002100188A - 半導体記憶装置

Info

Publication number: JP2002100188A
Application number: JP2000290984A
Authority: JP
Inventors: Kazuyuki Ishikawa; 和幸石川
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2000-09-25
Filing date: 2000-09-25
Publication date: 2002-04-05

Abstract

(57)【要約】【課題】ビット線対のプリチャージ電荷の引き抜きに
よる電力消費量が増加して、ビット線対の容量増加によ
りデータ読み出し速度が低下する課題があった。【解決手段】主ビット線とワード線に対して割り当て
られたメモリブロックと、主ビット線を選択してセンス
アンプおよび書き込み回路に接続する選択回路と、主ビ
ット線をディスチャージするプリディスチャージ回路と
を配置し、メモリブロックが、メモリセルと、副ビット
線対と、副ビット線対をチャージおよびイコライズする
プリチャージ・イコライズ回路と、副ビット線対の電位
により主ビット線に電荷注入する電源接続回路と、主ビ
ット線からのデータを副ビット線対に書き込む書き込み
回路とを備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体記憶装置に
関し、特にスタティック・ランダム・アクセス・メモリ
（以下ＳＲＡＭと称する）の回路構成に関するものであ
る。

【０００２】

【従来の技術】図８は従来の代表的なＳＲＡＭの構成を
示す回路図である。図において、１はメモリセル、２は
ビット線２ａ，２ｂからなるビット線対、３はワード
線、１２４はプリチャージ・イコライズ回路である。５
はセンスアンプ、６は書き込み回路、７はカラムセレク
タ、８はＩ／Ｏ線対である。また、１３４はプリチャー
ジ制御信号、１６は書き込み回路制御信号、１７はカラ
ムセレクタ制御信号である。また、メモリセル１の代表
的な回路例は図２に示される。ただし、従来回路の説明
では、符号２１は２に、２１ａ，２１ｂは２ａ，２ｂと
読み替えるものとする。Ｎ１，Ｎ２はＮチャネルトラン
ジスタで、Ｐ１，Ｐ２はＰチャネルトランジスタであ
る。これらのトランジスタＮ１，Ｎ２，Ｐ１，Ｐ２はデ
ータ保持回路を形成している。また、Ｎ３，Ｎ４はＮチ
ャネルトランジスタでアクセス用トランジスタである。

【０００３】ＳＲＡＭでは、２進情報の１ビット分のデ
ータを記憶するメモリセル１が、マトリックス状に２次
元的に配置されている。マトリックスの中から特定のメ
モリセル１を指定するために、行方向の各行にはワード
線３がそれぞれ設けられ、各ワード線３はメモリセル１
内のアクセス用トランジスタＮ３，Ｎ４のゲートに接続
されている。また、列方向の各列にはメモリセル１とデ
ータの受け渡しを行うためのビット線対２が設けられて
いる。各ビット線２ａ，２ｂには、メモリセル１の２個
のアクセス用トランジスタＮ３，Ｎ４の一方の端子がそ
れぞれ接続されている。ワード線３はアドレス信号に基
づいて１本のみ選択されるように動作する。選択された
ワード線３に接続しているメモリセル１は、ビット線対
２とデータのやり取りが可能な状態となるように構成さ
れている。

【０００４】次にＳＲＡＭの動作について説明する。メ
モリセル１では、ＮチャネルトランジスタＮ１，Ｎ２と
ＰチャネルトランジスタＰ１，Ｐ２からなるデータ保持
回路が、書き込まれたデータを保持する。ワード線３を
非活性状態として２個のアクセス用トランジスタＮ３，
Ｎ４を閉じ、ビット線対２との接続を切り放した状態で
は、データ保持回路のデータ書き換えは起きないため、
そのメモリセル１はデータを保持し続けることができ
る。

【０００５】データ読み出し時は、ワード線３を活性化
してアクセス用トランジスタＮ３，Ｎ４を開き、ビット
線対２とメモリセル１の間を接続する。しかし、ワード
線３を活性化する前には、予めビット線対２をプリチャ
ージ・イコライズ回路１２４によりチャージして電荷を
蓄えておく。また、ビット線２ａとビット線２ｂの電位
に差が生じないようにイコライズ動作も行う。このプリ
チャージ・イコライズ回路１２４の制御は、プリチャー
ジ制御信号１３４により行われる。プリチャージの期
間、ワード線３を非活性にすることで、メモリセル１の
アクセス用トランジスタＮ３，Ｎ４は閉じるので、ビッ
ト線対２のプリチャージ電荷の引き抜きは起きない。

【０００６】プリチャージ・イコライズ動作完了後、ワ
ード線３の活性化によりビット線対２とメモリセル１を
接続する。ビット線対２に蓄えた電荷は、メモリセル１
が保持しているデータにより、ビット線２ａ，２ｂの内
の一方の電荷が引き抜かれて電位は下がり、他方の電荷
は引き抜かれないため電位を維持する。この２本のビッ
ト線２ａ，２ｂの電位のどちらが下がるかを、センスア
ンプ５で検出し、そのメモリセル１が保持しているデー
タの値を知ることができる。

【０００７】データ書き込み時は、読み出し時と同様
に、先ずワード線３を活性化してアクセス用トランジス
タＮ３，Ｎ４を開き、ビット線対２とメモリセル１の間
を接続する。次に、書き込み回路制御信号１６により書
き込み回路６を動作させると、書き込むデータが“Ｈ”
レベルの時はビット線（例えば２ａ）を“Ｈ”レベルま
でチャージし、ビット線（２ｂ）を“Ｌ”レベルまでデ
ィスチャージする。逆に、書き込むデータが“Ｌ”レベ
ルの時は、ビット線（２ａ）を“Ｌ”レベルまでディス
チャージし、ビット線（２ｂ）を“Ｈ”レベルまでチャ
ージする。２本のビット線２ａ，２ｂ間の電位差が接続
したメモリセル１に伝えられ、メモリセル１のデータ保
持回路が書き換えられる。

【０００８】センスアンプ５および書き込み回路６に
は、データ読み出し時または書き込み時に応じて、複数
のビット線対２の中から選択された一つが接続される。
カラムセレクタ７によりＩ／Ｏ線対８と接続するビット
線対２が選択され、センスアンプ５や書き込み回路６と
の接続を行う。このカラムセレクタ７の選択動作は、カ
ラムセレクタ制御信号１７を受けて行われる。

【０００９】ここで、ＳＲＡＭの消費電力について考察
すると、ビット線対２にプリチャージした電荷を読み出
し時に引き抜くことにより、消費される電力はＳＲＡＭ
の消費電力全体の中で大きな割合を占める。このプリチ
ャージ電荷の引き抜きによる消費量は、ビット線対２の
容量に比例する。

【００１０】

【発明が解決しようとする課題】従来のＳＲＡＭは以上
のように構成されているので、近年、メモリ容量の大規
模化に伴い、ビット線対２に付くメモリセル１のアクセ
ス用トランジスタＮ３，Ｎ４のドレイン容量の総和が増
加する傾向にある。そのため、ビット線対２の容量が増
加し、プリチャージ電荷の引き抜きによる電力消費量が
増加している。また、ビット線対２の容量が増加した場
合、データ読み出し時の２本のビット線２ａ，２ｂ間の
電位差の開く速度が低下する。したがって、センスアン
プ５の検出可能レベルまで電位差が開くのに時間がかか
り、データ読み出し速度が低下するなどの課題があっ
た。

【００１１】この発明は上記のような課題を解決するた
めになされたもので、消費電力の低減を図ると共にデー
タ読み出し速度を向上させる半導体記憶装置を得ること
を目的とする。

【００１２】

【課題を解決するための手段】この発明に係る半導体記
憶装置は、行方向に設けられ複数のワード線群を形成し
書き込み時および読み出し時に選択的に活性化される複
数のワード線と、列方向に設けられた複数の主ビット線
と、前記複数の主ビット線のそれぞれと前記複数のワー
ド線群の組合わせに対して割り当てられた複数のメモリ
ブロックと、データ読み出し時およびデータ書き込み時
に前記複数の主ビット線の中から対象とする主ビット線
を選択してセンスアンプおよび書き込み回路に接続する
選択回路と、データ読み出し時の事前にプリディスチャ
ージ制御信号に応答して前記主ビット線をディスチャー
ジするプリディスチャージ回路とを配置し、前記複数の
メモリブロックの各々が、前記ワード線群の各ワード線
に１個ずつが割り当てられ接続される複数のメモリセル
と、前記複数のメモリセルのそれぞれが接続される副ビ
ット線対と、前記ワード線を活性化する前に前記副ビッ
ト線対をチャージおよびイコライズする副ビット線プリ
チャージ・イコライズ回路と、データ読み出し時に前記
副ビット線対の電位に応答して前記対象とする主ビット
線に電荷を注入する主ビット線電源接続回路と、書き込
み時に前記対象とする主ビット線に与えられたデータを
副ビット線書き込み回路制御信号に応答して前記副ビッ
ト線対に書き込む副ビット線書き込み回路とを備えるよ
うにしたものである。

【００１３】この発明に係る半導体記憶装置は、プリデ
ィスチャージ回路が複数の主ビット線のそれぞれに対し
て個々に設けられると共に個別のプリディスチャージ制
御信号により制御され、データ読み出し時にワード線を
活性化する前であって副ビット線対をチャージおよびイ
コライズする際に、前記個別のプリディスチャージ制御
信号の一つに応答する前記プリディスチャージ回路によ
り対象とする主ビット線のみがディスチャージされるよ
うにしたものである。

【００１４】この発明に係る半導体記憶装置は、選択回
路がパスゲートで構成され、プリディスチャージ回路が
前記選択回路とセンスアンプおよび書き込み回路を結ぶ
Ｉ／Ｏ線に設けられ、データ読み出し時にワード線を活
性化する前であって副ビット線対をプリチャージおよび
イコライズする際に、前記プリディスチャージ回路によ
り対象とする主ビット線のみが前記選択回路のパスゲー
トを介してディスチャージされるようにしたものであ
る。

【００１５】この発明に係る半導体記憶装置は、同じワ
ード線に対して割り当てられた各メモリブロック内の副
ビット線プリチャージ・イコライズ回路に共通して個別
の副ビット線プリチャージ制御信号が入力される構成を
有し、前記副ビット線プリチャージ・イコライズ回路
は、前記個別の副ビット線プリチャージ制御信号が入力
されない期間において前記ワード線が活性化されていな
い前記メモリブロック内の各副ビット線対をチャージし
続け、前記個別の副ビット線プリチャージ制御信号が入
力されたときに前記ワード線が活性化された前記メモリ
ブロック内の前記副ビット線対のみのチャージ動作を停
止させるようにしたものである。

【００１６】この発明に係る半導体記憶装置は、各メモ
リブロック内の各副ビット線書き込み回路毎に個別の副
ビット線書き込み回路制御信号が入力され、前記個別の
副ビット線書き込み回路制御信号が対象とする主ビット
線を選択する選択回路の制御信号と活性化したワード線
に関連して発生し、データ書き込み時に前記書き込み回
路が前記対象とする主ビット線にデータを書き込み、前
記対象とする主ビット線と関わると共に活性化した前記
ワード線に接続されたメモリセルを含む前記メモリブロ
ック内の副ビット線対のみに前記主ビット線に書き込ま
れた前記データを前記個別の副ビット線書き込み回路制
御信号一つに応答する前記副ビット線書き込み回路によ
り書き込むようにしたものである。

【００１７】この発明に係る半導体記憶装置は、行方向
に設けられ複数のワード線群を形成し書き込み時および
読み出し時に選択的に活性化される複数のワード線と、
列方向に設けられた複数の主ビット線と、前記複数の主
ビット線のそれぞれと前記複数のワード線群の組合わせ
に対して割り当てられた複数のメモリブロックと、デー
タ読み出し時およびデータ書き込み時に前記複数の主ビ
ット線の中から対象とする主ビット線を選択してセンス
アンプおよび書き込み回路に接続する選択回路と、デー
タ読み出し時の事前にプリチャージ制御信号に応答して
前記主ビット線をチャージするプリチャージ回路とを配
置し、前記複数のメモリブロックの各々が、前記ワード
線群の各ワード線に１個ずつが割り当てられ接続される
複数のメモリセルと、前記複数のメモリセルのそれぞれ
が接続される副ビット線対と、前記ワード線を活性化す
る前に前記副ビット線対をディスチャージする副ビット
線プリディスチャージ回路と、データ読み出し時に前記
副ビット線対の電位に応答して前記対象とする主ビット
線の電荷を抜き取る主ビット電荷抜き取り回路と、書き
込み時に前記対象とする主ビット線に与えられたデータ
を副ビット線書き込み回路制御信号に応答して前記副ビ
ット線対に書き込む副ビット線書き込み回路とを備える
ようにしたものである。

【００１８】

【発明の実施の形態】以下、この発明の実施の一形態を
図１について説明する。実施の形態１．図１において、１はメモリセル、２０は
列方向に配列された主ビット線、３は行方向に配列され
所定数で群を形成するワード線、４はプリディスチャー
ジ回路、５はセンスアンプ、６は書き込み回路、７はカ
ラムセレクタ（選択回路）、８はＩ／Ｏ線対である。１
４はプリディスチャージ回路４を制御するプリディスチ
ャージ制御信号、１６は書き込み回路制御信号、１７は
カラムセレクタ制御信号である。２１は２本の副ビット
線２１ａ，２１ｂからなる副ビット線対である。２２は
副ビット線対２１ａを制御信号とし、ソースを電源に接
続し、ドレインを主ビット線２０に接続した主ビット線
電源接続回路である。２４は副ビット線プリチャージ・
イコライズ回路、２６は副ビット線書き込み回路であ
る。３０はメモリブロックで、複数のワード線３と、こ
のワード線３のそれぞれに１個ずつが割り当てられ接続
された複数のメモリセル１と、これらのメモリセル１が
それぞれ接続された副ビット線対２１と、主ビット線電
源接続回路２２と、副ビット線プリチャージ・イコライ
ズ回路２４と、副ビット線書き込み回路２６とから構成
されている。３４は副ビット線プリチャージ・イコライ
ズ回路２４を制御する副ビット線プリチャージ制御信号
である。３６は副ビット線書き込み回路２６を制御する
副ビット線書き込み回路制御信号である。なお、メモリ
セル１は、前述した図２の回路構成を持つものである。
ここで、副ビット線２１ａの電位が下がった場合に、主
ビット線電源接続回路２２により、電源と主ビット線２
０の接続、つまり主ビット線２０への電荷注入が行われ
る構成としている。この構成は、逆にもう一方の副ビッ
ト線２１ｂの電位低下を受けて電源と主ビット線２０の
接続が行われる構成としてもよい。

【００１９】次に動作について説明する。図２のメモリ
セル１では、ＮチャネルトランジスタＮ１，Ｎ２とＰチ
ャネルトランジスタＰ１，Ｐ２からなるデータ保持回路
が書き込まれたデータを保持する。すなわち、ワード線
３を非活性状態として２個のアクセス用トランジスタＮ
３，Ｎ４を閉じ、副ビット線対２１との接続を切り放し
た状態では、データ保持回路のデータ書き換えは起きな
いので、メモリセル１はデータを保持し続けることがで
きる。

【００２０】データ読み出し時は、対象となるワード線
３を活性化してアクセス用トランジスタＮ３，Ｎ４を開
き、副ビット線対２１とメモリセル１の間を接続する。
ワード線３を活性化する前に副ビット線プリチャージ・
イコライズ回路２４により予め副ビット線対２１をチャ
ージして電荷を蓄えておく。また、２本の副ビット線２
１ａ，２１ｂの電位に差が生じないようにイコライズ動
作も行う。

【００２１】また、副ビット線対２１のプリチャージ・
イコライズ動作と同時に、主ビット線２０についてはプ
リディスチャージ回路４によりディスチャージして電荷
を引き抜いておく。これらの期間、ワード線３を非活性
にすることで、メモリセル１のアクセス用トランジスタ
Ｎ３，Ｎ４は閉じるので、副ビット線対２１のプリチャ
ージ電荷の引き抜きは起きず、それと共に主ビット線２
０は電荷が引き抜かれた状態となる。

【００２２】副ビット線対２１に対するプリチャージ・
イコライズ動作の完了後、対象となるワード線３の活性
化により副ビット線対２１とメモリセル１を接続する。
また、読み出し対象となるメモリセル１を含むメモリブ
ロック３０に関わる主ビット線２０がカラムセレクタ７
により選択され、センスアンプ５に接続される。副ビッ
ト線対２１に蓄えた電荷については、対象となるメモリ
セル１が保持しているデータにより、一方の副ビット線
２１ａは電荷が引き抜かれて電位は下がり、他方の副ビ
ット線２１ｂは電荷が引き抜かれないため電位を維持す
る。副ビット線２１ａの電位が下がると、主ビット線電
源接続回路２２が動作して、対象となる主ビット線２０
に対し電荷を注入する。電荷注入により、その主ビット
線２０の電位が上がり、センスアンプ５でこの主ビット
線２０の電位上昇を検出し、対象となるメモリセル１が
保持しているデータの値を知ることができる。逆に、副
ビット線２ａの電位が上がる場合は、主ビット線電源接
続回路２２が動作せず、主ビット線２０に対する電荷注
入はない。したがって、主ビット線２０の電位は変化せ
ず、センスアンプ５で主ビット線２０の電位上昇が無い
ことを検出し、対象となるメモリセル１が保持している
データ値が前述と逆であることを知ることができる。

【００２３】メモリブロック３０内の対象となるワード
線３が活性化する場合は、上記のようにメモリセル１の
データ読み出しで、副ビット線対２１の電位が変化する
が、一方、活性化したワード線３と関わらない他のメモ
リブロック３０では、副ビット線対２１の電位は変化せ
ず、プリチャージした電荷の消費が起こらない。

【００２４】データ書き込み時は、データ読み出し時と
同様に、先ず対象となるワード線３を活性化してアクセ
ス用トランジスタＮ３，Ｎ４を開き、副ビット線対２１
とメモリセル１の間を接続する。書き込み回路制御信号
１６により書き込み回路６を動作させると、書き込むデ
ータが“Ｈ”レベルの時は、主ビット線２０を“Ｈ”レ
ベルまでチャージする。逆に書き込むデータが“Ｌ”レ
ベルの時は、主ビット線２０はプリチャージ・イコライ
ズ期間に電荷を引き抜きした“Ｌ”レベル電位のままに
なる。

【００２５】次に、副ビット線書き込み回路２６によ
り、主ビット線２０が“Ｈ”レベルの場合は、一方の副
ビット線２１ａを“Ｈ”レベル、他方の副ビット線２１
ｂを“Ｌ”レベルにする。逆に主ビット線２０が“Ｌ”
レベルの場合は、一方の副ビット線２１ａを“Ｌ”レベ
ル、他方の副ビット線２１ｂを“Ｈ”レベルにする。こ
の２本の副ビット線２１ａ，２１ｂ間の電位差が、接続
したメモリセル１に伝えられ、メモリセル１のデータ保
持回路が書き換えられる。

【００２６】また、データ書き込み時には、副ビット線
書き込み回路制御信号３６により主ビット線電源接続回
路２２は電源接続を停止する。ワード線３の立ち上がり
時には、データ書き込みが完了する前に、メモリセル１
から副ビット線対２１へのデータ読み出しが一時的に行
われるが、主ビット線電源接続回路２２を停止すること
で、この一時的な読み出しデータの主ビット線２０への
伝播を止め、書き込みデータとの衝突を防止する。

【００２７】データ読み出し時および書き込み時には、
センスアンプ５と書き込み回路６に複数の主ビット線２
０から選択された一つが接続される。それは、この期間
にカラムセレクタ制御信号１７がカラムセレクタ７に与
えられ、このカラムセレクタ７がＩ／Ｏ線８と接続する
主ビット線２０を選択することによって行われる。な
お、この実施の形態１の回路では、読み出したデータと
書き込むデータの正反が逆になっているため、センスア
ンプ５で読み出したデータを正反逆にする手段を設け、
データの正反は一致させておく必要がある。

【００２８】ここで、この実施の形態１のＳＲＡＭの消
費電力について考察する。プリチャージとその電荷引き
抜きで消費される電力は、主ビット線２０と読み出し対
象のメモリブロック３０が持つ副ビット線対２１の容量
の和に比例する。読み出し対象外のメモリブロック３０
については、ワード線３の活性化がないので、プリチャ
ージした電力の消費は起こらない。主ビット線２０と副
ビット線対２１の容量は、配線容量と接続されるトラン
ジスタのゲート・ドレインの容量の和からなる。主ビッ
ト線２０に接続されるトランジスタは、プリディスチャ
ージ回路４、カラムセレクタ７、各メモリブロック３０
内の主ビット線電源接続回路２２および副ビット線書き
込み回路２６を構成するものである。また、副ビット線
対２１に接続されるトランジスタは、自己のメモリブロ
ック３０内の主ビット線電源接続回路２２、副ビット線
書き込み回路２６、副ビット線プリチャージ・イコライ
ズ回路２４およびメモリセル１を構成するものである。

【００２９】１個のＳＲＡＭのメモリセルアレイについ
て、所有するメモリセル１の個数は従来のものと実施の
形態１のものは同じとする。ここで、実施の形態１にお
ける１個のメモリブロック３０内のメモリセル１の個数
をｎ個とする。また、１本のビット線２に沿ったメモリ
ブロック３０の個数をｍ個とすると、プリチャージ時に
関わる従来のビット線対２と実施の形態１の副ビット線
対２１について、接続されるトランジスタ数は下記のよ
うになる。従来のＳＲＡＭ：ｍ×ｎ×１個のメモリセル１
内のトランジスタ数実施の形態１のＳＲＡＭ：ｎ×１個のメモリセル１内
のトランジスタ数＋その他追加回路（主ビット線電源接
続回路２２等）のトランジスタ数実施の形態１では、追加回路による増加はあるが、従来
と比較して接続されるトランジスタの個数が約１／ｍと
大幅に減少することが解る。

【００３０】次に、この実施の形態１の場合の読み出し
速度について考える。複数のメモリブロック３０に分割
しているため、副ビット線対２１の容量は、従来のビッ
ト線対２と比較して、１／ｍに減少している。このた
め、読み出し時の副ビット線対２１の電位変化は大幅に
速くなる。この電位変化を受けて、主ビット線電源接続
回路２２が主ビット線２０へ電荷注入を行うが、主ビッ
ト線２０にはメモリセル１が直接接続されていないた
め、その容量は小さくなっており、主ビット線２０の電
位変化は速くなる。また、主ビット線電源接続回路２２
から直接電荷注入を行う構成としているため、主ビット
線２０の電位変化が速い。さらに、主ビット線電源接続
回路２２のトランジスタの処理能力を大きくすること
で、主ビット線２０への電位変化をさらに速くすること
も可能である。

【００３１】なお、実施の形態１では、主ビット線電源
接続回路２２により主ビット線２０に電荷を注入する構
成としたため、副ビット線対２１からの読み出しは、１
本の主ビット線２０で行うことができるようになってい
る。主ビット線２０を２本とした構成例もあるが、それ
と比較すると実施の形態１のものは主ビット線相互間の
距離が十分大きく取れるため、配線間の容量を減少で
き、クロストークの低減が図れる。

【００３２】説明してきた実施の形態１では、プリチャ
ージ・イコライズ期間に副ビット線対２１は電荷をチャ
ージし、主ビット線２０は電荷をディスチャージする構
成となっている。これを逆に、副ビット線対２１が電荷
をディスチャージし、主ビット線２０が電荷をチャージ
する構成をとるようにしても同様な働きをすることが理
解できる。ただしその場合、データ読み出し時には、主
ビット線電源接続回路２２の代わりに、副ビット線対２
１の電位に応答して主ビット線２０の電荷を抜き取る主
ビット線電荷抜き取り回路なるものを用いることにな
る。さらに、メモリブロック３０内に含まれるメモリセ
ル１の個数は、メモリブロック３０毎にその数を異なら
しめた場合にも同様に適用可能である。

【００３３】以上のように、この実施の形態１によれ
ば、メモリセルアレイを複数のメモリブロック３０に分
割し、活性化したワード線３に接続されたメモリブロッ
ク３０が選択され、その中の対象となるメモリセル１の
データを副ビット線に取り出し、そのデータを主ビット
線電源接続回路２２を介して対象となる主ビット線２０
に与えるようにしたため、データ読み出し経路に関わる
メモリセル１の数を大幅に削減でき、主ビット線２０の
充放電で消費される電力をメモリブロック３０の区分け
により制限できるので、半導体記憶装置全体の充放電に
よる電力消費量を低減する効果が得られる。また、副ビ
ット線対２１の電位変化を受けて主ビット線２０に対し
電荷注入をする回路を設けたことにより、データ読み出
し時間を短くできる効果が得られる。

【００３４】実施の形態２．この発明の実施の形態２を
図３の回路配置により説明する。図３において、図１と
異なる構成は、各プリディスチャージ回路４毎に個別の
プリディスチャージ制御信号１４ａ，１４ｂを設けてい
ることである。次に動作について説明する。データの読
み出し時は、ワード線３を活性化して図２に示されるア
クセス用トランジスタＮ３，Ｎ４を開き、副ビット線対
２１とメモリセル１の間を接続する。ワード線３を活性
化する前には、予め副ビット線対２１を副ビット線プリ
チャージ・イコライズ回路２４によりチャージして電荷
を蓄えておく。また、両副ビット線２１ａ，２１ｂの電
位に差が生じないようにイコライズ動作も行う。

【００３５】また、副ビット線対２１のプリチャージ・
イコライズ動作と同時に、主ビット線２０についてはプ
リディスチャージ回路４によりディスチャージして電荷
を引き抜いておく。このプリディスチャージ回路４の制
御は、プリディスチャージ制御信号１４ａ，１４ｂによ
り行われる。プリディスチャージ制御信号１４ａ，１４
ｂは同時には活性化しない。活性化するプリディスチャ
ージ制御信号１４ａまたは１４ｂは、カラムセレクタ
（選択回路）７により選択される主ビット線２０とセン
スアンプ５の接続に対応し、データ読み出し対象の主ビ
ット線２０に設けられたプリディスチャージ回路４を制
御する。したがって、実施の形態１と異なり、データ読
み出し対象である主ビット線２０については、活性化し
た個別のプリディスチャージ制御信号１４ａまたは１４
ｂが与えられるプリディスチャージ回路４によりディス
チャージを行う。したがって、データ読み出しの非対象
である他の主ビット線２０については、ディスチャージ
を行わない。

【００３６】プリチャージ・イコライズ動作完了後、対
象となるワード線３の活性化により副ビット線対２１と
メモリセル１を接続する。また、読み出し対象となるメ
モリセル１を含むメモリブロック３０に関わる主ビット
線２０がカラムセレクタ７により選択され、センスアン
プ５に接続される。副ビット線対２１に蓄えた電荷に関
し、メモリセル１が保持しているデータにより、一方の
副ビット線２１ａは電荷が引き抜かれて電位は下がり、
他方の副ビット線２１ｂは電荷が引き抜かれないため電
位を維持する。副ビット線２１ａの電位が下がると、主
ビット線電源接続回路２２が動作して、主ビット線２０
に対し電荷を注入し出す。電荷注入により、主ビット線
２０の電位が上がり、センスアンプ５でこの主ビット線
２０の電位上昇を検出することで、対象となるメモリセ
ル１が保持しているデータの値を知ることができる。逆
に、副ビット線２１ａの電位が上がる場合は、主ビット
線電源接続回路２２が動作せず、主ビット線２０に対す
る電荷注入はない。したがって、主ビット線２０の電位
は変化せず、センスアンプ５で主ビット線２０の電位上
昇が無いことを検出することで、対象となるメモリセル
１が保持しているデータが逆であることを知ることがで
きる。なお、データ書き込み時の動作は、図１の場合と
同じである。

【００３７】ここで、実施の形態２の場合の電力消費に
ついて考察する。この実施の形態２では、実施の形態１
と異なり、データ読み出し対象外の主ビット線２０につ
いてはプリディスチャージ動作を行わない。なお、両実
施の形態１および２では共に、データ読み出し対象外の
主ビット線２０に対しては、ワード線３が立ち上がるこ
とで、接続するメモリセル１の保持データに応じて、主
ビット線電源接続回路２２により電荷の注入が行われ
る。この無駄な電荷注入を実施の形態１では副ビット線
対２１のプリチャージ・イコライズ期間に毎回放電して
いたが、この実施の形態２では、主ビット線２０が読み
出し対象でない場合には放電を行わない構成としてい
る。放電が行われないため、次にワード線３が立ち上が
ったときの主ビット線電源接続回路２２から主ビット線
２０への電荷注入が抑制される。この動作により、実施
の形態１と比較して主ビット線２０の充放電電力が削減
できる。

【００３８】ここでは、プリディスチャージ制御信号１
４ａ，１４ｂを２本にした構成回路で説明したが、その
本数は１つのカラムセレクタ７に接続する主ビット線２
０の本数が上限になる。したがって、例えば１つのカラ
ムセレクタ７に８本の主ビット線２０が接続されている
場合、最大８本の個別のプリディスチャージ制御信号に
より各プリディスチャージ回路４を制御するように配置
し、そのうち選択された１本の主ビット線２０に対して
のみプリディスチャージを行う動作構成となる。また、
１本のプリディスチャージ制御信号で２個のプリディス
チャージ回路４を制御する構成にすることもできる。こ
の場合、１つのカラムセレクタ７に８本の主ビット線２
０が接続している例では、２本の主ビット線２０の単位
でプリディスチャージを行う計４本のプリディスチャー
ジ制御信号を設けることになる。このカラムセレクタ７
に接続する主ビット線２０の個数が多いほど、この実施
の形態２による電力削減効果は大きくなる。

【００３９】以上のように、実施の形態２によれば、デ
ータ読み出し対象の主ビット線２０に対してのみプリデ
ィスチャージ動作を行い、その他の対象外の主ビット線
２０についてはプリディスチャージ動作を行わない構成
としたことにより、実施の形態１に比し、主ビット線２
０の電力消費をさらに低減できる効果がある。

【００４０】実施の形態３．この発明の実施の形態３を
図４の回路配置により説明する。図４において、図１と
異なる構成は、各主ビット線２０毎にプリディスチャー
ジ回路４を設けず、代わりにＩ／Ｏ線８に共通の主ビッ
ト線２０用のプリディスチャージ回路４０を１個接続し
ていることである。また、カラムセレクタ（選択回路）
７がＮチャネルトランジスタ７１，７２によりパスゲー
トを構成されていることである。

【００４１】次に動作について説明する。データ読み出
し時は、ワード線３を活性化して図２に示されるアクセ
ス用トランジスタＮ３，Ｎ４を開き、副ビット線対２１
とメモリセル１の間を接続する。ワード線３を活性化す
る前には、予め副ビット線対２１を副ビット線プリチャ
ージ・イコライズ回路２４によりチャージして電荷を蓄
えておく。また、両副ビット線２１ａ，２１ｂの電位に
差が生じないようにイコライズ動作も行う。

【００４２】副ビット線対２１のプリチャージ・イコラ
イズ動作と同時に、主ビット線２０については、プリデ
ィスチャージ制御信号１４０に応答するプリディスチャ
ージ回路４０によりディスチャージして電荷を引き抜い
ておく。この場合、カラムセレクタ７によって選択され
Ｉ／Ｏ線８と接続された主ビット線２０に対し、カラム
セレクタ７を介してディスチャージが行われる。カラム
セレクタ７はパスゲートを構成しているため、そのトラ
ンジスタ７１，７２を介してＩ／Ｏ線８から対象とする
主ビット線２０のディスチャージが可能となる。したが
って、データ読み出し対象である主ビット線２０につい
ては、活性化したプリディスチャージ制御信号１４０に
応答するディスチャージ回路４０によりディスチャージ
を行い、データ読み出し非対象である他の主ビット線２
０については、ディスチャージを行わない構成としてい
る。なお、カラムセレクタ７のパスゲートは、Ｎチャネ
ルトランジスタ７１，７２を使用しているが、Ｎチャネ
ルとＰチャネルの両方のトランジスタによる構成を取っ
ても同様である。

【００４３】プリチャージ・イコライズ動作完了後、対
象となるワード線３の活性化により副ビット線対２１と
メモリセル１を接続する。また、読み出し対象となるメ
モリセル１を含むメモリブロック３０に関わる主ビット
線２０がカラムセレクタ７により選択され、センスアン
プ５に接続される。副ビット線対２１に蓄えた電荷に関
し、メモリセル１が保持しているデータにより、一方の
副ビット線２１ａは電荷が引き抜かれて電位は下がり、
他方の副ビット線２１ｂは電荷が引き抜かれないため電
位を維持する。副ビット線２１ａ側の電位が下がると、
主ビット線電源接続回路２２が動作して、主ビット線２
０に対し電荷を注入する。電荷注入により、主ビット線
２０の電位が上がり、センスアンプ５でこの主ビット線
２０の電位上昇を検出することで、対象となるメモリセ
ル１が保持しているデータの値を知ることができる。逆
に、一方の副ビット線２１ａの電位が上がる場合は、主
ビット線電源接続回路２２が動作せず、主ビット線２０
に対する電荷注入はない。したがって、主ビット線２０
の電位は変化せず、センスアンプ５で主ビット線２０の
電位上昇が無いことを検出することで、対象となるメモ
リセル１が保持しているデータが逆であることを知るこ
とができる。なお、データ書き込み時の動作は図１の場
合と同じである。

【００４４】ここで、実施の形態３の場合の電力消費に
ついて考察する。実施の形態３では、実施の形態１と異
なり、データ読み出し対象外の主ビット線２０について
はプリディスチャージ動作を行わないようにしている。
一方、両実施の形態１および３では共に、データ読み出
し対象外の主ビット線２０に対して、ワード線３が立ち
上がることで、接続するメモリセル１の保持データに応
じて、各メモリブロック３０内の主ビット線電源接続回
路２２により電荷の注入が行われる。

【００４５】実施の形態１では、この無駄な電荷注入を
プリチャージ・イコライズ期間に毎回放電していたが、
この実施の形態３では、主ビット線２０が読み出し対象
でない場合はパスゲートが開かず放電を行わない構成と
している。放電が行われないため、次にワード線３が立
ち上がったときに主ビット線電源接続回路２２から主ビ
ット線２０への電荷注入は抑制される。この動作によ
り、実施の形態１と比較して主ビット線２０の充放電電
力を削減できる。

【００４６】以上のように、実施の形態３によれば、デ
ータ読み出し対象外の主ビット線２０についてはディス
チャージ動作を行わない構成としているため、実施の形
態１の場合よりも主ビット線２０による電力消費をさら
に低減できる効果がある。また実施の形態２と比べ、主
ビット線２０毎のプリディスチャージ回路４と、その各
々に個別のプリディスチャージ制卸信号１４ａ，１４ｂ
を作る回路が不要となるため、ハードウェアの構成が簡
略化される効果がある。

【００４７】実施の形態４．この発明の実施の形態４に
ついて図５の回路配置により説明する。図５において、
図１と異なる構成は、各メモリブロック３０の行（横）
方向配列の副ビット線プリチャージ・イコライズ回路２
４に対して個別の副ビット線プリチャージ制御信号３４
ａ，３４ｂが入力されるようにしたことである。

【００４８】次に動作について説明する。データを読み
出す時は、ワード線３を活性化して図２に示されるアク
セス用トランジスタＮ３，Ｎ４を開き、副ビット線対２
１とメモリセル１の間を接続する。ワード線３を活性化
する前には、予め副ビット線対２１を副ビット線プリチ
ャージ・イコライズ回路２４によりチャージして電荷を
蓄えておく。また、両副ビット線２１ａ，２１ｂの電位
に差が生じないようにイコライズ動作も行う。

【００４９】この副ビット線プリチャージ・イコライズ
回路２４の制御は、個別に与えられる副ビット線プリチ
ャージ制御信号３４ａ，３４ｂにより行われる。データ
読み出し・データ書き込みを行わないときには、副ビッ
ト線プリチャージ制御信号３４ａ，３４ｂは共に活性化
しており、各副ビット線対２１に対しプリチャージ・イ
コライズ動作をし続ける。一方、データ読み出し時およ
びデータ書き込み時は、副ビット線プリチャージ制御信
号３４ａ，３４ｂの中から１本のみ（例えば３４ａ）が
非活性化する。非活性化する副ビット線プリチャージ制
御信号（３４ａ）は、メモリブロック３０内のメモリセ
ル１に接続したワード線３の状態に対応して動作する。
メモリブロック３０内に活性化対象のワード線３がある
場合に、副ビット線プリチャージ制御信号（３４ａ）が
非活性化するように設定される。したがって、実施の形
態１と異なり、活性化するワード線３に対応する副ビッ
ト線対２１については、ワード線３を立ち上げている
間、副ビット線プリチャージ制御信号（３４ａ）を非活
性化にし、副ビット線プリチャージ・イコライズ回路２
４はプリチャージ・イコライズ動作を中断する。一方、
非対象である他の副ビット線対２１については、プリチ
ャージ・イコライズ動作を継続する。副ビット線対２１
のプリチャージ・イコライズ動作と同時に、主ビット線
２０についてはプリディスチャージ回路４によりディス
チャージして電荷を引き抜いておく。

【００５０】プリチャージ・イコライズ動作完了後、対
象となるワード線３の活性化により副ビット線対２１と
メモリセル１を接続する。また、読み出し対象となるメ
モリセル１を含むメモリブロック３０に関わる主ビット
線２０がカラムセレクタ７により選択され、センスアン
プ５に接続される。副ビット線対２１に蓄えた電荷に関
し、メモリセル１が保持しているデータにより、一方の
副ビット線２１ａは電荷が引き抜かれて電位は下がり、
他方の副ビット線２１ｂは電荷が引き抜かれないため電
位を維持する。副ビット線２１ａ側の電位が下がると、
主ビット線電源接続回路２２が動作して、この主ビット
線２０に対し電荷を注入する。電荷注入により、主ビッ
ト線２０の電位が上がり、センスアンプ５でこの主ビッ
ト線２０の電位上昇を検出することで、対象となるメモ
リセル１が保持しているデータの値を知ることができ
る。逆に、一方の副ビット線２１ａの電位が下がる場合
は、主ビット線電源接続回路２２が動作せず、主ビット
線２０に対する電荷注入はない。したがって、主ビット
線２０の電位は変化せず、センスアンプ５で主ビット線
２０の電位上昇が無いことを検出することで、対象とな
るメモリセル１が保持しているデータが逆であることを
知ることができる。なお、データ書き込み時の動作は、
図１の場合と同じである。

【００５１】ここで、実施の形態４の場合の電力消費に
ついて考察する。実施の形態４では、実施の形態１と異
なり、ワード線３が活性化する間、その活性化ワード線
３に関わるメモリブロック３０内の副ビット線対２１に
対してのみプリチャージ・イコライズ動作が停止され、
ワード線が非活性の他のメモリブロック３０内の副ビッ
ト線対２１ではプリチャージ・イコライズ動作が継続す
る。また、両実施の形態１および４では共に、副ビット
線プリチャージ・イコライズ回路２４により副ビット線
対２１に注入された電荷は、対象となるワード線３が活
性されない限り電荷の放電は起きないようにしている。
しかし、実施の形態１では、１本の副ビット線プリチャ
ージ制御信号３４により全てのメモリブロック３０の副
ビット線プリチャージ・イコライズ回路２４を制御する
ため、データ読み出し時およびデータ書き込み時には、
全ての副プリチャージ・イコライズ回路２４を一旦停止
する必要がある。これに対し、この実施の形態４では、
活性化するワード線３に対応する副ビット線プリチャー
ジ・イコライズ回路２４のみを停止する構成とし、個別
の副ビット線プリチャージ制御信号３４ａ，３４ｂで制
御される副ビット線プリチャージ・イコライズ回路２４
に対応してメモリブロック３０を区分けしている。した
がって各副ビット線プリチャージ制御信号３４ａ，３４
ｂの活性・非活性の切り換え動作による電力消費が分割
される。

【００５２】なお、ここでは、副ビット線プリチャージ
制御信号３４ａ，３４ｂが２本の構成で説明している
が、副ビット線プリチャージ制御信号の本数は、１本の
主ビット線２０に沿って分割したメモリブロック３０の
分割数が上限になる。例えば８個のメモリブロック３０
に分割している場合、最大８本の個別の副ビット線プリ
チャージ制御信号により区分けされたメモリブロック３
０の副ビット線プリチャージ・イコライズ回路２４を制
御し、選択された１本の副ビット線プリチャージ制御信
号のみの活性・非活性を切り換える動作構成とすること
になる。

【００５３】以上のように、実施の形態４によれば、ワ
ード線３が活性化するメモリブロック３０のみの副ビッ
ト線プリチャージ制御信号３４ａ，３４ｂが非活性動作
する構成としたことにより、実施の形態１よりも副ビッ
ト線プリチャージ制御信号の動作による消費電力を低減
できる効果がある。

【００５４】実施の形態５．この発明の実施の形態５を
図６および図７の回路配置により説明する。図６におい
て、図１と異なる構成は、各メモリブロック３０の副ビ
ット線書き込み回路２６毎に個別の副ビット線書き込み
回路制御信号３６ａ，３６ｂ，３６ｃ，３６ｄが入力さ
れるようにしていることである。これらの副ビット線書
き込み回路制御信号３６ａ，３６ｂ，３６ｃ，３６ｄを
作り出す副ビット線書き込み回路制御信号生成回路の例
を図７に示す。

【００５５】図７において、４１はカラムセレクタ制御
信号１７の選択を行う列デコーダ、４２はワード線３の
選択を行う行デコーダ、４３はワード線ドライバ、４４
は副ビット線書き込み回路制御信号３６ａ，３６ｂを選
択する副ビット線書き込み用デコーダである。列デコー
ダ４１にはアドレス信号Ｙ１が入力される。行デコーダ
４２にはアドレス信号Ｘ１，Ｘ２と前段の行デコーダの
出力信号ＸＤａが入力される。ワード線ドライバ４３に
は行デコーダ４２の出力信号とワード線用クロック信号
ＣＬＫが入力される。副ビット線書き込み用デコーダ４
４には、行デコーダ４２の入力信号ＸＤａと、列デコー
ダ４１の出力信号であるカラムセレクタ制御信号１７が
入力され副ビット線書き込み回路制御信号３６ａ，３６
ｂが作られる。

【００５６】次に図６の回路の動作について説明する。
なお、データ読み出し時の動作は図１の場合と同じであ
る。データ書き込み時は、ワード線３を活性化して図２
に示されるアクセス用トランジスタＮ３，Ｎ４を開き、
主ビット線２０とメモリセル１の間を接続する。また、
カラムセレクタ７により、書き込み対象となるメモリセ
ル１を含むメモリブロック３０に接続する主ビット線２
０が選択され、書き込み回路６と接続される。書き込み
回路制御信号１６により書き込み回路６を動作させる
と、書き込むデータが“Ｈ”レベルの時は対象となる主
ビット線２０を“Ｈ”レベルまでチャージする。逆に書
き込むデータが“Ｌ”レベルの時は対象となる主ビット
線２０は、プリチャージ期間に電荷を引き抜きした
“Ｌ”レベル電位のままになる。

【００５７】副ビット線書き込み回路制御信号３６ａ，
３６ｂ，３６ｃ，３６ｄのいずれかが選択され、それに
接続している副ビット線書き込み回路２６が動作する。
主ビット線２０が“Ｈ”レベルの場合には、一方の副ビ
ット線２１ａを“Ｈ”レベルに、他方の副ビット線２１
ｂを“Ｌ”レベルにする。逆に、主ビット線２０が
“Ｈ”レベルの場合には、一方の副ビット線２１ａを
“Ｌ”レベルに、他方の副ビット線２１ｂを“Ｈ”レベ
ルにする。この両副ビット線２１ａ，２１ｂの電位差
は、接続したメモリセル１に伝えられ、メモリセル１の
データ保持回路が書き換えられる。また、副ビット線書
き込み回路制御信号３６ａ，３６ｂ，３６ｃ，３６ｄが
いずれも選択されない場合は、副ビット線書き込み回路
２６による副ビット線対２１へのデータ書き込みは行わ
れない。

【００５８】副ビット線書き込み回路制御信号３６ａ，
３６ｂ，３６ｃ，３６ｄの選択は、図７の副ビット線書
き込み用デコーダ４４によって行われる。書き込み時
に、カラムセレクタ制御信号１７を受けてカラムセレク
タ７が主ビット線２０を選択し、その主ビット線２０に
接続するメモリブロック３０が選択される。さらに、行
デコーダ４２が入力信号ＸＤａを受けてワード線ドライ
バ４３を駆動し対象となるワード線３を活性化し、立ち
上がるワード線３に対応するメモリセル１が選択され
る。このとき同じカラムセレクタ制御信号１７と入力信
号ＸＤａが副ビット線書き込み用デコーダ４４に入力さ
れ、対象となるメモリブロック３０を指定する副ビット
線書き込み制御信号（例えば３６ａ）が出力される。つ
まり、副ビット線書き込み制御信号（３６ａ）により書
き込み対象となるメモリセル１を含むメモリブロック３
０の副ビット線書き込み回路２６が動作することにな
る。

【００５９】活性化するワード線３に接続してはいるが
書き込み対象外のメモリセル１、つまりカラムセレクタ
７で非選択となっている主ビット線２０に対応するメモ
リブロック３０内の副ビット線書き込み回路２６は動作
しない。この構成により、ワード線３が活性化した場合
でも、副ビット線対２１にはメモリセル１が保持してい
たデータが読み出されるだけであり、保持データが破壊
されることはない。

【００６０】一方、実施の形態１の場合では、書き込み
対象・対象外に関係なく、すべての副ビット線書き込み
回路２６が動作する構成となっている。したがって、書
き込み対象外のメモリセル１についても、副ビット線対
２１の電位が変化するため、ワード線３の活性化によっ
てアクセス用トランジスタＮ３，Ｎ４が開くと、保持デ
ータが変化する可能性がある。このため、書き込み対象
外のメモリセル１の保持データを破壊しない工夫が必要
となる。

【００６１】そのための方法として、書き込みの前に一
旦保持データを読み出し、書き込み時にそのデータを上
書きすることが考えられる。すなわち、書き込み時と同
一のワード線３を活性化させ、データ読み出しを行う。
各主ビット線２０に読み出されたデータをレベル保持回
路（図示せず）で保持し、書き込み時に、この保持デー
タを同じメモリセル１に再書き込みすることでデータ破
壊を防ぐ。この場合、書き込み前に一旦読み出し処理が
必要なことと、全ての主ビット線２０にレベル保持回路
を設ける必要がある。

【００６２】以上のように、実施の形態５によれば、書
き込み対象のメモリセル１を含むメモリブロック３０の
副ビット線書き込み回路２６のみが動作する構成とした
ことにより、書き込み対象外のメモリセル１の保持デー
タ破壊防止を容易に実現できる効果がある。

【００６３】

【発明の効果】以上のように、この発明によれば、行方
向に設けられ複数のワード線群を形成し書き込み時およ
び読み出し時に選択的に活性化される複数のワード線
と、列方向に設けられた複数の主ビット線と、複数の主
ビット線のそれぞれと複数のワード線群の組合わせに対
して割り当てられた複数のメモリブロックと、データ読
み出し時およびデータ書き込み時に複数の主ビット線の
中から対象とする主ビット線を選択してセンスアンプお
よび書き込み回路に接続する選択回路と、データ読み出
し時の事前にプリディスチャージ制御信号に応答して主
ビット線をディスチャージするプリディスチャージ回路
とを配置し、複数のメモリブロックの各々が、ワード線
群の各ワード線に１個ずつが割り当てられ接続される複
数のメモリセルと、複数のメモリセルのそれぞれが接続
される副ビット線対と、ワード線を活性化する前に副ビ
ット線対をチャージおよびイコライズする副ビット線プ
リチャージ・イコライズ回路と、データ読み出し時に副
ビット線対の電位に応答して対象とする主ビット線に電
荷を注入する主ビット線電源接続回路と、書き込み時に
対象とする主ビット線に与えられたデータを副ビット線
書き込み回路制御信号に応答して前記副ビット線対に書
き込む副ビット線書き込み回路とを備えるように構成し
たので、メモリセルアレイを複数のメモリブロックに
分割し、その中の対象となるメモリセルのデータを副ビ
ット線を介して取り出し選択された主ビット線にのみ与
えるようにしたため、データ読み出し経路に関わるメモ
リセルの数を大幅に削減できるので、半導体記憶装置全
体の充放電による電力消費量を低減する効果が得られ
る。また、副ビット線対の電位変化を受けて主ビット線
に対し電荷注入をする回路を設けたことにより、データ
読み出し時間を短くできる効果がある。

【００６４】この発明によれば、プリディスチャージ回
路が複数の主ビット線のそれぞれに対して個々に設けら
れると共に個別のプリディスチャージ制御信号により制
御され、データ読み出し時にワード線を活性化する前で
あって副ビット線対をチャージおよびイコライズする際
に、個別のプリディスチャージ制御信号の一つに応答す
るプリディスチャージ回路により対象とする主ビット線
のみがディスチャージされるように構成したので、デ
ータ読み出し対象の主ビット線についてはプリディスチ
ャージ動作を行わないため、その分の電力消費を制限で
き、半導体記憶装置全体の電力消費量を低減できる効果
がある。また、副ビット線対の電位変化を受けて主ビッ
ト線に対し電荷注入をする回路を設けたことにより、デ
ータ読み出し時間を短くできる効果がある。

【００６５】この発明によれば、選択回路がパスゲート
で構成され、プリディスチャージ回路が選択回路とセン
スアンプおよび書き込み回路を結ぶＩ／Ｏ線に設けら
れ、データ読み出し時にワード線を活性化する前であっ
て副ビット線対をプリチャージおよびイコライズする際
に、プリディスチャージ回路により対象とする主ビット
線のみが選択回路のパスゲートを介してディスチャージ
されるように構成したので、データ読み出し対象外の
主ビット線についてはディスチャージ動作を行わないた
め、その分主ビット線による電力消費を制限でき、半導
体記憶装置全体の電力消費量を低減できる効果がある。
また、副ビット線対の電位変化を受けて主ビット線に対
し電荷注入をする回路を設けたことにより、データ読み
出し時間を短くできる効果がある。さらに、１個のプリ
ディスチャージ回路を共通して使用し、プリディスチャ
ージ制卸信号も１本となるので、ハードウェアの構成が
簡略化される効果がある。

【００６６】この発明によれば、同じワード線に対して
割り当てられた各メモリブロック内の副ビット線プリチ
ャージ・イコライズ回路に共通して個別の副ビット線プ
リチャージ制御信号が入力される構成を有し、副ビット
線プリチャージ・イコライズ回路は、個別の副ビット線
プリチャージ制御信号が入力されない期間においてワー
ド線が活性化されていないメモリブロック内の各副ビッ
ト線対をチャージし続け、個別の副ビット線プリチャー
ジ制御信号が入力されたときにワード線が活性化された
メモリブロック内の副ビット線対のみのチャージ動作を
停止させるように構成したので、副ビット線プリチャー
ジ制御信号の動作による消費電力を制限でき、半導体記
憶装置全体の電力消費量を低減できる効果がある。ま
た、副ビット線対の電位変化を受けて主ビット線に対し
電荷注入をする回路を設けたことにより、データ読み出
し時間を短くできる効果がある。

【００６７】この発明によれば、各メモリブロック内の
各副ビット線書き込み回路毎に個別の副ビット線書き込
み回路制御信号が入力され、個別の副ビット線書き込み
回路制御信号が対象とする主ビット線を選択する選択回
路の制御信号と活性化したワード線に関連して発生し、
データ書き込み時に書き込み回路が対象とする主ビット
線にデータを書き込み、対象とする主ビット線と関わる
と共に活性化したワード線に接続されたメモリセルを含
むメモリブロック内の副ビット線対のみに主ビット線に
書き込まれたデータを個別の副ビット線書き込み回路制
御信号一つに応答する副ビット線書き込み回路により書
き込むように構成したので、書き込み対象のメモリセル
を含むメモリブロックの副ビット線書き込み回路のみが
動作することにより、書き込み対象外のメモリセルの保
持データ破壊防止を行う効果がある。また、メモリセル
アレイを複数のメモリブロックに分割し、データ読み出
し経路に接続するメモリセルの数を大幅に削減し、充放
電に関わる副ビット線対および主ビット線を区分けする
ので、半導体記憶装置全体の充放電による電力消費量を
低減する効果がある。さらに、副ビット線対の電位変化
を受けて主ビット線に対し電荷注入をする回路を設けた
ことにより、データ読み出し時間を短くできる効果があ
る。

【００６８】この発明によれば、行方向に設けられ複数
のワード線群を形成し書き込み時および読み出し時に選
択的に活性化される複数のワード線と、列方向に設けら
れた複数の主ビット線と、複数の主ビット線のそれぞれ
と複数のワード線群の組合わせに対して割り当てられた
複数のメモリブロックと、データ読み出し時およびデー
タ書き込み時に複数の主ビット線の中から対象とする主
ビット線を選択してセンスアンプおよび書き込み回路に
接続する選択回路と、データ読み出し時の事前にプリチ
ャージ制御信号に応答して主ビット線をチャージするプ
リチャージ回路とを配置し、複数のメモリブロックの各
々が、ワード線群の各ワード線に１個ずつが割り当てら
れ接続される複数のメモリセルと、複数のメモリセルの
それぞれが接続される副ビット線対と、ワード線を活性
化する前に副ビット線対をディスチャージする副ビット
線プリディスチャージ回路と、データ読み出し時に副ビ
ット線対の電位に応答して対象とする主ビット線の電荷
を抜き取る主ビット線電荷抜き取り回路と、書き込み時
に対象とする主ビット線に与えられたデータを副ビット
線書き込み回路制御信号に応答して副ビット線対に書き
込む副ビット線書き込み回路とを備えるように構成した
ので、読み出し時の充放電動作領域を区分けして行い
消費電力の低減を図ると共にデータ読み出し速度を向上
させる半導体記憶装置のメモリセルアレイを得ることが
できる効果がある。

【図面の簡単な説明】

【図１】この発明に係る半導体記憶装置の実施の形態
１の回路構成を示すブロック図である。

【図２】メモリセルを示す回路図である。

【図３】この発明の実施の形態２の回路構成を示すブ
ロック図である。

【図４】この発明の実施の形態３の回路構成を示すブ
ロック図である。

【図５】この発明の実施の形態４の回路構成を示すブ
ロック図である。

【図６】この発明の実施の形態５の回路構成を示すブ
ロック図である。

【図７】図６に示す副ビット線書き込み回路制御信号
を発生する一例の回路図である。

【図８】従来の半導体記憶装置の回路構成を示すブロ
ック図である。

【符号の説明】

１メモリセル、３ワード線、４，４０プリディス
チャージ回路、５センスアンプ、６書き込み回路、
７カラムセレクタ（選択回路）、８Ｉ／Ｏ線対、１
４，１４ａ，１４ｂ，１４０プリディスチャージ制御
信号、１６書き込み回路制御信号、１７カラムセレ
クタ制御信号、２０主ビット線、２１副ビット線対、
２１ａ，２１ｂ副ビット線、２２主ビット線電源接
続回路、２４副ビット線プリチャージ・イコライズ回
路、２６副ビット線書き込み回路、３０メモリブロ
ック、３４，３４ａ，３４ｂ副ビット線プリチャージ
制御信号、３６，３６ａ，３６ｂ，３６ｃ，３６ｄ副
ビット線書き込み回路制御信号、４１列デコーダ、４
２行デコーダ、４３ワード線ドライバ、４４副ビッ
ト線書き込み用デコーダ、７１，７２Ｎチャネルトラ
ンジスタ、Ｎ１，Ｎ２Ｎチャネルトランジスタ、Ｎ
３，Ｎ４アクセス用トランジスタ（Ｎチャネルトラン
ジスタ）、Ｐ１，Ｐ２Ｐチャネルトランジスタ、Ｘ
１，Ｘ２，Ｙ１アドレス信号、ＣＬＫクロック信
号、ＸＤａ前段行デコーダの出力信号。

Claims

【特許請求の範囲】

【請求項１】行方向に設けられ複数のワード線群を形
成し書き込み時および読み出し時に選択的に活性化され
る複数のワード線と、列方向に設けられた複数の主ビット線と、前記複数の主ビット線のそれぞれと前記複数のワード線
群の組合わせに対して割り当てられた複数のメモリブロ
ックと、データ読み出し時およびデータ書き込み時に前記複数の
主ビット線の中から対象とする主ビット線を選択してセ
ンスアンプおよび書き込み回路に接続する選択回路と、データ読み出し時の事前にプリディスチャージ制御信号
に応答して前記主ビット線をディスチャージするプリデ
ィスチャージ回路とを配置し、前記複数のメモリブロックの各々が、前記ワード線群の各ワード線に１個ずつが割り当てられ
接続される複数のメモリセルと、前記複数のメモリセルのそれぞれが接続される副ビット
線対と、前記ワード線を活性化する前に前記副ビット線対をチャ
ージおよびイコライズする副ビット線プリチャージ・イ
コライズ回路と、データ読み出し時に前記副ビット線対の電位に応答して
前記対象とする主ビット線に電荷を注入する主ビット線
電源接続回路と、書き込み時に前記対象とする主ビット線に与えられたデ
ータを副ビット線書き込み回路制御信号に応答して前記
副ビット線対に書き込む副ビット線書き込み回路とを備
えたことを特徴とする半導体記憶装置。
【請求項２】プリディスチャージ回路が複数の主ビッ
ト線のそれぞれに対して個々に設けられると共に個別の
プリディスチャージ制御信号により制御され、データ読
み出し時にワード線を活性化する前であって副ビット線
対をチャージおよびイコライズする際に、前記個別のプ
リディスチャージ制御信号の一つに応答する前記プリデ
ィスチャージ回路により対象とする主ビット線のみがデ
ィスチャージされることを特徴とする請求項１記載の半
導体記憶装置。
【請求項３】選択回路がパスゲートで構成され、プリ
ディスチャージ回路が前記選択回路とセンスアンプおよ
び書き込み回路を結ぶＩ／Ｏ線に設けられ、データ読み
出し時にワード線を活性化する前であって副ビット線対
をプリチャージおよびイコライズする際に、前記プリデ
ィスチャージ回路により対象とする主ビット線のみが前
記選択回路のパスゲートを介してディスチャージされる
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項４】同じワード線に対して割り当てられた各
メモリブロック内の副ビット線プリチャージ・イコライ
ズ回路に共通して個別の副ビット線プリチャージ制御信
号が入力される構成を有し、前記副ビット線プリチャー
ジ・イコライズ回路は、前記個別の副ビット線プリチャ
ージ制御信号が入力されない期間において前記ワード線
が活性化されていない前記メモリブロック内の各副ビッ
ト線対をチャージし続け、前記個別の副ビット線プリチ
ャージ制御信号が入力されたときに前記ワード線が活性
化された前記メモリブロック内の前記副ビット線対のみ
のチャージ動作を停止させることを特徴とする請求項１
記載の半導体記憶装置。
【請求項５】各メモリブロック内の各副ビット線書き
込み回路毎に個別の副ビット線書き込み回路制御信号が
入力され、前記個別の副ビット線書き込み回路制御信号
が対象とする主ビット線を選択する選択回路の制御信号
と活性化したワード線に関連して発生し、データ書き込
み時に前記書き込み回路が前記対象とする主ビット線に
データを書き込み、前記対象とする主ビット線と関わる
と共に活性化した前記ワード線に接続されたメモリセル
を含む前記メモリブロック内の副ビット線対のみに前記
主ビット線に書き込まれた前記データを前記個別の副ビ
ット線書き込み回路制御信号一つに応答する前記副ビッ
ト線書き込み回路により書き込むことを特徴とする請求
項１記載の半導体記憶装置。
【請求項６】行方向に設けられ複数のワード線群を形
成し書き込み時および読み出し時に選択的に活性化され
る複数のワード線と、列方向に設けられた複数の主ビット線と、前記複数の主ビット線のそれぞれと前記複数のワード線
群の組合わせに対して割り当てられた複数のメモリブロ
ックと、データ読み出し時およびデータ書き込み時に前記複数の
主ビット線の中から対象とする主ビット線を選択してセ
ンスアンプおよび書き込み回路に接続する選択回路と、データ読み出し時の事前にプリチャージ制御信号に応答
して前記主ビット線をチャージするプリチャージ回路と
を配置し、前記複数のメモリブロックの各々が、前記ワード線群の各ワード線に１個ずつが割り当てられ
接続される複数のメモリセルと、前記複数のメモリセルのそれぞれが接続される副ビット
線対と、前記ワード線を活性化する前に前記副ビット線対をディ
スチャージする副ビット線プリディスチャージ回路と、データ読み出し時に前記副ビット線対の電位に応答して
前記対象とする主ビット線の電荷を抜き取る主ビット線
電荷抜き取り回路と、書き込み時に前記対象とする主ビット線に与えられたデ
ータを副ビット線書き込み回路制御信号に応答して前記
副ビット線対に書き込む副ビット線書き込み回路とを備
えたことを特徴とする半導体記憶装置。