JP2011187126A - 記憶回路 - Google Patents
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Abstract
【解決手段】2つのインバータを用いて互いの出力を互いの入力とするフリップフロップと、該フリップフロップとビット線との間で信号を伝達するトランスファートランジスタとを有するメモリセルに対して、データの書き込みと読み出しを行う記憶回路において、p型の第1のMOSFETと第2のMOSFETからなり、第1のMOSFETはソースがVDDに接続され、このゲートに複数のメモリセルのトランスファートランジスタからの読み出し信号を共通に入力し、このドレインとビット線とを第2のMOSFETを介して接続する読み出し回路を備え、データの読み出し時にビット線を予め所定の電圧にプリチャージしておき、第2のMOSFETをONとしたときのビット線の電圧上昇をセンスアンプで検出することによりデータを読み出す構成である。
【選択図】図2
Description
SRAMは、2個のCMOSインバータ(P1とN1、P2とN2)の互いの出力を互いの入力に接続するフリップフロップFFをメモリセルとしている。この回路は、トランスファートランジスタN3,N4を有する。データ読み出し動作は、両方のビット線BL、BL Nの電位をVDDにプリチャージし、N3,N4をONした後、たとえば一方のビット線BL Nの電位が降下するが、これを図示しないセンスアンプにより検出するものである。
図1において、1つのメモリセルは、2つのインバータ(P1とN1、P2とN2)の互いの出力を互いの入力に接続するフリップフロップFFと、ビット線BLi,BLi_Nへ信号を伝達するトランスファートランジスタN3,N4を有する。メモリセルからの読み出し信号は、ソース接地したnMOSFETのN6,N10のゲートに入力し、このN6のドレインとビット線BL_NとをnMOSFETのN7を介して接続した回路、およびN10のドレインとビット線BLとをnMOSFETのN9を介して接続した回路を、複数のメモリセル行Line1〜LineNに対して共有する構成である。
書き込み時は従来構成と同じであり、ワード線RWLはLowとし、ワード線WLおよびWWLはHighとする。これによりビット線BLとBL_Nがメモリセル内のフリップフロップFFと接続される。ビット線の一方にVDD、他方にGND電位に近い信号を入力することにより書き込みを行うことができる。
本実施例は、実施例1の構成において、読み出しポートのN6,N7,N9,N10をpMOSFETのP6,P7,P9,P10とした回路である。また、ビット線をプリチャージする電圧をVP2とする。
本実施例は、実施例2の構成において、対としている読み出しポートおよび書き込みポートを片側のビット線のみに配置した回路である。ビット線BL_NをVDDよりも低いある電圧VP2に事前にプリチャージしておき、BL_Nの電位がVp2からVDDに充電されているか、あるいはVp2の電位を保っているかを検出する。
本実施例は、実施例2の構成において、センスアンプAの代わりにセンスアンプBを接続した回路である。なお、ビット線をプリチャージする電圧をVDDとする。センスアンプBは、図7に示す従来のセンスアンプCと同様にフリップフロップのみの構成であるが、GND線を制御することを特徴とする。すなわち、最初、GND線をVDD電位としておき、その後VDDから緩やかに電位を低減させ、例えばGNDレベルまで電位を低減させる。
P1,P2,P6,P7,P9,P10 pMOSFET
N1,N2,N3,N4,N5,N6,N7,N8,N9,N10 nMOSFET
BL,BL N ビット線
WL ワード線
FF フリップフロップ
Claims (5)
- 2つのインバータを用いて互いの出力を互いの入力とするフリップフロップと、該フリップフロップとビット線との間で信号を伝達するトランスファートランジスタとを有するメモリセルに対して、データの書き込みと読み出しを行う記憶回路において、
n型の第1のMOSFETと第2のMOSFETからなり、第1のMOSFETはソースがGNDに接続され、このゲートに複数のメモリセルのトランスファートランジスタからの読み出し信号を共通に入力し、このドレインと前記ビット線とを第2のMOSFETを介して接続する読み出し回路を備え、
前記データの読み出し時に前記ビット線を予め所定の電圧にプリチャージしておき、前記第2のMOSFETをONとしたときの前記ビット線の電圧降下をセンスアンプで検出することによりデータを読み出す構成である
ことを特徴とする記憶回路。 - 2つのインバータを用いて互いの出力を互いの入力とするフリップフロップと、該フリップフロップとビット線との間で信号を伝達するトランスファートランジスタとを有するメモリセルに対して、データの書き込みと読み出しを行う記憶回路において、
p型の第1のMOSFETと第2のMOSFETからなり、第1のMOSFETはソースがVDDに接続され、このゲートに複数のメモリセルのトランスファートランジスタからの読み出し信号を共通に入力し、このドレインと前記ビット線とを第2のMOSFETを介して接続する読み出し回路を備え、
前記データの読み出し時に前記ビット線を予め所定の電圧にプリチャージしておき、前記第2のMOSFETをONとしたときの前記ビット線の電圧上昇をセンスアンプで検出することによりデータを読み出す構成である
ことを特徴とする記憶回路。 - 請求項2に記載の記憶回路おいて、
前記読み出し回路は、対となるビット線のそれぞれのビット線に配置し、前記センスアンプは一方のビット線の電圧上昇を差動で検出し、データを読み出す構成である
ことを特徴とする記憶回路。 - 請求項2に記載の記憶回路おいて、
前記読み出し回路は、対となるビット線の一方のビット線に配置し、前記センスアンプは一方のビット線の電圧上昇を単相で検出し、データを読み出す構成である
ことを特徴とする記憶回路。 - 請求項3に記載の記憶回路おいて、
前記データの読み出し時に、対となるビット線の一方を電源電圧VDDでハイインピーダンス状態とし、他方をVDDに接続し、
前記センスアンプは、2つのインバータを用いて互いの出力を互いの入力とするフリップフロップを用い、該フリップフロップのGND線を電源電圧VDDからGNDへと低減させ、前記他方のビット線を前記VDDとしたまま、前記VDDでハイインピーダンス状態の一方のビット線をGND電位まで降下させ、これによりデータを読み出す構成である
ことを特徴とする記憶回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP2010051828A JP2011187126A (ja) | 2010-03-09 | 2010-03-09 | 記憶回路 |
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JP2010051828A JP2011187126A (ja) | 2010-03-09 | 2010-03-09 | 記憶回路 |
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Publication Number | Publication Date |
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JP2011187126A true JP2011187126A (ja) | 2011-09-22 |
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ID=44793221
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JP2010051828A Pending JP2011187126A (ja) | 2010-03-09 | 2010-03-09 | 記憶回路 |
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Country | Link |
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Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002100188A (ja) * | 2000-09-25 | 2002-04-05 | Mitsubishi Electric Corp | 半導体記憶装置 |
JP2005025859A (ja) * | 2003-07-02 | 2005-01-27 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
JP2009026376A (ja) * | 2007-07-19 | 2009-02-05 | Nippon Telegr & Teleph Corp <Ntt> | 記憶回路 |
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2010
- 2010-03-09 JP JP2010051828A patent/JP2011187126A/ja active Pending
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