KR20060119934A - 저전압 동작 ｄｒａｍ 제어 회로들 - Google Patents

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제트모스 테크놀로지 인코포레이티드
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Abstract

다이내믹 랜덤 액세스 메모리 회로 장치들 내에서 누설 전류를 감소시키고 액세스를 빠르게 하기 위한 회로들 및 방법들이 개시된다. 다수의 이로운 특징들이 개시된다. 감지 또는 복원 신호들에 결합되고, VSS와 VDD 사이의 전압 범위 밖으로 연장하는 게이트 전압들에 의해 구동되는 상보형 드레인 트랜지스터들을 이용하여 개선된 감지 증폭기용 회로가 개시된다. 드레인 트랜지스터들은 대기 모드에서 셀프 역바이어스된다. 감지 및 복원 게이트 전압들을 수정함으로써 비상보형 감지 증폭기들에서의 누설을 감소시키기 위한 방법이 또한 개시된다. 또 다른 특징은 스택된 풀-다운 트랜지스터들 및 멀티스텝 제어 회로(mulistep control circuit)를 이용하는 신규한 네거티브 워드라인 방법이다. 또한, 제어 신호(PX)를 방전시키는 동안 전압 소스들 사이에 원하지 않은 전류 흐름을 방지하기 위한 레벨 시프터가 개시된다.
복원 신호, 풀-다운 트랜지스터, 상보형 드레인 트랜지스터, 저장 셀

Description

저전압 동작 ＤＲＡＭ 제어 회로들{Low voltage operation DRAM control circuits}
본 출원은, 전체로서 본원에서 참조문헌으로써 포함되며, 2003년 9월 5일에 출원된 미국가출원 일련번호 60/500,662호의 우선권을 주장한다.
본 출원 문헌의 자료 부분은 미국 및 타국의 저작권법 하에서 저작권을 보호 받는다. 저작권의 소유자는, 미국특허 및 상표국에서 공식적으로 이용가능한 파일 또는 기록들에 나타나 있는 바와 같이, 특허 문헌 또는 특허 명세서의 어느 누구에 의한 복제에 이의를 제기하지 않으나, 그렇지 않으면, 모든 저작권을 보유한다. 이로써, 저작권자는 비밀로 유지되는 본 특허 문헌을 갖기 위한 어떠한 권리도 포기하는 것은 아니며, 37 C.F.R.§1.14에 따른 권리들을 제한함이 없이 포함한다.
발명의 분야
본 발명은 일반적으로 반도체 메모리에 관한 것으로, 특히 다이내믹 랜덤 액세스 메모리들 내의 제어 회로들에 관한 것이다.
관련 기술의 설명
다이내믹 랜덤 액세스 메모리(DRAM)는 서버들, 개인용 컴퓨터들, 및 광범위한 다른 전자장치들용의 주 메모리로서 사용되어 왔다. DRAM 동작 중에, 메모리 셀 로부터 데이터를 판독하는 코어 감지 동작(core sensing operation)은 DRAM 액세스 속도 및 최소 동작 전압을 결정하는 것이 중요하다. 전력 절감 및 장치 확장성(device scalability)을 달성하기 위해, 동작 전압을 줄이는 것이 현재 및 미래의 응용들을 위해 매우 중요하다. 하지만, 감소된 전압들에서의 동작은 필연적으로, 이용가능한 보다 작은 게이트-소스 전압(VGS)으로 인해 트랜지스터의 성능(속도) 열화를 야기한다. 현재, 이러한 성능 열화를 줄이기 위한 유일한 방법은 트랜지스터의 임계 전압을 줄이는 것이다. 하지만, 임계 전압의 스케일링(scaling)은 또한 트랜지스터가 오프 상태에 있다 할지라도 트랜지스터를 통해 흐르는 서브-임계 누설 전류의 급격한 증가를 야기한다.
이 서브-임계 누설 전류는 전체 전력 소비, 특히 대기 모드에서의 전력 소비의 상당한 부분을 구성할 수 있다. 통상적으로, DRAM의 셀프 리프레쉬 모드(self refresh mode)에서의 최대 대기 전류는 약 100㎂이다. 스케일된 임계 전압을 갖는 트랜지스터(즉, 낮은 Vt 트랜지스터)가 사용될 때, 0.13㎛ 기술용의 통상적인 서브-임계 누설 전압은 약 10㎁이고, 125℃와 같은 상승된 온도에서 약 1㎂에 도달할 수 있다. 통상적으로, 감지 증폭기는 상이한 블록들에서 두 개의 비트라인들에 의해 공유되고, 256개의 셀들은 각각의 블록에서 비트라인에 접속된다(비트라인 당 256개의 셀들). 그러므로, 1024×1024×1024 셀들을 갖는 1 기가바이트 DRAM에 대해, 2×1024×1024 개의 감지 증폭기들이 존재한다. 감지 증폭기 당 서브-임계 누설 전류가 1㎁(10-9A)이면, 총 서브-임계 누설 전류는 2×1024×1024×10-9 = 2㎃ 이고, 이것은 셀프 리프레쉬 모드에서 최대 허용가능한 대기 전류보다 훨씬 크다.
도 1 및 도 2는 종래의 DRAM 코어 구조 및 그것과 관련된 타이밍도를 도시한다. 통상적으로, DRAM 장치는 도면에 도시된 바와 같은 접힌 비트라인(folded-bit line) 구조로 구현된다. 메모리 어레이는 복수의 워드라인들 및 비트라인들로 구성된다. 도 1에는, 256개의 워드라인들 및 256개의 비트라인 쌍들이 존재한다. 접힌 비트라인 아키텍처에서 비트라인 쌍 당 하나의 셀이 존재하므로, 메모리 어레이 크기는 256 ×256 = 64k 비트이다. 비트라인 감지 증폭기는 비트라인 쌍마다에 위치되므로, 256개의 감지 증폭기들이 메모리 어레이 내에 존재한다. DRAM에 사용되는 감지 증폭기의 통상적인 구조는, 소스 노드 감지(SAN)와 소스 노드 복원(SAP)을 포함하고 다른 감지 증폭기들의 그것들과 접속하는 소스 노드들을 갖는 트랜지스터들(mns1_1, mns1_2, mps1_1, mps1_2)을 포함하는 CMOS 래치 감지 증폭기이다. 즉, 제 1 비트라인 쌍(BL1, BLB1)의 SAN 및 SAP 노드들은, 도 1에 도시된 바와 같이, 제 2 비트라인 쌍(BL2, BLB2) 및 256th 비트라인 쌍(BL256, BLB256)의 SAN 및 SAP 노드들과 접속된다. 소스 트랜지스터들(mpsrc, mnsrc)은 일반적으로, 도 1에 도시된 바와 같이 256개의 비트라인 쌍들마다에 위치된다. 소스 트랜지스터들이 위치되는 비트라인 쌍들의 수는 DRAM 설계에 의존한다. 예를 들면, 소스 트랜지스터들은 4개의 비트라인 쌍들마다에 위치될 수 있고, 노드들(SAN, SAP)은 예컨대, 256개의 비트라인 쌍들과 접속하는 보다 많은 비트라인 쌍들과 접속된다.
종래의 DRAM 코어의 동작은 다음과 같다. 프리차지 상태(precharge state)에 서, 비트라인 쌍들은 제 1 비트라인 쌍을 위해 등화 트랜지스터들(mne1_1, mne1_2, mne1_3)을 통해 1/2 VDD로 프리차지된다. 전압(VBL)은 1/2 VDD를 비트라인 쌍들에 제공하는 내부 전압원이다.
활성 모드에서, 라인(PEQ)은 로우(low)로 되고, 모든 등화 트랜지스터들은 턴오프된다. 메모리 블록 내의 워드라인은 전압(VDD)을 초과하는 전압(VPP)으로 되고, 적어도 VDD + Vtn과 같은 전압을 제공하며, 여기서 Vtn는 셀 액세스 트랜지스터, 예컨대 하나의 비트라인 쌍을 위한 트랜지스터(mnc1_1)의 임계 전압이다. 라인 WL1은 입력 어드레스에 응답하여 전압 VPP로 된다고 가정한다. 셀(CS1_1)과 비트라인 커패시턴스(CBL_1) 사이에 전하 공유 동작이 존재한다. 비트라인 커패시턴스는 접합으로 구성된 기생 커패시턴스 및 라인 커패시턴스이다. 아래의 설명에서는, 셀에 저장된 데이터가 논리 하이에 있다고 가정한다. 전하 공유 동작 후에, 임의의 전압은 비트라인(BL1)상에 전개되고, (CS1_1/(CS1_1 + CBL_1))×VDD/2와 같다.
이어서, 신호는 NMOS 소스 트랜지스터(mnsrc)의 드레인을 턴온시키기 위해 논리 하이로 되고, 비트라인 상에 전개된 신호는 NMOS 트랜지스터들(mns1_1, mns1_2)의 래칭 장치에 응답하여 증폭된다. 그 후에, PMOS 소스 트랜지스터(mpsrc)의 다른 드레인은 PMOS 트랜지스터들(mps1_1, mps1_2)의 래칭 장치에 기초하여 셀 데이터를 복원하기 위해 턴온된다. 그러므로, 신호들(SA_BL1, SA_BLB1)의 레벨들은, 감지 동작이 완료될 때 각각 VDD 및 VSS로 된다. NMOS 트랜지스터가 감지 증폭기 를 공유하는 블록들을 고립시키기 위해 사용되므로, PISO 신호는 NMOS 트랜지스터들(mniso1_1)에 의한 Vt 강하를 회피하기 위해 상승된 전압(VPP)으로 된다.
그러므로, 논리 하이 데이터는 신호 열화 없이 라인(BL1)에 전송되고, 셀로 다시 한번 복원된다. 유사하게는, 워드라인에 의해 활성된 셀들을 갖는 모든 비트라인들에 대해 감지 동작이 수행된다.
셀 데이터가 판독되어 복원된 후에, 워드라인은 차단된다. 신호들(PSAE, PSAEB)은 비트라인 감지 증폭기의 소스 트랜지스터들을 턴오프하기 위해 각각 논리 로우 및 하이로 되돌아온다. 이어서, 신호(PEQ)는 비트라인들의 레벨들을 VDD/2로 등화되도록 하이로 된다. 이 칩(chip)은 다시, 소위 프리차지 상태로 된다.
프리차지 상태에서, 비트라인 감지 증폭기들의 소스 트랜지스터들이 턴오프되므로, 이론적으로, VDD에서 VSS로 흐르는 전류가 존재하지 않는다. 하지만, MOS 트랜지스터들의 장치 특성들로 인해, 누설 전류가 존재하고, 이러한 누설 전류는 상기 장치가 상술된 바와 같이 축소되므로 강하된 총 전류의 큰 부분을 나타낼 수 있다.
종래 다이내믹 메모리 코어 회로들의 또 다른 단점은 데이터 액세스 회로에서 고전압 임계값 트랜지스터를 사용할 때 전하 공유에 의해 야기된 지연을 포함한다는 것이다. 이 단점은 도 3에 도시된 바와 같은 네거티브 워드라인 방법(negative word line scheme)을 사용하여 부분적으로 만족되며, 여기서 워드라인 레벨은 셀이 액세스되지 않을 때 전압(VSS)보다 낮은 전압으로 설정된다.
부가적인 단점들은 불필요한 전력을 소비하거나 과도하게 긴 액세스 시간들을 소비하는 종래의 다이내믹 메모리 코어 회로들에서 발견될 수 있다.
따라서, 서브-임계 누설 전류 및 다른 형태들의 초과 전력 소비를 억제하면서 개선된 속도를 제공하는 메모리 구현을 위한 필요성이 존재한다. 본 발명은 이러한 필요성을 만족시키고, 앞서 개발된 메모리 아키텍처들 및 감지 증폭기들의 단점들을 해소한다.
본 발명은 다이내믹 메모리 장치들에서의 전력 소비를 줄이기 위한 회로들 및 방법들을 개시한다. 본 발명의 특징들은 부분적으로 이용되거나, 또 다른 것과 조합하여 몇몇 경우들에 이용될 수 있다.
본 발명의 일 실시예는 셀프 역바이어스된 구조로 구성된 트랜지스터들을 이용하는 비트라인 쌍 감지 증폭기 내에서의 래칭 방법을 개시한다. NMOS 드레인에 결합된 NMOS 감지 래치(N 래치)의 종래 배열은 누설을 줄이기 위해서 구동된 PMOS 드레인에 결합된 NMOS 감지 래치로 대체된다. 유사하게, PMOS 드레인에 결합된 PMOS 감지 래치(P 래치)의 종래 배열은 누설을 줄이기 위해 구동되는 방식으로 구성된 NMOS 드레인 및 PMOS 감지 래치들로 대체된다. N 드레인들을 갖는 P 래치들을 갖거나, 또는 P 드레인들을 갖는 N 래치들의 이러한 배열들은 여기에서 상보형 감지 트랜지스터 배열로서 언급된다. 본 발명은, 적어도 하나의 래치가 상보형 드레인에 결합되는 반면에, 다른 래치들이 비상보형 드레인에 결합되는 경우에도 구현될 수 있다는 것을 이해해야 한다. 상보형 드레인들은 대기 모드들에서 셀프 역바이어스되고, N 드레인 또는 P 드레인이 구동되는지에 의존하여 VSS 내지 VDD의 범위 밖으로 연장하는 전압들에 의해 활성 모드에서 구동된다. 트랜지스터들의 바이어스 조건은 본 발명에 따른 상보형 드레인들을 사용할 때 대기 모드 누설 전류를 상당히 줄인다. 이 셀프 역바이어스된 방법은 예컨대, 감지 신호(SAN) 및 복원 신호(SAP) 라인들에 결합된 덩어리진 드레인들(lumped drains) 또는 분배된 드레인들을 이용하여 다양하게 구현될 수 있다.
본 발명의 또 다른 실시예에서, 종래의 감지 증폭기를 구동하는 방법이 부가적인 공급 전압(VB)을 이용하여 개시되며, 여기에서 VB < VSS 이다. 이 방법은 역바이어스를 증가시켜, 누설 전류를 억제한다.
본 발명의 또 다른 실시예에서, 스택된 풀-다운 트랜지스터들(stacked pull-down transistors), 바람직하게는 워드라인 레벨의 스텝 제어를 이용하는 신규한 네거티브 워드라인 구동 방법이 상세히 설명된다.
또 다른 실시예에서, 원하는 않은 전류 흐름을 VB2인 공급 전압으로 제한하는 2 스텝 방전 처리가 수행되는 저전력 레벨 시프터 방법이 개시된다.
본 발명은 아래에서 다수의 다른 실시예들로 구현된다. 요약하면, 다음과 같이 개시될 수 있다. 본 발명의 실시예는 다이내믹 메모리로서 개시될 수 있는데, 다이내믹 메모리는: (a) 다중 셀 상태들을 갖는 다수의 저장 셀들; (b) 저장 셀들에 결합된 비트라인 구조를 갖는 메모리 코어; (c) 다수의 저장 셀들의 감지 및/또는 복원을 수행하도록 구성된 비트라인 감지 증폭기; 및 (d) 상보형 감지 또는 복원 드레인 트랜지스터에 결합된 감지 증폭기 내에 있는 적어도 하나의 래치를 포함한다. 예로써, 감지 증폭기는 상보형 드레인을 갖는 하나의 래치, 상보형 드레인들을 이용하는 두 개의 래치들, 또는 래치들 중 적어도 하나가 상보형 드레인을 이용하는 조합들을 이용할 수 있다.
비트라인 감지 증폭기는 바람직하게는, 상기 저장 셀의 전하를 공유하기 위한 비트라인 쌍 내의 비트라인들 사이에 결합되거나, 대안으로는 다른 노드들 사이에 결합될 수 있다. 래치 및 상보형 드레인 트랜지스터는 P 드레인에 결합된 N 래치, 또는 N 드레인에 결합된 P 래치, 또는 둘 모두를 포함한다. 감지 및 복원 특징들이 개별적으로 또는 조합하여 구현될 수 있다는 것을 이해할 것이다. 본 발명은 상보형 드레인 트랜지스터가 누설 전류를 줄이기 위해 대기 모드 동안 역바이어스된 상태로 유지되게 하고, VSS와 VDD 사이의 범위 밖의 상승된 전압 레벨들에 의해 활성되게 한다. N 래치 또는 P 래치, 또는 둘 모두는 바람직하게는, 고갈 모드(depletion mode) 트랜지스터들 또는 누설 트랜지스터들로서 구성된다.
본 발명은 감지 증폭기 회로로서 구현될 수 있는데, 상기 감지 증폭기 회로는: (a) 두 개의 회로 노드들 사이에 결합되고, 노드들의 전압들을 감지 또는 복원하거나, 또는 감지와 복원 둘 모두를 하도록 구성된 적어도 하나의 래치; 및 (b) 각각의 상기 래치에 결합되고, 대기 모드에 있는 동안 역바이어스하도록 구성된 상보형 드레인 구조를 포함한다.
상보형 드레인 구조는 VSS와 VDD 사이의 전압 범위 밖의 전압 레벨들에 의해 구동된다. 두 개의 회로 노드들은 바람직하게는, 다이내믹 메모리 회로 내에 비트라인들의 쌍을 포함한다. 래치들 및 상보형 드레인 구조들은 P 드레인에 결합된 N 래치들, 또는 N 드레인에 결합된 P 래치들, 또는 상보형 구조들의 둘 모두의 타입들을 포함한다.
본 발명은 또한 다이내믹 메모리 장치 내의 워드라인들을 구동시키기 위한 회로로서 구현될 수 있는데, 상기 회로는: (a) 메모리 워드 선택을 구동하기 위해 다이내믹 메모리 장치 내에서 결합하도록 구성된 신호 라인; (b) 신호 라인과 제어 신호(PX) 사이에 결합된 풀-업 트랜지스터; 및 (c) 신호 라인과 전압이 VSS보다 작은 전압 소스 사이에 결합된 적어도 두 개의 스택된 풀-다운 트랜지스터들을 포함한다. 메모리 워드 선택(memory word selection)을 구동시키는 신호 라인은 바람직하게는, 우선 VSS로 활성되고, 이어서 VSS보다 아래의 전압 레벨로 활성되는 2 스텝으로 구성된다. 상기 회로는 또한 기록라인 인에이블 신호와 풀-업 트랜지스터 사이에 결합된 전압 시프팅 트랜지스터를 포함하고, 전압 시프팅 트랜지스터의 게이트는 공급 전압(VDD)을 초과하는 전압원에 결합된다.
본 발명은 또한, 다이내믹 메모리 장치 내의 워드라인 구동기 상태를 제어하기 위해 사용되는 제어 신호(PX)를 구동하는 회로로서 구현될 수 있는데, 상기 구동 회로는: (a) 메모리 워드 선택을 구동하기 위해 다이내믹 메모리 장치 내의 워드 라인 제어 회로에 결합하도록 구성되는 제어 신호 출력라인(PX); 및 (b) 고전압 레벨(VPP)과 두 개의 저전압 레벨들(VSS, VB2)(VB2 < VSS) 사이에서 상기 제어 신호 출력라인(PX)의 레벨 변환을 위한 수단을 포함하고, (c) 상기 수단은 VPP와 VB2 사이에 단락 회로를 제공하도록 구성된다.
본 발명은 또한, 제 1 및 제 2 노드 사이에서 신호들을 감지 및/또는 복원하는 방법으로서 구현될 수 있는데, 상기 방법은: (a) 감지되는 제 1 및 제 2 노드 사이에 래치를 형성하기 위해, 제 1 트랜지스터 타입, P 타입 또는 N 타입의 적어도 두 개의 소스 트랜지스터들을 결합시키는 단계; (b) 상기 래치의 소스 트랜지스터들과 감지 또는 복원 신호 사이에 제 2 트랜지스터 타입, N 타입 또는 P 타입의 상보형 트랜지스터들을 결합시키는 단계; 및 (c) 누설 전류를 감소시키기 위해, 대기 모드 동안 상기 래치들의 소스 트랜지스터들을 역바이어스된 상태로 유지하는 단계를 포함한다. 상기 방법은 VDD와 VSS 사이의 범위 밖의 전압 레벨에서 상보형 드레인의 트랜지스터를 구동시키는 단계를 더 포함한다.
본 발명의 기술들은 다양한 방식으로 구현되고 설명될 수 있다. 본 발명은 또한 아래의 내용을 포함하지만 그것에 한정되지 않는 많은 이로운 특징들을 제공한다.
본 발명의 특징은 낮은 전력 소모 레벨을 제공하는 DRAM 아키텍처이다.
본 발명의 또 다른 특징은 개선된 데이터 감지 속도를 제공하는 DRAM 아키텍처이다.
본 발명의 또 다른 특징은 다이내믹 랜덤 액세스 메모리(DRAM) 내에서의 개선된 감지 증폭을 제공하는 것이다.
본 발명의 또 다른 특징은 서브-임계 누설 전류를 줄이기 위해 용이하게 구현된 메커니즘을 제공하는 것이다.
본 발명의 또 다른 특징은 DRAM 장치 형태를 축소하는데서 야기되는 DRAM 속도 열화를 줄이는 것이다.
본 발명의 또 다른 특징은 접힌 비트라인 구조에 의존하여 DRAM 구조들 내에서 누설 전류를 감소시키기 위한 방법이다.
본 발명의 또 다른 특징은 N 드레인을 갖는 P 래치 또는 P 드레인을 갖는 N 래치, 또는 둘 모두의 상보형 구조를 이용하여 누설을 감소시키도록 구동되는 감지 증폭기 회로를 제공하는 것이다.
본 발명의 또 다른 특징은 신규한 구동 방법을 이용하여 비상보형 감지 증폭기들 내에서 누설 전류를 감소시키는 방법을 제공하는 것이다.
본 발명의 또 다른 특징은, 예컨대 2 스텝 워드라인 제어 메커니즘에 의해 구동되는, 풀-다운 트랜지스터 아키텍처를 이용하는 신규한 워드라인 구동 방법을 제공하는 것이다.
본 발명의 또 다른 특징은 하나 이상의 전력원들로의 전하 흐름을 최소화하는 레벨 시프터를 제공하는 것이다.
본 발명의 또 다른 특징은, 감지 속도를 증가시키고 누설 전류를 감소시키며, DRAM 장치들 내에서 용이하게 구현될 수 있는 회로들 및 방법들을 제공하고, 현재의 반도체 처리 기술들에 따른 다른 회로들을 제공하는 것이다.
본 발명의 또 다른 특징이 아래의 설명에서 개시되며, 상세한 설명은 본 발명의 바람직한 실시예들을 충분히 개시하기 위한 것이며, 상술한 것에 제한되지 않는다.
본 발명은 예시적인 목적인 다음의 도면들을 참조함으로써 충분히 이해될 것이다.
도 1은 종래 DRAM 코어 구조의 개략도.
도 2는 도 1의 종래 DRAM 코어 구조에 대한 타이밍도.
도 3은 종래의 네거티브 워드라인 방법에 대한 타이밍도.
도 4는 상보형 드레인 구조를 갖는 래치 및 게이트 제어 방법을 이용하여 도시된, 본 발명의 실시예에 다른 DRAM 코어 구조의 개략도.
도 5는 전압 VN < VSS을 포함하는, 도 4의 DRAM 코어 구조에 대한 타이밍도.
도 6은 분배 감지 및 복원 트랜지스터들을 갖는, 본 발명의 실시예에 따른 DRAM 코어 구조의 개략도.
도 7은 본 발명의 특징에 따른 역바이어스 방법에 대한 타이밍도.
도 8은 본 발명의 특징에 따른 DRAM 네거티브 워드라인 구동기 방법의 개략도.
도 9는 도 8에 도시된 네거티브 워드라인 방법의 타이밍도.
도 10은 본 발명의 특징에 따른 PX 구동기 구조의 개략도.
도 11은 도 10의 PX 구동기 구조에 대한 타이밍도.
보다 상세히 도면들을 참조하면, 예시적인 목적으로, 본 발명은 일반적으로 도 4 내지 도 11에 도시된 장치에서 구현된다. 상기 장치는 구성 및 부품들의 세부사항들에 따라 변할 수 있으며, 상기 방법은 여기에서 설명되는 바와 같은 기본적인 개념으로부터 벗어나지 않고 특정 스텝들 및 시퀀스에 따라 변할 수 있음을 이해할 것이다.
1. 셀프 역바이어스된 상보형 감지 방법
도 4는 누설 전류를 억제하기 위한 신규한 감지 증폭기 구조의 예를 도시한다. 이는, 사용되는 소스 트랜지스터들의 타입 및 감지 및 복원 라인들을 구동시키는 메커니즘들에 있어서, 종래 구조들과는 다르다. 도 1의 종래 DRAM 코어에서는, PMOS 소스 트랜지스터(mpsrc)를 갖는 드레인은 PMOS 트랜지스터들(mps1_1, mps1_2)의 소스에 접속되고, NMOS 소스 트랜지스터(mnsrc)의 드레인은 NMOS 트랜지스터들(mns1_1, mns1_2)의 소스에 접속된다. 이러한 형태의 래치-드레인 조합은 여기에서 비상보형 드레인을 갖는 래치로서 언급된다.
하지만, 본 발명의 상기 특징에서는, NMOS 소스 트랜지스터(znsrc)를 구성하는 드레인은 예컨대, mps1_1 및 mps1_2의 PMOS 트랜지스터들의 소스에 접속되고, PMOS 소스 트랜지스터(zpsrc)를 포함하는 드레인은 예컨대, mns1_1 및 mns1_2의 NMOS 트랜지스터들의 소스에 접속된다. 상기 소스 및 드레인들은 본 발명의 상기 특징에서 상보형으로서 언급된다는 것을 이해할 것이다. 래치 및 상보형 드레인은 대기 모드에서 이들 트랜지스터들을 셀프 역바이어스되게 하는 신규한 제어 메커니즘들과 관련하여 사용되고, 누설 전류는 상당히 억제된다.
도 5는 신규한 감지 증폭기들의 제어를 위한 타이밍도를 도시한다. 신규한 구조의 감지 과정은 신호들(ZSAE, ZSAEB)을 제외하고는 종래 감지 증폭기의 감지 과정과 거의 동일하다. 셀프 역바이어스를 생성하는 본 발명의 특징은 타이밍도로 도시되고, 부가적인 소스 전압(VN)을 사용하며, VN < VSS이다. 이 경우에, 전하 공유 동작 후에, 신호(ZSAEB)는, Vt 강하 없이 PMOS 소스 트랜지스터(zpsrc)를 포함하는 드레인을 턴온하기 위해, 전압(VDD)에서 네거티브 전압(VN)으로 되는 NMOS 트랜지스터들(mns1_1, mns1_2)을 포함하는 래치를 인에이블한다. 예컨대, VN이 -1V이면, 동작 전압은 1V이고, PMOS 소스 트랜지스터(zpsrc)의 임계 전압은 -0.5V이고, 이 소스 트랜지스터의 VGS는 VGS = -1V -0.5V = -1.5V 이다(PMOS 트랜지스터의 소스는 프리차지 상태에서 VDD/2로 프리차지되는 SAN 신호이다). 이 트랜지스터의 드레인-게이트 전압은 VGD = -1V -0V = -1V 이다(PMOS 트랜지스터의 드레인은 전안 VSS에 있다). 그러므로, 전압 레벨들(VGS 및 VGD)은 PMOS 소스 트랜지스터의 임계 전압보다 훨씬 작고, 이 소스 트랜지스터는 완전히 턴온된다. 그러므로, 접지 전위(VSS)는 SAN으로 이동될 수 있고, Vt 강하 없이 VSS로 방전될 수 있다.
NMOS 트랜지스터들(mns1_1, mns1_2)을 포함하는 N 래치 감지 증폭기들이 활 성된 후에, PMOS 트랜지스터들(mps1_1, mps1_2)을 포함하는 P 래치 감지 증폭기들 또한 종래 감지 증폭기에서와 같이 셀 데이터를 복원하기 위해 활성된다. NMOS 소스 트랜지스터(znsrc)를 포함하는 드레인의 게이트 신호(ZSAE)는 완전한 VDD 레벨을 라인 SAP로 이동시키는데 있어 Vt 강하를 회피하기 위해 상승된 전압 VPP로 된다. 만약, 상승된 전압이 2V이고, NMOS 소스 트랜지스터의 Vt가 0.5V이면, NMOS 소스 트랜지스터의 VGD(드레인이 전력라인(VDD)임)는 VGD = 2V - 1V = 1V 이고, VGS = 2V - 0.5V = 1.5V이다(SAP는 프리차지 상태에서 VDD/2이다). 임계값들 VGD 및 VGS는 전압 Vt를 초과하고, 그러므로, 이 소스 트랜지스터는 완전히 턴온되고, 완전한 VDD가 Vt 강하 없이 SAP로 이동될 수 있다.
프리차지 상태에서의 이들 소스 트랜지스터들의 바이어스 조건은 누설을 상당히 억제할 수 있다. 도 1에 도시된 바와 같은, 종래의 코어 구조들에서는, 소스 트랜지스터들(mpsrc, mnsrc)을 포함하는 드레인들의 전압(VGS)은 0이다. 하지만, 신규한 구조에서, 제어 신호들(ZSAEB, ZSAE)은 프리 차지 상태에서, 각각 VDD와 VSS로 된다. 프리차지 상태에서의 PMOS 소스 트랜지스터의 게이트-소스 전압(VGS)은 VGS = VDD - 1/2VDD = 1V - 0.5V = 0.5V(ZSAEB는 하이로 되고, VDD 및 SAN은 1/2 VDD로 프리차지됨)이다. 드레인-게이트 전압 VGD=1V-0V=1V이다(ZSAEB는 하이로 되고, VDD 및 드 레인은 VSS로 됨). 그러므로, 전압들(VGS, VGD)은 양의 값들이고, 예컨대, 전압들(VGS, VGD)은 역바이어스되고(게이트 전위는 PMOS 트랜지스터를 턴온시키기 위해 PMOS 트랜지스터의 Vt보다 크고, 소스 및 드레인 전위들보다 낮아야 한다), 누설 전류는 상당히 감소된다. NMOS 소스 트랜지스터(znsrc)의 전압 VGS는 VGS = 0V - 0.5V = -0.5V(역바이어스됨)이고, VGD = 0V -1V = -1V이다. 그러므로, NMOS 소스 트랜지스터들은 완전히 턴온되고, 누설 전류는 대기 모드에서 상당히 억제될 수 있다. 본 발명의 이러한 특징은 이들 소스 트랜지스터들을 제어하는 타입, 구조 및 방법들을 개시한다는 것에 유의해야 한다.
이들 소스 트랜지스터들은 도 4에 도시된 바와 같은 다중 비트라인들에 의해 공유될 수 있다는 것을 이해해야 한다. 이 경우에, 2,4,6 등등으로써 공유된 소스 트랜지스터들과 256개의 비트라인 쌍들로써 공유되는 소스 트랜지스터의 덩어리진 소스 구조가 제공된다.
장치 누설 전류는, 80mV로써 역 GVS 바이어싱에 대해 원래의 누설 전류의 약 1/10까지 상보형 드레인 방법을 이용하여 감소될 수 있고, 이러한 신규한 방법에 의해 누설 전류는 적어도 4개의 크기 순서들로 감소될 수 있다. 그러므로, 1GB 셀들에 대해, 누설 전류는 2㎃로부터 0.2㎂까지 감소될 수 있다.
도 6은, 각각의 비트라인 쌍이 자신의 소스 트랜지스터들을 제공할 수 있으며, 분배된 소스 구조로서 언급되는 대안의 구조를 도시한다.
2. 비상보형 감지 방법의 역바이어싱
도 7은 도 1 및 도 2에 도시된 바와 같은 종래의 비상보형 감지 증폭기에 대한 누설 전류가 상당히 감소될 수 있는 예시적인 파형을 도시한다. 종래의 감지 증폭기 방법에서, 라인들(PSAE, PSAEB)은 대기 상태에서 논리 로우 및 하이로 된다(도 2 참조).
하지만, 본 발명의 이러한 특징에 따르면, 라인들(PSAE, PSAEB)은, 도 6에 도시된 바와 간이 대기 모드 동안에, VSS보다 낮은 전압 예컨대, VB 및 VDD보다 높은 전압 예컨대 VH에 유지된다. 그러므로, PMOS 및 NMOS 소스 트랜지스터들(mpsrc, mnsrc)의 VGS는 역바이어스된다. 예를 들면, 대기 모드에서, 상승된 전압이 1.5V이고, VDD가 1V이면, PMOS 소스 트랜지스터의 전압 VGS는 VGS = 1.5V - 1V = 0.5V이다. 그러므로, 소스 트랜지스터는 0.5V만큼 역바이어스된다. 대기 모드에서, 보다 낮은 전압이 -0.5V이고 VSS가 0V이면, NMOS 소스 트랜지스터의 VGS는 0V - 0.5V = -0.5V이다. 그러므로, NMOS 소스 트랜지스터는 0.5V만큼 역바이어스된다. 이 제어 방법에 대해, 소스 트랜지스터들은 역바이어스되고, 누설 전류는 상당히 억제될 수 있다. 활성 모드에서, 라인들(PSAE, PSAEB)은 보다 높은 전압 및 보다 낮은 전압으로 될 수 있다.
비상보형 드레인들에 결합되고, 상술한 바와 같이 구동되는 하나 이상의 래 치들은 유사하게 구동되는 상보형 드레인들에 결합된 하나 이상의 래치들과 본 발명에 따라 조합될 수 있다는 것을 이해해야 한다.
3. 네거티브 워드라인 구동기 방법
본 발명의 또 다른 특징은 신규한 네거티브 워드라인 방법이다. DRAM 셀 데이터를 유지하기 위해, 액세스 트랜지스터(mnc1_1)의 임계 전압은 주변 트랜지스터들보다 훨씬 높다는 것을 이해할 것이다. 하지만, 셀 액세스 트랜지스터의 임계값은 하이일 때, 셀에서 비트라인으로 전하를 전송하고 셀에 대해 비트라인을 충전하기 위해서 훨씬 높은 전압이 필요하며, 전하 공유 및 복원 동작을 완료하기 위해서는 보다 긴 시간이 걸린다. 셀이 액세스되지 않을 때 워드라인 레벨이 전압(VSS)보다 낮게 설정되는, 발명의 배경에서 설명된, 도 3에 대해서 부분적인 해결책이 설명되었다.
도 8 및 도 9는 많은 이점들을 제공하는 신규한 네거티브 워드라인 구동기를 도시한다. 본 발명의 이러한 특징은, 증가된 소스-벌크 전위(VSB)로 인해 풀-다운 트랜지스터들의 유효 임계 전압을 증가시키기 위해 도 8의 스택된 풀-다운 트랜지스터들(mn3, mn4)을 사용하는 것이다.
도 9는 도 8의 신규한 네거티브 워드라인 방법의 타이밍도를 도시한다. 대기 모드에서, 라인들(WL, PX)은 보다 강하게 셀 액세스 트랜지스터들을 턴오프하기 위해 네거티브 바이어스 레벨(VB2)을 갖는다. 신호(PX)는 온-칩 상승 신호이고, WL은 어드레스에 의해 복호된 상승 신호이다. WLEB는 논리 하이이고, 트랜지스터들(mn3, mn4)은 턴온되고, 라인들(WL, PX)은 전압(VB2)에 있다. 노드 A 전압은 라인 WLE가 로우이므로 VSS이다. 워드라인(WL)이 어드레스에 따라 인에이블될 때, PX는 전압(VSS)으로 된다. WLE가 VPP로 되고, 노드 A가 VPP - Vth로 될 때(여기서, Vth는 트랜지스터(mn1)의 임계 전압임), 트랜지스터(mn2)는 턴온된다. 트랜지스터(mn2)가 턴온될 때, WL은 라인 PX가 이제 VSS에 있기 때문에 전압(VSS)으로 된다. 라인 PX가 전압(VPP)으로 될 때, 노드 A 레벨은 전압(VPP) 보다 높은 전압(VPPH)으로 부트스트렙되며, PX레벨은 Vt 강하 없이 WL로 이동된다. 워드라인이 방전될 때, 라인 PX는 전압(VSS)으로 되고, WL은 노드 A 레벨이 VPPH이므로 VSS로 된다. WLE이 전압(VSS)으로 될 때, 노드 A 레벨은 VSS로 되고, 트랜지스터(mn2)는 턴오프된다. 이어서, WLEB는 VDD로 되고, 트랜지스터들(mn3, mn4)은 턴오프되고, WL은 네거티브 전압 레벨(VB2)로 된다. PX 신호는 VB2로 되어, WL이 전압(VB2)이 되기 때문에 트랜지스터(mn2)가 턴온되므로 PX(VSS)에서 VB2로 전류가 흐르는 것을 방지한다.
본 발명의 또 다른 특징은 VPP에서 VB2로의 직접(단락) 경로를 제거하기 위해 워드라인 레벨의 2 스텝 제어를 이용한다. 이는, VPP와 VB2 사이에 결합된 트랜지스터들을 제공하기 위한 개별 제어들(WLE, WLEB)을 가짐으로써 달성된다. 전압(VB2)은 온-칩 전압 발생기에 의해 생성되고, 흐르는 전하를 다른 소스들로부터 추출하기 위해 임의의 용량을 갖는다. 더 많은 전하가 VB2로 흐를수록, VB2 레벨을 유지하기 위해 보다 빠른 동작이 필요하고, 그 결과, 특히 셀프 리프레쉬 모드(self-refresh mode)와 같은 특정한 동작 모드들에서 초과 전력 소비를 야기한다.
본 발명의 또 다른 특징은, 워드라인 구동 방법에서 다른 트랜지스터들용으로 이용되는, 도 8에 도시된 바와 같은, 스택된 풀-다운 트랜지스터들에 대해 보다 높은 임계값(Vt) 트랜지스터들을 이용하는 것이다.
본 발명의 또 다른 특징은 대기 모드에서 네거티브 전위 상태에 도달하기 위해 워드라인 디스에이블 신호(WLEB)를 필요로 하지 않는 다는 것이며, VB2로 흐르는 전하의 양을 감소시킨다.
4. 저전력 레벨 시프터 방법
도 10 및 도 11은 전하 소비를 소화하기 위해 저전력 레벨 시프터 방법을 예로서 도시한다. 상술한 바와 같이, 전하 소비를 VB2로 최소화하는 것이 네거티브 워드라인 방법에 있어 중요하다. 이는, 2 스텝 방전 처리를 이용하는 본 발명의 특징에 따라 달성된다. PX 구동기와 같은 제어 신호 구동기는 바람직하게는, VB2로 흐르는 전하를 최소화하기 위해 우선 VSS로 방전하고, 이어서 VB2로 방전하는 성능을 갖도록 구성된다. 도 10은 PX 구동기 구현을 도시하고, 도 11은 관련된 타이밍도이 다. PX 노드를 방전하기 위해, IN1 및 IN2는 전압 VPP로 되고, 라인 PX는 트랜지스터(mnl)를 통해 전압(VSS)으로 다운된다. 이어서, IN3은 전압(VDD)(또는 VPP)으로 되고, IN2는 트랜지스터(mnl)를 완전히 턴오프시키도록 전압(VB2)으로 된다. 트랜지스터(mn2)가 턴온되므로, PX 노드는 원하지 않은 전류가 VB2로 흐르지 않으면서 전압(VB2)으로 방전된다. 이들 신호들의 타이밍은 도 11에 도시되어 있다.
5. 요약
본 발명은, 특히 다이내믹 랜덤 액세스 메모리(DRAM) 장치들에 사용하기 적합한 전력 소모를 감소시키기 위한 다수의 회로들 및 방법들을 개시한다. DRAM 장치들 내에서 데이터 액세스 시간들을 줄이기 위한 회로들 및 방법은 설명되어 있다. 하지만, 여기에 설명된 상기 회로들은 본 발명의 기술로부터 벗어나지 않고 다양한 저전압 제어 회로들에 사용될 수 있다.
다수의 도표들 및 파형들은 본 발명의 이러한 특징들을 구현하기 위해 예로써 설명된다. 본 발명의 기술들은 본 발명으로부터 벗어나지 않고 기술분야의 당업자에 의해 다양한 회로들에 적용될 수 있음을 이해할 것이다.
상기한 설명이 매우 세부적인 사항들을 포함하지만, 본 발명의 범위를 제한하는 것으로 해석되지 않으며, 본 발명의 바람직한 실시예들의 일부를 단순히 예시하기 위한 것이다. 그러므로, 본 발명의 범위는 기술분야의 당업자에게 자명한 다 른 실시예들을 완전히 포괄하며, 본 발명의 범위가 첨부된 청구의 범위 이외의 어떠한 것에 의해 제한되지 않음을 이해할 것이며, 여기에서, 단일 요소들은 특별히 언급되지 않으면 단지 하나만을 의미하는 것이 아니며, 오히려 하나 이상을 의미하는 것이다. 기술분야의 당업자에게 공지된 상술한 바람직한 실시예의 요소들과 모든 구조적 및 기능적 등가물들은 참조문헌으로서 여기에 포함되며, 본 발명의 청구의 범위에 의해 포함된다. 더욱이, 본 발명에 의한 장치 또는 방법은 발견된 문제점을 해결하는데 필요하며, 이는 본원의 청구의 범위에 포함되어 있다. 또한, 명세서의 요소, 성분 또는 방법 스텝은, 상기 요소, 성분, 또는 방법 스텝이 청구의 범위에서 명백히 인용되는지의 여부와 무관하게 공개를 위한 것은 아니다. 청구 요소는, 상기 요소가 표현 "~을 위한 수단"을 사용하여 명백히 인용되지 않으면, 35 U.S.C. 112, 제 6 문단의 규정 하에서 해석된다.

Claims (39)

  1. 다이내믹 메모리에 있어서,
    다중 셀 상태들을 갖는 다수의 저장 셀들;
    상기 저장 셀들에 결합된 비트라인 구조를 갖는 메모리 코어(memory core);
    상기 다수의 저장 셀들의 감지 및/또는 복원을 수행하도록 구성된 비트라인 감지 증폭기; 및
    상보형 감지 또는 복원 드레인 트랜지스터(complementary sense or restore drain transistor)에 결합된 상기 감지 증폭기 내의 적어도 하나의 래치(latch)를 포함하는, 다이내믹 메모리.
  2. 제 1 항에 있어서, 적어도 두 개의 래치들이 상기 감지 증폭기에 접속되고, 그것들 중 적어도 하나가 상보형 드레인 트랜지스터에 결합되는, 다이내믹 메모리.
  3. 제 1 항에 있어서, 상기 비트라인 감지 증폭기는 상기 저장 셀의 전하를 공유하기 위해 비트라인 쌍 내의 비트라인들 사이에 결합되는, 다이내믹 메모리.
  4. 제 1 항에 있어서, 상기 래치 및 상보형 드레인 트랜지스터는 P 드레인에 결합된 N 래치 또는 N 드레인에 결합된 P 래치를 포함하거나 둘 모두를 포함하는, 다이내믹 메모리.
  5. 제 4 항에 있어서, 상기 N 래치는 감지 신호(SAN)상의 P 드레인에 결합되고, 상기 P 래치는 복원 신호(SAP)상의 N 드레인에 결합되는, 다이내믹 메모리.
  6. 제 4 항에 있어서, 상기 N 래치는 교차 결합된 NMOS 트랜지스터들의 쌍을 포함하고, 상기 P 드레인은 PMOS 소스 트랜지스터를 포함하는, 다이내믹 메모리.
  7. 제 6 항에 있어서, 상기 N 래치는 비트라인 쌍 사이에 결합되고, 상기 P 드레인은 감지 라인(SAN)에 결합되는, 다이내믹 메모리.
  8. 제 4 항에 있어서, 상기 P 래치는 교차 결합된 PMOS 트랜지스터들의 쌍을 포함하고, 상기 N 드레인은 NMOS 소스 트랜지스터를 포함하는, 다이내믹 메모리.
  9. 제 8 항에 있어서, 상기 P 래치는 비트라인 쌍 사이에 결합되고, 상기 N 드레인은 복원 라인(SAP)에 결합되는, 다이내믹 메모리.
  10. 제 1 항에 있어서, 상기 상보형 드레인 트랜지스터는 누설 전류를 감소시키기 위해 대기 모드 동안 역바이어스 상태로 유지되는, 다이내믹 메모리.
  11. 제 1 항에 있어서, 상기 상보형 드레인 트랜지스터는 상승된 전압 레벨들로 구동되고;
    상기 상승된 전압 레벨들은, VSS의 전압 또는 그 아래의 전압으로 상기 상보형 드레인 트랜지스터를 활성시키거나, VDD의 전압 또는 그 위의 전압으로 상기 상보형 드레인 트랜지스터를 활성시키는 것을 포함하는, 다이내믹 메모리.
  12. 제 4 항에 있어서, 상기 N 래치 또는 상기 P 래치, 또는 둘 모두는 고갈 모드 트랜지스터들(depletion mode transistors) 또는 누설 트랜지스터들로서 구성되는, 다이내믹 메모리.
  13. 제 1 항에 있어서, 상기 드레인 트랜지스터는, 분배된 구조(distributed configuration)로 각 비트라인 쌍에 결합되거나, 덩어리진 구조(lumped configuration)로 다중 비트라인들에 의해 공유되는, 다이내믹 메모리.
  14. 제 1 항에 있어서, 스택된 풀-다운 트랜지스터들(stacked pull-down transistors) 및 두 개의 전압 스텝 제어 구조를 갖는 네거티브 워드라인 구동기(negative word line driver)를 더 포함하는, 다이내믹 메모리.
  15. 제 1 항에 있어서, VSS 및 VSS보다 작은 전압 VB2에 대한 전류 경로들을 갖는 레벨 변환기를 더 포함하는, 다이내믹 메모리.
  16. 감지 증폭기 회로에 있어서,
    두 개의 회로 노드들 사이에 결합되고, 상기 노드들의 전압들을 감지 또는 복원하거나, 또는 감지와 복원 둘 모두를 하도록 구성된 적어도 하나의 래치; 및
    각각의 상기 래치에 결합되고, 대기 모드에 있는 동안 역바이어스하도록 구성된 상보형 드레인 구조를 포함하는, 감지 증폭기 회로.
  17. 제 16 항에 있어서, 상기 상보형 드레인 구조는 VSS와 VDD 사이의 전압 범위 밖의 전압 레벨들에 의해 구동되는, 감지 증폭기 회로.
  18. 제 16 항에 있어서, 상기 두 개의 회로 노드들은 다이내믹 메모리 회로 내의 비트라인들의 쌍을 포함하는, 감지 증폭기 회로.
  19. 제 16 항에 있어서, 상기 래치들 및 상기 상보형 드레인 구조들은 P 드레인에 결합된 N 래치들 또는 N 드레인에 결합된 P 래치들을 포함하거나, 둘 모두를 포함하는, 감지 증폭기 회로.
  20. 제 16 항에 있어서, 상기 래치들 및 상기 상보형 드레인 구조들은 제 1 신호(SAN)상의 P 드레인에 결합된 N 래치들 또는 제 2 신호(SAP)상의 N 드레인에 결합 된 P 래치들을 포함하거나, 또는 둘 모두를 포함하는, 감지 증폭기 회로.
  21. 제 20 항에 있어서, 상기 제 1 신호에 결합된 PMOS 소스 트랜지스터를 포함하는 상기 P 드레인은 활성 모드에서의 동작 전압(VSS) 및 대기 모드에서의 전압(VDD)과 같거나 낮은 게이트 전압을 수신하도록 구성되는, 감지 증폭기 회로.
  22. 제 20 항에 있어서, 상기 제 2 신호에 결합된 NMOS 트랜지스터를 포함하는 상기 N 드레인은 활성 모드에서의 동작 전압(VDD) 및 대기 모드에서의 전압(VSS)과 같거나 높은 게이트 전압을 수신하도록 구성되는, 감지 증폭기 회로.
  23. 제 16 항에 있어서, 상기 드레인 구조들은 고갈 모드 트랜지스터들 또는 누설 트랜지스터들로서 구성되는, 감지 증폭기 회로.
  24. 제 16 항에 있어서, 상기 드레인 구조들은, 각각의 회로 노드에 결합되고, 다중 회로 노드들에 의해 공유되는, 감지 증폭기 회로.
  25. 제 16 항에 있어서, 스택된 풀-다운 트랜지스터들 및 두 개의 전압 스텝 제어 구조를 갖는 네거티브 워드라인 구동기를 더 포함하는, 감지 증폭기 회로.
  26. 제 1 항에 있어서, VSS 및 VSS보다 작은 전압 VB2에 대한 전류 경로들을 갖는 레벨 변환기를 더 포함하는, 감지 증폭기 회로.
  27. 다이내믹 메모리 장치 내에서 워드라인들을 구동하기 위한 회로에 있어서,
    메모리 워드 선택을 구동하기 위해 다이내믹 메모리 장치 내에서 결합하도록 구성된 신호 라인;
    상기 신호 라인과 제어 신호(PX) 사이에 결합된 풀-업 트랜지스터; 및
    상기 신호 라인과 전압이 VSS보다 작은 전압 소스 사이에 결합된 적어도 두 개의 스택된 풀-다운 트랜지스터들을 포함하는, 구동 회로.
  28. 제 27 항에 있어서, 상기 메모리 워드 선택을 구동하는 상기 신호 라인은 두 개의 스텝들, 즉, 우선 VSS로 활성되고, 이어서 VSS 아래의 전압 레벨로 활성되도록 구성되는, 구동 회로.
  29. 제 27 항에 있어서, 기록 라인 인에이블 신호와 상기 풀-업 트랜지스터 사이에 결합된 전압 시프팅 트랜지스터(voltage shifting transistor)를 더 포함하고, 상기 전압 시프팅 트랜지스터의 게이트는 공급 전압(VDD)을 초과하는 전압 소스에 결합되는, 구동 회로.
  30. 제 27 항에 있어서, 제 1 기록라인 인에이블 신호가 상기 풀-업 트랜지스터의 게이트에 결합되고, 제 2 기록라인 인에이블 신호가 상기 스택된 풀-다운 트랜지스터들의 게이트들에 결합되는, 구동 회로.
  31. 다이내믹 메모리 장치 내에서 워드라인 구동기 상태를 제어하기 위해 이용되는 제어 신호(PX)를 구동하기 위한 회로에 있어서,
    메모리 워드 선택을 구동하기 위해 다이내믹 메모리 장치 내의 워드 라인 제어 회로에 결합하도록 구성되는 제어 신호 출력라인(PX); 및
    고전압 레벨(VPP)과 두 개의 저전압 레벨들(VSS, VB2)(VB2 < VSS) 사이에서 상기 제어 신호 출력라인(PX)의 레벨 변환을 위한 수단을 포함하고,
    상기 수단은 VPP와 VB2 사이에 단락 회로를 방지하도록 구성되는, 구동 회로.
  32. 제 31 항에 있어서, 상기 레벨 변환 수단은:
    상기 제어 신호 출력라인(PX)사이에 결합된 병렬 풀-다운 트랜지스터들의 쌍으로서, 제 1 병렬 풀-다운 트랜지스터는 제 1 전압(VSS)에 결합되고, 그의 게이트 상에 신호(IN2)를 수신하고, 제 2 병렬 풀-다운 트랜지스터는 VSS보다 작은 제 2 전압(VB2)에 결합되고, 그의 게이트 상에 신호(IN3)를 수신하는, 상기 병렬 풀-다운 트랜지스터들의 쌍;
    상기 제어 전압 신호 출력라인(PX)과 전압(VDD)을 초과하는 고전압 레벨 사이에 결합된 풀-업 트랜지스터로서, 상기 풀-업 트랜지스터의 게이트는 제어 신호(IN1)에 결합되는, 상기 풀-업 트랜지스터; 및
    전압 소스(VB2)로의 초과 전류 흐름 없이, 상기 제어 출력라인(PX)을 방전시키기 위해, 제어 신호들(IN1,IN2,IN3)에 대한 전압들을 시퀀스하기(sequencing) 위한 수단을 포함하는, 구동 회로.
  33. 제 32 항에 있어서, 상기 전압(IN1,IN2,IN3)을 시퀀스하는 상기 수단은 제어 신호(PX)가 VSS로 강하하게 하는 IN1 및 IN2를 구동시키고, 이어서 IN3을 VDD 또는 VPP로 설정하고, IN2를 VB2로 설정하도록 구성되는, 구동 회로.
  34. 제 1 및 제 2 노드 사이의 신호들을 감지 또는 복원하는 방법에 있어서,
    감지되는 제 1 및 제 2 노드 사이에 래치를 형성하기 위해, 제 1 트랜지스터 타입, P 타입 또는 N 타입 중 적어도 두 개의 소스 트랜지스터들을 결합시키는 단계;
    상기 래치의 상기 소스 트랜지스터들과 감지 또는 복원 신호 사이에 제 2 트랜지스터 타입, N 타입 또는 P 타입의 상보형 드레인을 결합시키는 단계; 및
    누설 전류를 감소시키기 위해, 대기 모드 동안 상기 래치들의 상기 소스 트랜지스터들을 역바이어스된 상태로 유지하는 단계를 포함하는, 방법.
  35. 제 34 항에 있어서, 상기 제 1 및 제 2 노드 사이에 결합되고, 감지 또는 복원 신호에 접속된 제 2 래치에 비상보형 드레인을 결합시키는 단계를 더 포함하는, 방법.
  36. 제 34 항에 있어서, VDD와 VSS 사이의 범위 밖의 전압 레벨에서 상기 상보형 드레인의 상기 트랜지스터를 구동하는 단계를 더 포함하는, 방법.
  37. 제 34 항에 있어서, 상기 래치는 NMOS 트랜지스터들을 포함하고, 상기 상보형 드레인은 PMOS 트랜지스터인, 방법.
  38. 제 34 항에 있어서, 상기 래치는 PMOS 트랜지스터들이고, 상기 상보형 드레인은 NMOS 트랜지스터인, 방법.
  39. 메모리 회로의 감지 증폭기에서 누설 전류를 감소시키는 방법에 있어서,
    메모리 회로의 비트라인들 사이에 감지 래치 또는 복원 래치, 또는 둘 모두를 결합시키는 단계;
    각각의 상기 래치 또는 래치들로부터의 비상보형 드레인을 감지 신호 또는 복원 신호, 또는 둘 모두에 결합시키는 단계; 및
    각각의 게이트들을 역바이어스하기 위해, VSS 내지 VDD의 정규 동작 전압 범위 밖의 대기 모드 동안 상기 비상보형 드레인들 상에 게이트 전압들을 유지하는 단계를 포함하는, 누설 전류 감소 방법.
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