TWI457575B - 具有自我測試的像素陣列模組及其自我測試方法 - Google Patents

具有自我測試的像素陣列模組及其自我測試方法 Download PDF

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Description

具有自我測試的像素陣列模組及其自我測試方法
本揭露是有關於一種像素陣列模組及其測試方法，且特別是有關於一種具有自我測試的像素陣列模組及其自我測試方法。
圖1繪示習知的三維堆疊影像感測器的概要示意圖。請參考圖1，三維堆疊影像感測器100因具有高解析度(resolution)及高頻寬(bandwidth)的特性，極具備發展的潛力。三維影像感測晶片的架構可分成：最上層的像素陣列110、第二層的類比數位轉換器陣列120及第三層的影像處理器陣列130，各層間會以三維堆疊元件140進行堆疊。各層的晶片在堆疊前皆需經過測試，挑出好的晶片後再進行後續的堆疊製程，以提高堆疊後晶片的良率，降低成本。
然而，最上層的像素陣列110若欲進行堆疊前的測試，首先會遭遇像素(pixel)感光訊號無法讀出的課題。因為在三維影像感測器100架構中，最上層的像素陣列110感光後，會產生類比電壓訊號，此訊號必需經由第二層的類比數位轉換器陣列120讀出。但在晶片堆疊前，像素陣列110的電壓訊號無法經由第二層的類比數位轉換器陣列120讀出，一旦像素陣列110的電壓訊號無法讀出，也就無法進行像素陣列層的測試。使用未經測試的晶片進行堆疊可能會造成晶片堆疊後良率的下降。
本揭露提供一種具有自我測試的像素陣列模組，包括一測試電路單元、多條測試訊號線(testing line)以及一像素陣列。測試電路單元提供一測試功能。測試訊號線耦接在測試電路單元與像素陣列之間。像素陣列經由測試訊號線耦接至測試電路單元，並包括多個像素。各像素包括一電晶體。各電晶體具有一第一端及一第二端。對各像素而言，在一正常模式下，電晶體的一驅動訊號由其自身的第一端傳遞至第二端，以及在一測試模式下，電晶體的一測試訊號由其自身的第二端傳遞至第一端。
本揭露提供一種像素陣列模組的自我測試方法。像素陣列模組包括一像素陣列。像素陣列包括多個像素。各像素包括一電晶體。各電晶體具有一第一端及一第二端。自我測試方法包括如下步驟。將像素陣列切換至一測試模式。利用一穩定電源提供一測試訊號來測試像素至少其中之一。比較測試訊號與一參考訊號，並輸出一比較結果。根據比較結果，判斷像素陣列中未通過測試的像素之數目是否大於一臨界值，並據此輸出一判斷結果。測試訊號係由待測像素的電晶體的第二端傳遞至第一端。在一正常模式下，各電晶體的一驅動訊號係由其自身的第一端傳遞至第二端。
為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
本揭露提供一個具有自我測試的像素陣列模組，其內建自我測試電路(self-test circuit)。此自我測試電路不僅可讀取像素因感光所產生的電壓訊號，且可偵測壞點或熱點的存在。其中，壞點例如是指在測試模式下對光源沒反應的像素；熱點例如是指在測試模式下在黑暗環境中具有過渡反應的像素。當壞點或熱點的數目超過預設的臨界值時，則自我測試電路會判斷此像素陣列失效(failure)。如此可避免此失效的像素陣列被使用於後續的堆疊製程，藉此提高晶片堆疊後的良率。以下將以數個範例實施例與圖式來更詳細描述本揭露。
圖2繪示本揭露一實施例之像素陣列模組的概要示意圖。請參考圖2，本範例實施例之像素陣列模組200包括一測試電路單元210、多條測試訊號線220、一像素陣列230、一行解碼器陣列240以及一列解碼器陣列250。測試訊號線220耦接在測試電路單元210與像素陣列230之間。像素陣列230經由測試訊號線220耦接至測試電路單元210，並包括多個像素P。測試電路單元210經由測試訊號線220提供像素陣列230自我測試功能。並且，在像素陣列230測試完畢後，若不正常像素的數目大於預設的臨界值時，則測試電路單元210會判定像素陣列230失效。此時，測試電路單元210的輸出埠Fail會輸出邏輯1，另一輸出埠Pxl_address則是輸出不正常像素的位址 (address)。在本範例實施例中，不正常像素包括壞點或熱點，且其臨界值係由設計者根據像素陣列所欲達到的良率來進行設定。
具體而言，在本範例實施例中，像素陣列230例如是應用在如圖1所示的三維堆疊影像感測器100中，作為一影像感測像素陣列，惟本範例實施例所揭露的像素陣列模組與其自我測試方法並不侷限在三維堆疊影像感測器，其測試方法及概念可廣泛地應用在具有像素陣列的其他種類之電子裝置，三維堆疊影像感測器僅用以例示說明，本揭露並不加以限制。
就三維堆疊影像感測器的應用而言，本範例實施例之像素陣列230可加以區分為多個子像素陣列232。也就是說，像素陣列230是由許多子像素陣列232所組成。各子像素陣列232分別利用如圖1的三維晶片堆疊元件140耦接至其下層的訊號轉換器陣列。在此，三維晶片堆疊元件例如是矽導通孔(Through Silicon Via，TSV)、重佈層(Redistribution Layer，RDL)接線、微凸塊(Micro-bump)等；訊號轉換器陣列例如是類比數位轉換器陣列，本揭露並不加以限制。
從電路操作的觀點來看，每個子像素陣列232皆平行運作。行解碼器陣列240及列解碼器陣列250會產生列控制訊號及行控制訊號並傳送到每個子像素陣列232，且每個子像素陣列232一次只輸出一個像素的電壓訊號。在本範例實施例中，行解碼器陣列240及列解碼器陣列250對 像素陣列230的控制方式已詳敘在台灣申請案100104778相關段落中，其因引用而納入本文成為揭露的一部份，在此不再贅述。
請再參考圖2，在整個像素陣列230中，每一列(row)的像素會共用一條測試訊號線220，此測試訊號線會分成兩種模式操作，包括正常模式(normal mode)及測試模式(test mode)。此點將於稍後進行說明。另外，在本範例實施例中，像素陣列模組200可更包括多個熔絲260，分別耦接在測試訊號線220與測試電路單元210之間。在完成本揭露自我測試方法後，設計者可將熔絲260熔斷來阻隔像素陣列230與測試電路單元210之間的電性連接，以減少像素陣列230在應用時，測試電路單元210對電子裝置所造成的負載。在其他範例實施例中，也可使用一切換網路耦接在測試電路單元210與測試訊號線220之間，以使像素陣列模組200可在正常模式及測試模式之間切換。
圖3繪示圖2實施例之像素陣列模組在進行自我測試時的概要示意圖。圖4繪示圖3實施例之其中一個子像素陣列的各像素內部的電路示意圖。請參考圖3及圖4，為了簡要說明起見，圖3僅繪示像素陣列模組200的測試電路單元210、像素陣列230、行解碼器陣列240以及列解碼器陣列250。並且，圖3的像素陣列230僅用4個子像素陣列232來例示說明，圖4的子像素陣列232僅用4個像素P來例示說明，兩者的數量並不用以限定本發明。
具體而言，請同時參考圖3及圖4，在正常模式下， 所有的測試訊號線220例如是耦接到系統電壓VDD，其提供一個穩定電源給像素陣列230。在測試模式，每個像素P的電壓訊號可經由測試訊號線220依序輸出到測試電路單元210。測試電路單元210因此可判別每個像素的功能是否正常。若偵測到不正常的像素，則記錄其位址。待整個像素陣列230測試完畢後，若不正常像素的數目大於預設的臨界值時，則測試電路單元210會判定像素陣列230失效。此時，測試電路單元210的輸出埠Fail會輸出邏輯1，另一輸出埠Pxl_address則是輸出不正常像素的位址。其中，輸出埠Fail所輸出的邏輯1僅用以例示說明，本發明並不加以限制。
在圖4中，每個像素皆包含一個源極隨耦電晶體M41至M44，其作用是將像素所產生的電壓訊號傳送至讀取電路。每一像素的源極隨耦電晶體M41至M44的第一端D會連接到測試訊號線220。同一列上的所有像素會共用一條測試訊號線220。在此例中，及Pn(m+1) 即位在同一列像素列上；像素P(n+1)m 及Pn(m+1) 則位在另一同列的像素列上。每個像素的源極隨耦電晶體M41至M44的第二端S皆連接到堆疊元件μB，並且經由堆疊元件μB再連接至下層的類比數位轉換器陣列。在此，若源極隨耦電晶體M41至M44是以N型金氧半電晶體(NMOS)來實施，則其第一端D及第二端S分別是NMOS的汲極與源極。
換句話說，對各像素而言，系統電壓VDD在正常模式下所提供的驅動訊號是由源極隨耦電晶體M41至M44 的第一端D傳遞至第二端S。如此一來，各像素所產生的電壓訊號便可被第二層的類比數位轉換器讀取。底下說明此電路的二種模式操作：正常模式及測試模式。
圖5繪示圖4實施例之子像素陣列在進行自我測試前的概要示意圖。請參考圖5，為了簡要說明起見，圖5僅繪示各子像素陣列內的源極隨耦電晶體M41至M44。在本範例實施例中，耦接在測試電路單元210與測試訊號線220之間的係一切換網路270，其根據測試電路單元210的指示來選擇像素陣列230中的至少一像素列進行測試。切換網路270包括多個切換開關，該等切換開關受控於切換訊號SW，以將不同的像素列在正常模式與測試模式之間切換。此切換訊號SW可以是由測試電路單元210根據所欲測試的像素列來設定，或者是由另一控制器來產生。
圖6繪示圖4實施例之子像素陣列正常模式時的概要示意圖。圖7及圖8分別繪示圖4實施例之不同像素列在測試模式時的概要示意圖。請參考圖6至圖8，在圖6中，像素陣列230是在正常模式下操作，切換網路270選擇將源極隨耦電晶體M41至M44的第一端D耦接至系統電壓VDD。因此，所有的測試訊號線220都是連接到系統電壓VDD，其提供源極隨耦電晶體M41至M44的第一端D一個穩定的電壓準位。源極隨耦電晶體M41至M44的第二端S耦接至堆疊元件μB，以讓像素所產生的電壓訊號可以被傳送到下一層的類比數位轉換器陣列。像素陣列230在正常模式下的操作方式已詳敘在台灣申請案100104778 相關段落中，其因引用而納入本文成為揭露的一部份，在此不再贅述。
接著，圖7所例示者係在測試模式下對第n列像素列中的像素Pnm 進行測試。在此例中，待測像素Pnm 的源極隨耦電晶體M41的第一端D經由與其自身耦接的測試訊號線220_1耦接至測試電路單元210。源極隨耦電晶體M43的第二端S則經由源極隨耦電晶體M43與測試訊號線220_2耦接至系統電壓VDD。測試訊號線220_2係與非待測像素P(n+1)m 的源極隨耦電晶體M43耦接的測試訊號線。此際，測試訊號S1係由系統電壓VDD所提供，經由待測像素Pnm 的源極隨耦電晶體M41的第二端S傳遞至第一端D。並且，系統電壓VDD亦控制源極隨耦電晶體M43處於導通狀態，以讓測試訊號S1傳遞至測試電路單元210。同時，在圖7的測試模式下，非待測像素P(n+1)m 的源極隨耦電晶體M43的第一端D經由與其自身耦接的測試訊號線220_2耦接至系統電壓VDD，並且非待測像素P(n+1)m 的源極隨耦電晶體M43的第二端S耦接至堆疊元件μB。
另一方面，圖8所例示者係在測試模式下對第n+1列像素列中的像素P(n+1)m 進行測試。在此例中，待測像素P(n+1)m 的源極隨耦電晶體M43的第一端D經由與其自身耦接的測試訊號線220_2耦接至測試電路單元210。源極隨耦電晶體M43的第二端S則經由源極隨耦電晶體M41與測試訊號線220_1耦接至系統電壓VDD。測試訊號線2201係與非待測像素Pnm 的源極隨耦電晶體M41耦接的 測試訊號線。此際，測試訊號S2係由系統電壓VDD所提供，經由待測像素P(n+1)m 的源極隨耦電晶體M43的第二端S傳遞至第一端D。並且，系統電壓VDD控制源極隨耦電晶體M41處於導通狀態，以讓測試訊號S2可傳遞至測試電路單元210。同時，在圖8的測試模式下，非待測像素Pnm 的源極隨耦電晶體M41的第一端D經由與其自身耦接的測試訊號線220_1耦接至系統電壓VDD，並且非待測像素Pnm 的源極隨耦電晶體M41的第二端S耦接至堆疊元件μB。
總結來說，在測試模式下，因晶片尚未堆疊，因此像素所產生的電壓訊號無法經由第二層的類比數位轉換器讀出。因此，本揭露利用測試訊號線220將像素的電壓訊號傳送至測試電路單元210來加以讀取。在圖7的範例實施例中，為了讀取像素Pnm 的訊號，測試訊號線220_1會連接到系統電壓VDD，提供像素Pnm 內的源極隨耦電晶體M41一個穩定電源。而測試訊號線220_2則仍連接到系統電壓VDD，且此時像素P(n+1)m 內的電晶體M3會導通，以將像素P(n+1)m 內的節點fd充電至高準位，致使像素P(n+1)m 的源極隨耦電晶體M43導通，因此系統電壓VDD準位得經由像素P(n+1)m 的源極隨耦電晶體M43傳送至像素Pnm 的源極隨耦電晶體M41。經由此操作，像素Pnm 內的源極隨耦電晶體M41的第二端S可獲得一電壓位準，讓源極隨耦電晶體M41可以正常操作，將像素Pnm 產生的訊號傳送至測試電路單元210。經由類似的操作，同樣可以將像素 P(n+1)m 所產生的電壓訊號經由測試訊號線220_2傳送至測試電路單元210，在此就不贅述。
此外，從畫素列及切換網路的觀點來看，在測試模式下，像素陣列230中的像素列至少其中之一經由對應的測試訊號線耦接至測試電路單元210時，該至少其中之一以外的像素列經由對應的測試訊號線耦接至系統電壓VDD。舉例而言，在圖7中，像素Pnm 所在的像素列經由測試訊號線220_1耦接至測試電路單元210時，像素P(n+1)m 所在的像素列經由測試訊號線220_2耦接至系統電壓VDD。此時，在進行測試的像素列中，切換網路270選擇將其上的源極隨耦電晶體的第一端D耦接至測試電路單元210。並且，在未進行測試的像素列中，切換網路選擇將其上的源極隨耦電晶體的第一端D耦接至系統電壓VDD。
在上述的範例實施例中，雖然在測試模式下本揭露僅以一次測試一個像素作為例示說明，但是本揭露並不限於此。在其他範例實施例中，本揭露的自我測試方法也可同時測試多個像素。此外，在進行測試時，測試訊號(例如S1)所通過的源極隨耦電晶體也不限於是在相鄰的像素列上的源極隨耦電晶體(例如M43)。
圖9繪示本揭露一實施例之測試電路單元的概要方塊圖。請參考圖9，本範例實施例的測試電路單元210包括一比較單元212、一判斷單元214、一位址計數單元216以及一儲存單元218。比較單元212經由切換網路270耦接至像素陣列230，用以將不同的像素的測試訊號Vp與一 參考訊號Vref比較，並輸出一比較結果Vtri。位址計數單元216耦接至比較單元212，用以計數像素的位址，並輸出一計數結果至儲存單元218。儲存單元218耦接至比較單元212與位址計數單元216，用以儲存比較結果Vtri與計數結果，以記錄像素陣列230中通過測試及未通過測試的像素之位址與數目。判斷單元214耦接至比較單元212用以根據比較結果Vtri來判斷像素陣列230中未通過測試的像素之數目是否大於預設的臨界值，並據此輸出一判斷結果。在本範例實施例中，參考訊號Vref的設定可根據測試模式的不同而有所不同。本範例實施例之測試模式例如是包括壞點測試模式以及熱點測試模式。
本範例實施例之壞點測試模式是含光源的測試。也就是說，在壞點測試模式下，像素陣列230被照射一光源，並且測試電路單元210欲測試出對光源沒反應的像素。此際，參考訊號Vref的準位大小可設定為第一參考電壓Vref1，如圖10所示。圖10繪示本揭露一實施例之壞點測試模式中畫素電壓值與參考電壓比較的概要示意圖。請參考圖9及圖10，在壞點測試模式下，若測試訊號Vp的像素電壓值小於第一參考電壓Vref1，測試電路單元210會判定待測像素通過測試。
具體而言，在壞點測試模式下，在像素感光後，其測試訊號Vp的輸出電壓準位應小於第一參考電壓Vref1的準位。因此當Vp<Vref1時，則判斷此像素正常(pass)，反之則判斷此像素失效(Fail)，失效的像素即為壞點。判斷此 像素失效時，比較單元212會送出一個脈衝波(pulse)作為比較結果Vtri。此脈衝波會將位址計數單元216所輸出的像素位址(即為待測像素的位址)儲存在儲存單元218當中。判斷單元214則是記錄脈衝波的數目。在另一範例實施例中，脈衝波的數目也可記錄在儲存單元218中。當所有像素測試完畢後，若脈衝波的數目大於設定值N(N可由使用者自行設定)，則判斷單元214的輸出埠Fail輸出邏輯1，代表判定像素陣列230失效，否則即維持邏輯0。
另一方面，本範例實施例之熱點測試模式是不含光源的測試。也就是說，在熱點測試模式下，測試電路單元210欲測試出在黑暗環境中具有過渡反應的像素。此際，參考訊號Vref的準位大小可設定為第二參考電壓Vref2，如圖11所示。圖11繪示本揭露一實施例之熱點測試模式中畫素電壓值與參考電壓比較的概要示意圖。請參考圖9及圖11，在熱點測試模式下，若測試訊號Vp的像素電壓值大於第二參考電壓Vref2，測試電路單元210會判定待測像素通過測試。
具體而言，在熱點測試模式下，測試訊號Vp的輸出電壓準位應大於第二參考電壓Vref2的準位。因此當Vp>Vref2時，則判斷此像素正常，反之則判斷此像素失效，失效的像素即為熱點。判斷此像素失效時，比較單元212會送出一個脈衝波作為比較結果Vtri。當所有像素測試完畢後，若脈衝波的數目大於設定值N，則判斷單元214的輸出埠Fail輸出邏輯1，代表判定像素陣列230失效， 否則即維持邏輯0。在圖10及圖11的範例實施例中，第一參考電壓Vref1與第二參考電壓Vref2的大小係設定為不同，但本揭露並不限於此。在其他範例實施例中，第一參考電壓Vref1與第二參考電壓Vref2的大小可設定為相同。也就是說，無論是在壞點測試模式下或是在熱點測試模式下，與測試訊號Vp所比較者，其參考準位是相同的。
圖12繪示本揭露一實施例之像素陣列模組的自我測試方法的步驟流程圖。請同時參照圖4至圖12，本範例實施例之自我測試方法至少適用於圖2所例示的像素陣列模組200，其包括如下步驟。
首先，在步驟S200中，將像素陣列230切換至測試模式，例如壞點測試模式或熱點測試模式。在此步驟中，若像素陣列230是切換至壞點測試模式，則本範例實施例的自我測試方法可更包括對像素陣列230照射光源。
接著，在步驟S210中，利用系統電壓VDD所提供的穩定電源來提供測試訊號，以測試像素陣列230中的至少一像素。在此步驟中，測試訊號是由待測像素的源極隨耦電晶體的第二端S傳遞至第一端D。測試訊號在測試模式下的傳遞方向恰與在正常模式下，各源極隨耦電晶體的驅動訊號係由其自身的第一端D傳遞至第二端S的傳遞方向相反。
之後，在步驟S220中，比較測試訊號Vp與參考訊號Vref，並輸出比較結果Vtri。在此步驟中，若像素陣列230是切換至壞點測試模式，則參考訊號Vref的準位大小可設 定為第一參考電壓Vref1。若像素陣列230是切換至熱點測試模式，則參考訊號Vref的準位大小可設定為第二參考電壓Vref2。
繼之，在步驟S230中，根據比較結果，判斷像素陣列230中未通過測試的像素之數目是否大於預設的臨界值，並據此輸出判斷結果。在此步驟中，若判定像素陣列230失效，測試電路單元210的輸出埠Fail會輸出邏輯1，另一輸出埠Pxl_address則是輸出不正常像素的位址(address)。另外，此步驟所預設的臨界值係由設計者根據像素陣列230所欲達到的良率來進行設定。
另外，本揭露之實施例的自我測試方法可以由圖2至圖11實施例之敘述中獲致足夠的教示、建議與實施說明，因此不再贅述。
綜上所述，本揭露的自我測試方法可以克服像素陣列在晶片堆疊前訊號無法讀出的困境，並且可測試像素陣列中是否有不正常像素的存在。因此，利用本揭露的自我測試方法，可以找出品質良好的像素陣列，以提高晶片堆疊後的良率。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100‧‧‧三維堆疊影像感測器
110‧‧‧像素陣列
120‧‧‧類比數位轉換器陣列
130‧‧‧影像處理器陣列
140、μB‧‧‧三維晶片堆疊元件
200‧‧‧像素陣列模組
210‧‧‧測試電路單元
212‧‧‧比較單元
214‧‧‧判斷單元
216‧‧‧位址計數單元
218‧‧‧儲存單元
220、220_1、220_2‧‧‧測試訊號線
230‧‧‧像素陣列
240‧‧‧行解碼器陣列
242‧‧‧行解碼器
250‧‧‧列解碼器陣列
252‧‧‧列解碼器
260‧‧‧熔絲
270‧‧‧切換網路
P‧‧‧像素
Fail、Pxl_address‧‧‧測試電路單元的輸出埠
M41、M42、M43、M44‧‧‧源極隨耦電晶體
D‧‧‧源極隨耦電晶體的第一端
S‧‧‧源極隨耦電晶體的第二端
Pnm 、P(n+1)m 、Pn(m+1) 、P(n+1)(m+1) ‧‧‧像素
SW‧‧‧切換訊號
S1、S2、Vp‧‧‧測試訊號
VDD‧‧‧系統電壓
fd‧‧‧節點
Vtri‧‧‧比較結果
Vref‧‧‧參考訊號
Vref1‧‧‧第一參考電壓
Vref2‧‧‧第二參考電壓
CLK‧‧‧時脈訊號
Rreset[n]、Rreset[n+1]‧‧‧重置訊號
Rtg[n]、Rtg[n+1]‧‧‧列控制訊號
Ctg[m]、Ctg[m+1]‧‧‧行控制訊號
Cvrst[m]、Cvrst[m+1]‧‧‧行電壓重置訊號
M1、M2、M3‧‧‧電晶體
PD‧‧‧感光二極體
圖1繪示習知的三維堆疊影像感測器的概要示意圖。
圖2繪示本揭露一實施例之像素陣列模組的概要示意圖。
圖3繪示圖2實施例之像素陣列模組在進行自我測試時的概要示意圖。
圖4繪示圖3實施例之其中一個子像素陣列的各像素內部的電路示意圖。
圖5繪示圖4實施例之子像素陣列在進行自我測試前的概要示意圖。
圖6繪示圖4實施例之子像素陣列正常模式時的概要示意圖。
圖7及圖8分別繪示圖4實施例之不同像素列在測試模式時的概要示意圖。
圖9繪示本揭露一實施例之測試電路單元的概要方塊圖。
圖10繪示本揭露一實施例之壞點測試模式中畫素電壓值與參考電壓比較的概要示意圖。
圖11繪示本揭露一實施例之熱點測試模式中畫素電壓值與參考電壓比較的概要示意圖。
圖12繪示本揭露一實施例之像素陣列模組的自我測試方法的步驟流程圖。
200‧‧‧像素陣列模組
210‧‧‧測試電路單元
220‧‧‧測試訊號線
230‧‧‧像素陣列
240‧‧‧行解碼器陣列
242‧‧‧行解碼器
250‧‧‧列解碼器陣列
252‧‧‧列解碼器
260‧‧‧熔絲
P‧‧‧像素
Fail、Pxl_address‧‧‧測試電路單元的輸出埠

Claims (27)

  1. 一種具有自我測試的像素陣列模組，包括：一測試電路單元，提供一測試功能；多條測試訊號線，耦接至該測試電路單元；以及一像素陣列，經由該些測試訊號線耦接至該測試電路單元，並包括多個像素，各該像素包括一電晶體，具有一第一端及一第二端，其中對各該像素而言，在一正常模式下，該電晶體的一驅動訊號由其自身的該第一端傳遞至該第二端，以及在一測試模式下，該電晶體的一測試訊號由其自身的該第二端傳遞至該第一端。
  2. 如申請專利範圍第1項所述之像素陣列模組，其中在該正常模式下，該些電晶體的該些第一端經由該些測試訊號線耦接至一穩定電源，以及該些電晶體的該些第二端耦接至一堆疊元件。
  3. 如申請專利範圍第2項所述之像素陣列模組，其中在該正常模式下，該驅動訊號係由該穩定電源所提供，經由該些電晶體的該些第一端傳遞至該些第二端。
  4. 如申請專利範圍第1項所述之像素陣列模組，其中在該測試模式下，待測像素的該電晶體的該第一端經由與其自身耦接的該測試訊號線耦接至該測試電路單元，以及待測像素的該電晶體的該第二端經由與非待測像素的該電晶體耦接的該測試訊號線耦接至一穩定電源。
  5. 如申請專利範圍第4項所述之像素陣列模組，其中在該測試模式下，該測試訊號係由該穩定電源所提供，經由待測像素的該電晶體的該第二端傳遞至該第一端。
  6. 如申請專利範圍第1項所述之像素陣列模組，其中在該測試模式下，非待測像素的該電晶體的該第一端經由與其自身耦接的該測試訊號線耦接至一穩定電源，以及非待測像素的該電晶體的該第二端耦接至一堆疊元件。
  7. 如申請專利範圍第1項所述之像素陣列模組，其中該像素陣列包括多個像素列，該些測試訊號線分別耦接至該像素陣列中不同的該些像素列，並且該些測試訊號線係耦接至該些電晶體的該些第一端。
  8. 如申請專利範圍第7項所述之像素陣列模組，其中在該測試模式下，該些像素列至少其中之一經由對應的該測試訊號線耦接至該測試電路單元時，該至少其中之一以外的該些像素列經由對應的該些測試訊號線耦接至一穩定電源。
  9. 如申請專利範圍第1項所述之像素陣列模組，其中該測試模式包括一第一測試模式，其中在該第一測試模式下，若該測試訊號的像素電壓值小於一第一參考電壓，該測試電路單元判定待測像素通過測試。
  10. 如申請專利範圍第9項所述之像素陣列模組，其中在該第一測試模式下，該像素陣列被照射一光源。
  11. 如申請專利範圍第1項所述之像素陣列模組，其中該測試模式包括一第二測試模式，其中在該第二測試模式下，若該測試訊號的像素電壓值大於一第二參考電壓，該測試電路單元判定待測像素通過測試。
  12. 如申請專利範圍第1項所述之像素陣列模組，其中該測試電路單元包括：一比較單元，耦接至該像素陣列，比較該測試訊號與一參考訊號，並輸出一比較結果；以及一判斷單元，耦接至該比較單元，根據該比較結果來判斷該像素陣列中未通過測試的該些像素之數目是否大於一臨界值，並據此輸出一判斷結果。
  13. 如申請專利範圍第12項所述之像素陣列模組，其中該測試電路單元更包括：一位址計數單元，耦接至該比較單元，計數該些像素的位址，並輸出一計數結果；以及一儲存單元，耦接至該比較單元與該位址計數單元，儲存該比較結果與該計數結果，以記錄該像素陣列中通過測試及未通過測試的該些像素之位址與數目。
  14. 如申請專利範圍第1項所述之像素陣列模組，更包括：一切換網路，耦接在該測試電路單元與該測試訊號線之間，並根據該測試電路單元的指示，選擇該像素陣列中的至少一像素列進行測試，其中在進行測試的該至少一像素列中，該切換網路選擇將該些電晶體的該些第一端耦接至該測試電路單元，以及在未進行測試的該些像素列中，該切換網路選擇將該些電晶體的該些第一端耦接至一穩定電壓。
  15. 如申請專利範圍第1項所述之像素陣列模組，更包括：多個熔絲，分別耦接在該些測試訊號線與該測試電路單元之間，其中在完成該些像素的測試後，該些熔絲被熔斷，以阻隔該像素陣列與該測試電路單元之間的電性連接。
  16. 如申請專利範圍第1項所述之像素陣列模組，其中該像素陣列為一三維堆疊影像感測器的一影像感測像素陣列，其中該三維堆疊影像感測器包括該影像感測像素列、一訊號轉換器陣列以及一影像處理器陣列。
  17. 如申請專利範圍第16項所述之像素陣列模組，其中該像素陣列包括多個子像素陣列，各該子像素陣列分別利用一堆疊元件耦接至該訊號轉換器陣列。
  18. 如申請專利範圍第1項所述之像素陣列模組，其中各該像素所包括的該電晶體係一源極隨耦電晶體。
  19. 一種像素陣列模組的自我測試方法，其中該像素陣列模組包括一像素陣列，該像素陣列包括多個像素，各該像素包括一電晶體，各該電晶體具有一第一端及一第二端，該自我測試方法包括：將該像素陣列切換至一測試模式；利用一穩定電源提供一測試訊號來測試該些像素至少其中之一；比較該測試訊號與一參考訊號，並輸出一比較結果；以及根據該比較結果，判斷該像素陣列中未通過測試的該些像素之數目是否大於一臨界值，並據此輸出一判斷結果，其中該測試訊號係由待測像素的該電晶體的該第一端傳遞至該第二端，以及在一正常模式下，各該電晶體的一驅動訊號係由其自身的該第一端傳遞至該第二端。
  20. 如申請專利範圍第19項所述之自我測試方法，其中將該像素陣列設定在該測試模式下的步驟包括：將該像素陣列設定在一第一測試模式下，其中在該第一測試模式下，係比較該測試訊號與該參考訊號的一第一參考電壓。
  21. 如申請專利範圍第20項所述之自我測試方法，在該第一測試模式下，若該測試訊號的像素電壓值小於該第一參考電壓，判定待測像素通過測試。
  22. 如申請專利範圍第19項所述之自我測試方法，更包括：對該像素陣列照射一光源，以將該像素陣列設定在該第一測試模式下。
  23. 如申請專利範圍第19項所述之自我測試方法，其中將該像素陣列設定在該測試模式下的步驟包括：將該像素陣列設定在一第二測試模式下，其中在該第二測試模式下，係比較該測試訊號與該參考訊號的一第二參考電壓。
  24. 如申請專利範圍第21項所述之自我測試方法，在該第二測試模式下，若該測試訊號的像素電壓值大於該第二參考電壓，判定待測像素通過測試。
  25. 如申請專利範圍第19項所述之自我測試方法，其中該像素陣列模組更包括多個測試訊號線、多個熔絲及該測試電路單元，該些測試訊號線耦接在該像素陣列與該測試電路單元之間，該些熔絲分別耦接在該些測試訊號線與該測試電路單元之間，該自我測試方法更包括：在完成該些像素的測試後，熔斷該些熔絲以阻隔該像素陣列與該測試電路單元之間的電性連接。
  26. 如申請專利範圍第19項所述之自我測試方法，其中該像素陣列為一三維堆疊影像感測器的一影像感測像素陣列。
  27. 如申請專利範圍第19項所述之自我測試方法，其中各該像素所包括的該電晶體係一源極隨耦電晶體。
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