JP2022158526A - 回路基板、半導体装置、機器、回路基板の駆動方法、半導体装置の製造方法 - Google Patents

回路基板、半導体装置、機器、回路基板の駆動方法、半導体装置の製造方法 Download PDF

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Abstract

【課題】 半導体装置の歩留まりを向上させる。【解決手段】 別の基板に積層するための回路基板であって、複数の信号線と、前記複数の信号線に接続され、前記回路基板の外部から信号が入力される複数の入力部と、前記複数の入力部に、前記複数の信号線を介して接続される、複数の信号処理回路と、前記複数の入力部に外部から信号が入力されていない状態において、前記複数の信号線に所定電圧を供給する複数のトランジスタと、を備えることを特徴とする回路基板である。【選択図】 図２

Description

本開示は、回路基板、半導体装置、機器、回路基板の駆動方法、半導体装置の製造方法に関する。
メモリ、イメージセンサ等の半導体の分野では、複数の基板を積層させた半導体装置が知られている。
この複数の基板を積層させた一例として、積層型の光電変換装置がある。この光電変換装置として、特許文献１の構成が知られている。この構成では、光電変換部を備える画素が設けられた画素基板に積層するための回路基板に、画素が出力する信号を処理する信号処理回路が設けられている。
また、特許文献２には、複数の信号処理回路が接続される複数の信号線に所定電圧を供給する構成が記載されている。
特開２０１９－６８２７１号公報 国際公開２０１５／１５１７９３号パンフレット
複数の基板を積層させてから検査を行う場合、一部の基板に不良（故障、特性不良等）があったとしても、その不良を発見できずに別の正常な基板を積層することとなる。この結果、不良のある基板だけでなく、この不良のある基板に積層された別の正常な基板も出荷できないか、基板同士を分離する工程が必要となる。よって、半導体装置の歩留まりを下げることとなる。
特許文献１、特許文献２は、このような課題に関し何ら検討されていない。
本開示の一の側面は、別の基板に積層するための回路基板であって、複数の信号線と、前記複数の信号線に接続され、前記回路基板の外部から信号が入力される複数の入力部と、前記複数の入力部に、前記複数の信号線を介して接続される、複数の信号処理回路と、前記複数の入力部に外部から信号が入力されていない状態において、前記複数の信号線に所定電圧を供給する複数のトランジスタと、を備えることを特徴とする回路基板である。
本開示により、半導体装置の歩留まりを向上させることができる。
光電変換装置の構成を示す図 光電変換装置の構成を示す図 画素の構成を示す図 第２基板の動作を示す図 光電変換装置の構成を示す図 光電変換装置の構成を示す図 第２基板の動作を示す図 第２基板の構成を示す図 第２基板の動作を示す図 第２基板の動作を示す図 第２基板の構成を示す図 第２基板の動作を示す図 第２基板の構成を示す図 機器の構成を示す図
以下に述べる各実施例では、回路基板の応用例の一例として、光電変換装置を説明する。光電変換装置の中でも特に撮像装置を中心に説明する。ただし、各実施例は、まず撮像装置に限られるものではなく、光電変換装置の他の例にも適用可能である。例えば、測距装置（焦点検出やＴＯＦ（Ｔｉｍｅ Ｏｆ Ｆｌｉｇｈｔ）を用いた距離測定等の装置）、測光装置（入射光量の測定等の装置）などがある。また、本開示の回路基板の適用例は光電変換装置にとどまらず、メモリ（ＤＲＡＭ等）、発光デバイスなど、種々の半導体装置にも適用することが可能である。
また、以下の説明において基板とは、半導体層だけでなく、半導体層の上部に設けられた層間絶縁膜、配線層を含むものとして説明する。
なお、以下に述べる実施例に記載されるトランジスタの導電型は一例のものであって、実施例中に記載された導電型のみに限定されるものでは無い。実施例中に記載された導電型に対し、導電型は適宜変更できるし、この変更に伴って、トランジスタのゲート、ソース、ドレインの電位は適宜変更される。
例えば、スイッチとして動作させるトランジスタであれば、ゲートに供給する電位のローレベルとハイレベルとを、導電型の変更に伴って、実施例中の説明に対し逆転させるようにすればよい。また、以下に述べる実施例中に記載される半導体領域の導電型についても一例のものであって、実施例中に記載された導電型のみに限定されるものでは無い。実施例中に記載された導電型に対し、導電型は適宜変更できるし、この変更に伴って、半導体領域の電位は適宜変更される。
また、以下の実施例中に述べるトランジスタは、典型的にはＭＯＳトランジスタとすることができるが、その他の形式のトランジスタでも適用することができる。例えば、薄膜トランジスタを用いても良い。
また、以下の実施例中で、回路の素子同士の接続を述べることがある。この場合、注目する素子同士の間に別の素子が介在する場合であっても、特に断りのない限り、注目する素子同士は接続されているとして扱う。例えば、複数のノードを持つ容量素子Ｃの一方のノードに素子Ａが接続され、他方のノードに素子Ｂが接続されているとする。このような場合であっても、素子Ａ、素子Ｂは、特に断りのない限り、接続されているものとして扱う。
（実施例１）
以下、図面を参照しながら本実施例を説明する。
図１は、本実施例の光電変換装置が備える、第１基板１、第２基板５を示した図である。第１基板１は、複数行および複数列に渡って複数の画素１０が配された画素基板（画素チップ）である。また、第２基板２は、複数の信号処理回路が配された回路基板（回路チップ）である。なお、ここでは画素１０を図示しているが、他に画素１０を制御する制御線、画素１０が出力する信号を伝送する信号線が第１基板１に配される。また、垂直走査回路、タイミングジェネレータ等の駆動回路が適宜、第１基板１あるいは第２基板５に配される。また、第２基板５には複数の信号処理回路が配されている。
図２は、図１に示した光電変換装置の構成を示した図である。
第１基板１は、複数行および複数列に渡って配された画素アレイ３と、画素信号線Ｌ１～Ｌ４を備える。画素信号線Ｌ１は、第１基板１に設けられた接合部１１０ａに接続されている。同様に、画素信号線Ｌ２～Ｌ４は、対応する接合部１１１ａ、１１２ａ、１１３ａに接続されている。画素アレイ３には、典型的には数千行、数千列の画素１０が配されるが、図２ではその一部の画素１０を示している。
画素１０の構成を、図３を参照して説明する。図３は、画素１０の回路例を示す。図３において、４６０は電源端子、４５０はＧＮＤ端子、４５５はリセットトランジスタである。光電変換部であるフォトダイオード４００で発生した光電荷は転送トランジスタ４１０をオンすることにより、フローティングディフュージョン４２０に転送され、フローティングディフュージョン４２０に付随する寄生容量で信号電圧に変換される。そして、該信号電圧は、増幅トランジスタ（ソースフォロワトランジスタ）４３０、選択トランジスタ４４０を介して、信号線Ｌ１～Ｌ４のうち対応する信号線（図３では信号線Ｌ１としている）に出力される。増幅トランジスタ４３０は、図２の電流源４０とともにソースフォロワを構成し、フローティングディフュージョン４２０上の信号電圧は、該ソースフォロワにてバッファされて信号線Ｌ１に出力される。
再び図２を参照する。
接合部１１０ａは、第２基板２に設けられた接合部１１０ｂに接合される。第１基板１は光入射面から見て上、第２基板２が下となるように、第１基板１と第２基板２は貼り合わされる。この第１基板と第２基板は、この接合部１１０ａ、１１０ｂの接合によって電気的に接続される。この電気的な接続は、ＴＳＶ（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ）構造によって行うことができる。また、別の接続方法として、第１基板１、第２基板２のそれぞれの貼合せ面に絶縁膜および絶縁膜の溝に設けられた導電部材を設け、絶縁膜同士、導電部材同士を接合するハイブリッドボンディングとすることもできる。典型的には、導電部材は銅を主たる材料として構成される。また、絶縁膜は窒化シリコン、酸化シリコン、酸窒化シリコン、炭化シリコン、酸炭化シリコン等のいずれかの単層膜、あるいは複数を組み合わせた多層膜とすることができる。なお、複数基板の電気的な接続は、これらの形態に限定されるものではなく、マイクロバンプを用いるようにしても良く、種々の接続方法を採用しうる。
同様に、接合部１１１ａ、１１２ａ、１１３ａは、第２基板２に設けられた接合部１１１ｂ、１１２ｂ、１１３ｂにそれぞれ接合される。なお、互いに接合される第１基板１の接合部と、第２基板２の接合部を一体的に表記する場合には、符号の末尾のａ、ｂを削除して表記するものとする。例えば、図２に示したように、互いに接合される接合部１１０ａ、１１０ｂを一体的に表す場合には接合部１１０として表記する。他の接合部についても同様である。
第２基板２は、接合部１１０ｂ、１１１ｂ、１１１ｃ、１１１ｄに接続された信号線３０～３３を備える。接合部１１０ｂ、１１１ｂ、１１１ｃ、１１１ｄは、回路基板である第２基板２の外部から信号が入力される、複数の入力部である。図２の例では、外部から入力される信号は、画素１０が出力する画素信号である。
信号線３０～３３には、電流源４０～４３が接続されている。電流源４０～４３は、信号線３０～３３に電流を供給する。また、接合部１１０～１１３および第１基板１の画素信号線Ｌ１～Ｌ４を介して画素１０に電流を供給する。電流源４０～４３は、画素１０に設けられた増幅トランジスタに電流を供給する。これにより、上述したように、電流源４０～４３は、画素１０に設けられた増幅トランジスタとともにソースフォロワ回路を構成する。
信号線３０～３３には、Ｎ型のトランジスタ２０～２３が接続されている。トランジスタ２０～２３は、スイッチとして動作させることができる。また、トランジスタ２０～２３を、上記した画素１０の増幅トランジスタと同様に、電流源４０～４３とともに動作させることによって、ソースフォロワトランジスタとして機能させることもできる。
トランジスタ２１、２３のそれぞれのゲートには、信号ＶＣ１を伝送する制御線Ｃ１が接続されている。トランジスタ２０、２２のそれぞれにゲートには、信号ＶＣ２を伝送する制御線Ｃ２が接続されている。なお、図２では、制御線Ｃ１、Ｃ２の２本設けているが、共通の１本の制御線としても良い。この形態であっても、信号処理回路Ｐ１～Ｐ４が正常であるか、検査することが可能である。トランジスタ２０～２４は、ソースまたはドレインの一方の主ノードは電源電圧の供給ノードに接続され、ソースまたはドレインの他方の主ノードに信号線３０～３３が接続されている。トランジスタ２０～２３は、信号線３０～３３に所定電圧（テスト電圧）の供給を行う複数のトランジスタである。トランジスタ２０～２３がスイッチとしてふるまう場合には、所定電圧の供給、非供給を切り替える複数のトランジスタであるともいえる。このトランジスタ２０～２３が供給する所定電圧は、典型的には、トランジスタ２０～２３の一方の主ノードに供給される電源電圧に対し、トランジスタ２０～２３の閾値電圧分、低下した電圧である。その他、トランジスタ２０～２３のオン抵抗など、種々の抵抗成分、容量成分によって、トランジスタ２０～２３の一方の主ノードに与えられる電源電圧とは異なる電圧が信号線３０～３３に与えられ得る。
トランジスタ２０～２３がスイッチとして動作する場合には、信号線３０～３３に供給される所定電圧の基準となる基準電圧は、トランジスタ２０～２３の主ノードに与えられる電源電圧である。
また、トランジスタ２０～２３をソースフォロワトランジスタとして動作させる場合には、信号線ＶＣ１、ＶＣ２の電位に基づく所定電圧が、ソースフォロワ動作として信号線３０～３３に出力される。この場合には、信号線ＶＣ１、ＶＣ２の電位が所定電圧の値を決定する基準電圧となる。
信号線３０～３３には、トランジスタＳ１～Ｓ４が接続されている。トランジスタＳ１は、一方の主ノードが電流源４０、トランジスタ２０、接合部１１０に接続され、他方の主ノードは比較器６０に接続されている。トランジスタＳ２～Ｓ４についても同様にそれぞれの一方の主ノードは、それぞれ対応する電流源４１～４３、トランジスタ２１～２３、接合部１１１～１１３に接続されている。トランジスタＳ２～Ｓ４のそれぞれの他方の主ノードは、それぞれ対応する比較器６１～６３に接続されている。トランジスタＳ１～Ｓ４は、複数の入力部１１０～１１４と、信号処理回路Ｐ１～Ｐ４の間の電気的経路の導通、非導通を切り替えるスイッチとして動作する。このスイッチは、第１基板１と積層された後、画素１０からの信号の読出しのタイミングに応じて、オン、オフ動作が行われる。典型的には、画素１０の転送トランジスタ４１０がオンすることでフォトダイオード４００からフローティングディフュージョン４２０に電荷が移される期間に、トランジスタＳ１～Ｓ４はオフに制御される。転送トランジスタ４１０がオンからオフに変化した後、トランジスタＳ１～Ｓ４がオンすることによって、画素１０の出力が、信号処理回路Ｐ１～Ｐ４に入力される。
第２基板２は、複数の信号処理回路Ｐ１～Ｐ４を有する。信号処理回路Ｐ１は、比較器６０、第１メモリ７０、第２メモリ８０を有する。同様に、信号処理回路Ｐ２～Ｐ４もまた、比較器６１～６３、第１メモリ７１～７３、第２メモリ８１～８３を有する。
第２基板２は、ランプ信号供給回路５０を有する。ランプ信号供給回路５０は、比較器６０～６３にランプ信号を供給する。ランプ信号とは、時間の経過に伴って電圧が増加あるいは減少する信号である。この電圧の変化は一定である必要は無く、途中で変化量が異なっても良い。また、電圧の変化はスロープ状の波形に限定されるものでもなく、階段状に変化する形態であっても良い。
第２基板２は、カウンタ９０を有する。カウンタ９０は、供給されるクロック信号を計数することによってカウント信号を生成する。このカウント信号が、第１メモリ７０～７３に供給される。第１メモリ７０～７３は、対応する比較器６０～６３の出力信号が変化したタイミングに対応するカウント信号を保持する。このカウント信号は、入力された信号（アナログ信号）に対応するデジタル信号である。このように、各信号処理回路Ｐ１～Ｐ４は、入力された信号をデジタル信号に変換する、ＡＤ変換を行うことができる。つまり、信号処理回路Ｐ１～Ｐ４のそれぞれは入力された信号（トランジスタ２０～２３から供給される所定電圧を含む）をデジタル信号に変換する、ＡＤ変換部である。
第１メモリ７０のデジタル信号は、第２メモリ８０へ転送された後、出力回路１００を介してチップ外へ出力される。尚、本実施例では複数の回路で共通のカウンタ９０を用いた例を示しているが、共通のカウントクロックを供給し、各信号線に対応する回路ごとにカウンタを配する構成も適用可能である。
本実施例では、第２基板２に、トランジスタ２０～２３を設けている。このトランジスタ２０～２３は、第２基板２と第１基板１とが積層される前の段階においても、信号ＶＣ１、ＶＣ２によって制御可能である。すなわち、トランジスタ２０～２３は、複数の入力部１１０～１１４に信号が入力されていない状態において、所定電圧を信号線３０～３３に供給することが可能である。信号ＶＣ１、ＶＣ２は、基板内部に制御回路を設け、その制御回路から供給することができる。また、別の例として、信号ＶＣ１、ＶＣ２の各々が入力される入力パッドを第２基板２もしくは第１基板１に設け、外部から信号ＶＣ１、ＶＣ２を供給するようにしても良い。
信号ＶＣ１、ＶＣ２がＨｉｇｈレベルになると、トランジスタ２０～２３はオンし、信号線３０～３３に所定電圧が供給される。この所定電圧は、信号線３０～３３を介して、信号処理回路Ｐ１～Ｐ４に入力される。信号処理回路Ｐ１～Ｐ４のそれぞれは、画素信号に対するＡＤ変換と同様に、入力された所定電圧をデジタル信号に変換する。この時、信号線３０～３３に断線が生じていたり、信号処理回路Ｐ１～Ｐ４に故障や特性不良があったりすると、デジタル信号が生成されない、あるいは期待される値（期待値）のデジタル信号が生成されない。よって、この信号処理回路Ｐ１～Ｐ４からデジタル信号が出力されるか否か、出力されたデジタル信号が期値との差が所定量よりも小さいか否か、に基づいて、第２基板２の検査を行うことができる。したがって、第１基板１と第２基板２が積層される前に、第２基板２の単体で検査を行うことができる。第２基板２単体での検査を行わず、第１基板１、第２基板２を積層した後で検査を行う場合、第２基板２に不良があると次の課題が生じる。まず、不良のある第２基板２を第１基板１に積層させる工程を行うことに伴う工数に損失が生じ、光電変換装置の歩留まりを低下させる。また、当該工程に伴う費用損失も生じる。そして、第１基板１が正常である場合には、正常な第１基板１を損失することとなる。これにより、光電変換装置の歩留まりが低下する。第１基板１と第２基板２を積層後に分離させるのは接合部にダメ―ジを与える可能性があるため困難である。仮に基板同士を分離させる場合であっても工程の増加による損失が生じことから、光電変換装置の歩留まりの低下が生じる。また、第１基板１、第２基板２を積層してからの検査では、第１基板１、第２基板２のどちらに不良が生じているのか、特定が困難な場合がある。この結果、光電変換装置を製造する製造装置への検査結果のフィードバックが適切に行えず、光電変換装置の歩留まりを向上しにくい課題もある。
本実施例では、第２基板２の単体での検査を実現している。これにより、第１基板１、第２基板２を積層する前に第２基板２の不良を検出することができる。これにより、第１基板１と不良のある第２基板２を積層する工程に伴う工数、費用の損失を低減できる。また、正常な第１基板１を損失することも低減でき、光電変換装置の歩留まりを向上できる。また、第１基板１、第２基板２を積層してからの検査では、第１基板１、第２基板２のどちらに不良が生じているのか、特定が困難な場合があった。第２基板２単体での検査を行うことにより、第１基板１と第２基板２のどちらに不良が生じているのかを明確にすることができる。第２基板２単体の検査で第２基板２に不良が検出された場合には、第２基板２を製造する製造装置に検査結果をフィードバックすることができる。また、第２基板２単体の検査で合格した第２基板２を用いた光電変換装置で不良が検出されたとき、不良の可能性がある箇所を第１基板１か、第１基板１と第２基板２の接合部に絞りやすくなる。これにより、第１基板１を製造する製造装置、第１基板１と第２基板２を接合させる製造装置に、検査結果を速やかにフィードバックすることができる。よって、光電変換装置の歩留まりを向上できる効果がある。
このように、第１基板１を製造する製造装置と、第２基板２を製造する製造装置が異なる場合に、本開示の技術は特に有効である。また、第１基板１を製造する製造装置と、第２基板２を製造する製造装置はプロセスルールが異なっている場合が多い。特に、第２基板２の製造装置の方が、第１基板１を製造する製造装置よりも、微細なプロセスルールを使用する。この場合、第１基板１よりも第２基板２の方に不良が生じやすいことから、第２基板２単体で検査できる構成が有効である。
なお、ここでは光電変換装置を中心に効果を説明したが、メモリなどの記憶素子や、発光デバイス等、複数の基板の積層を伴う半導体装置において、本実施例の効果を得ることができる。
また、本実施例では、トランジスタ２０～２３を制御する制御線を、制御線Ｃ１、Ｃ２の２本設けている。１本の共通の制御線であっても、上述したように、信号処理回路Ｐ１～Ｐ４が正常に動作するか、検査することができる点で有効である。以下では、図示した２本の制御線を用いた動作と、さらなる効果を得られる点を説明する。
図４を用いて、信号線３０～３３間のショートの検査について説明する。ここでは、トランジスタ２０～２３は電流源４０～４３とソースフォロワを構成するものとして説明する。
時刻ｔ０において、信号ＶＣ１と信号ＶＣ２は同じ電位としている。信号線３０～３３には、信号ＶＣ１と信号ＶＣ２に応じた電圧が現れる。
時刻ｔ１において、ランプ信号のスロープ動作を開始する。時刻ｔ２において、比較器６０～６３に入力されるランプ信号と信号線の信号が等しくなることにより、比較器６０～６３の出力が変化する。この比較器６０～６３の出力の変化に基づいて、第１メモリ７０～７３は、このタイミングのカウント信号を保持する。このカウント信号は、ランプ信号のスロープ動作の開始から、比較器６０～６３の出力が変化するまでの時間の長さに対応した値を持つ。これにより信号ＶＣ１、信号ＶＣ２の基準レベルのＡＤ変換を行う。その後、時刻ｔ３にランプ信号のリセットが行われる。
時刻ｔ４において、信号ＶＣ１と信号ＶＣ２のうち、信号ＶＣ２の電圧を下げる。ここで、信号線３２と信号線３３の間でショート不良が発生している場合を考える。信号ＶＣ１の電位は変化させていない。よって信号線３０の電位は不変、信号線３１はＶＣ２の変化量に応じて変化するのに対して、信号線３２、３３はショート不良が生じていることにより、信号線３０と信号線３１の中間レベルとなる。
時刻ｔ５から再びランプ信号のスロープ動作を開始する。
時刻ｔ６に比較器６０、時刻ｔ７に比較器６２と６３、時刻ｔ８に比較器６１の出力が変化する。第１メモリ７０～７３のそれぞれは、対応する比較器６０～６３の出力が変化したタイミングに対応するカウント信号を保持する。
そして、時刻ｔ２で得た基準レベルのＡＤ変換結果と差分の信号を生成する。この差分の生成は、出力回路１００で行うようにしても良いし、信号処理回路Ｐ１～Ｐ４の内部で行うようにしても良い。この差分の信号を生成信号と表記する。この生成信号は、所定電圧を複数の信号処理回路Ｐ１～Ｐ４が処理した結果、得られる信号である。出力回路１００は、生成信号と期待値とを比較する回路である。また、出力回路１００は、生成信号と期待値との差が所定量よりも大きい場合には、その検出結果を第２基板２の外部に出力する。これにより、第２基板２に不良があることを検出できる。
信号線３２、信号線３３に接続された信号処理回路Ｐ３、Ｐ４で生成された生成信号は、期待値と異なっている。この結果、信号線３２、３３にショート不良が生じていることを検出することができる。
なお、生成信号と、期待値との比較は、第２基板２の外部で行うようにしても良い。
以上のような動作により、複数の信号線間でのショート不良を検出することが可能である。また、この動作では複数の信号線間のショート不良に注目して説明したが、第１メモリ７０～７３同士のショート不良、第２メモリ８０～８３同士のショート不良を検出することも可能である。また、信号処理回路Ｐ１～Ｐ４の動作が正常であるか否かについても検出可能である。比較器６０～６３の出力変化タイミングが所定の範囲から逸脱や、第１メモリ７０～７３、第２メモリ８０～８３の書き込み不良およびメモリ間の伝送不良についても検査することができる。また、図２では不図示であるが、第２メモリ８０～８３から列ごとにデジタル信号を順次読み出す水平走査回路が設けられることがある。この場合、水平走査回路が正常に動作しているか、第２メモリ８０～８３から出力回路１００への伝送経路が正常であるかについても検査が可能である。
このように、本実施例によれば、第２基板２単体での検査（評価）が可能である。これにより、半導体装置の歩留まりを向上させることができる。また、複数のトランジスタの一部のトランジスタと他の一部のトランジスタとで、制御線を分けていることにより、ショート不良の検査を行うことができる。
なお、本開示は図２の回路構成に限定されるものではなく、適宜、容量素子や抵抗素子を設けても良い。例えば、トランジスタＳ１と比較器６０との間にクランプ容量素子を設けても良い。このような形態であっても、トランジスタＳ１と比較器６０は接続されていると言える。
また、本実施例では２つの基板を積層した形態を説明したが、他の基板をさらに積層させても良い。
また、生成信号と期待値の差が所定量よりも小さいか否かで評価したが、この評価は、所定量よりも大きいか否かで判断する形態も含む。また、生成信号と期待値とが一致するか否かで評価しても良い。
（実施例２）
図５に実施例２に関わる光電変換装置の模式図を示す。以下では、実施例１との相違点を中心に説明する。図５では、図２に示したトランジスタＳ１～Ｓ４と同様の機能を持つ複数のスイッチを備えるスイッチ群ＯＦＦＳが設けられている。
図５においては、１画素列に１２本の信号線３０～３５、３３０～３３５を有している。そして、信号線３０～３５に接続されるトランジスタ２０～２５のゲートに供給される信号を信号ＶＣ１～６で分けている。
これにより、同一画素列内の異なる信号線間でのショートを検出することが可能となる。
一般的に、図２の１画素列あたりの信号線が１本の場合と比較し、複数本の場合は、配線間のスペースが狭くなり、ショート不良が発生しやすくなる。本開示の技術により、第２基板２のショート不良を検出できることから、歩留まりを向上させることができる。
（実施例３）
図６、７に実施例３に関わる光電変換装置の模式図およびタイミングチャートを示す。以下では、実施例１との相違点を中心に説明する。
本実施例では、複数の画素列単位（領域単位）で、Ｎ型のトランジスタ２０～２７のゲートに接続される制御線（ゲート配線）を分けている。これにより、隣接列にとどまらない、広範囲にわたる列間の不良を検出可能である。
図６において、第２基板２は２つの回路群１９０、１９１を有する。第２基板２の左半面（回路群１９０）と右半面（回路群１９１）を共通のマスクセットを用いて２回に分けて露光して作製する。よって、回路群１９０、１９１は略同一の構成となる。ただし、上層のメタル配線層を一括露光とすることで、回路群１９０、１９１内の結線状態を互いに変更することが可能である。例えば、回路群１９１内のランプ信号供給回路を不使用かつ非動作とする。一方で、回路群１９０内のランプ信号供給回路５０の生成するランプ信号を、回路群１９１へ供給することが可能となる。また、電流源４０～４７内の電流源トランジスタ１５０～１５７のゲート配線１６０を回路群１９０、１９１で共通化することも可能となっている。これらにより、回路群１９０と回路群１９１の特性差を低減している。
また、本例では、複数画素の列単位（領域単位）で、Ｎ型のトランジスタ２０～２７のゲート配線を分けている。これにより、信号線３０～３７から配線１６０へのショートやカップリングにより生じる広範囲にわたる（隣接列にとどまらない）列間の干渉不良を検査可能となっている。図７のタイミングチャートで動作について説明する。
時刻ｔ０において、信号ＶＣ１～４の電位は等しくなっている。Ｎ型のトランジスタ２０～２７は電流源４０～４７とソースフォロワを構成し、信号線３０～３７には、信号ＶＣ１～４の電位に応じた電圧が現れる。時刻ｔ１において、ランプ信号のスロープ動作を開始する。時刻ｔ２において、比較器の入力となるランプ信号と信号線の信号が等しくなることにより、比較器の出力が変化する。この変化にかかるまでの時間をカウンタ９０、９１により計測し、第一のメモリ７０～７７へ保持することより、ＶＣ１～４の基準レベルのＡＤ変換を行う。時刻ｔ３において、ランプ信号のリセットを行う。
時刻ｔ４において、信号ＶＣ１～４の内、信号ＶＣ２、４の電圧を下げる。これにより、信号線３２、３３、３６、３７の電位が低下する。ここで、信号線３２、３３、３６、３７のいずれかと配線１６０の間で大きな容量カップリングないしショート不良が発生している場合を考える。大きな容量カップリングないしショート不良が発生している場合、図７の時刻ｔ４で配線１６０の電位が一旦、低下する。これにより、電流源トランジスタ１５０～１５７の電流が減少することにより、信号線３０、３１、３４、３５の電位が変動し、ランプ信号と等しくなる時刻ｔ６に不良がない場合に対して誤差が生じる。このような動作により、信号線の出力結果の異常を検出することが可能である。これにより、不良の第２基板２を除外してから第１基板１と積層化を行うことより、積層チップの歩留まりを向上させることが可能となる。よって、Ｎ型のトランジスタ２０～２７のゲート配線を分けている。これにより、広範囲にわたる（隣接列にとどまらない）列間の干渉不良を検出可能とし、光電変換装置の歩留まりを向上できる。
なお、図６では図２に示したトランジスタＳ１～Ｓ４の図示を省略しているが、図２と同様に設けることができる。この場合、回路群１９０、１９１の両方にトランジスタＳ１～Ｓ４が設けられる。
（実施例４）
図８、９、１０に実施例４に関わる光電変換装置の模式図およびタイミングチャートを示す。以下では、実施例３との相違点を中心に、説明する。
図８においては、信号線３０～３５を有し、１列あたりの信号線数を６本としている。また、スイッチ２００～２０５を有する。更に、別領域の列にＮ型トランジスタ２６、２７、２８とスイッチ２０６、２０７、２０８を有する。本実施例では、図６と同様、広範囲にわたる列間の干渉不良検査を可能としつつ、図４と同じ同一列内での信号線間ショート不良の検査も可能としている。更に、必要となる制御線の本数の増加を抑えることを可能としている。
まず、図９で、信号線間ショート検出について説明する。時刻ｔ０において、信号ＶＣ１～６は等しくなっている。また、信号ＳＷ１～４はハイレベルとなっており、スイッチ２００～２０５がオンすることにより、Ｎ型トランジスタ２０～２５のゲートにはそれぞれ信号ＶＣ１～６が供給されている。Ｎ型トランジスタ２０～２５は電流源４０～４５とソースフォロワを構成し、信号線３０～３５には、信号ＶＣ１～６に応じた電圧が現れる。時刻ｔ１において、ランプ信号のスロープ動作を開始する。時刻ｔ２において、比較器の入力となるランプ信号と信号線の信号が等しくなることにより、比較器の出力が変化する。この変化にかかるまでの時間を計測し、信号ＶＣ１～６の基準レベルのＡＤ変換を行う。時刻ｔ３において、ランプ信号のリセットを行う。
時刻ｔ４において、信号ＶＣ１～６のうち、信号ＶＣ２、４、６の電圧を下げる。これにより、信号線３０、３２、３４の電位と信号線３１、３３、３５の電位を異ならせる。これにより、実施例１、２と同様に、ショート不良を検出可能とし、歩留まり向上が可能となっている。
次に、図１０で、広範囲にわたる列間の干渉不良検査について説明する。
時刻ｔ０において、信号ＶＣ１は高い電圧に設定されている。また、信号ＳＷ１～４はハイレベルとなっており、スイッチ２００、２０６～２０８がオンすることにより、Ｎ型トランジスタ２０、２６～２８のゲートにはそれぞれ信号ＶＣ１が供給されている。Ｎ型トランジスタ２０、２６～２８は電流源４０、４６～４８とソースフォロワを構成し、信号線３０、３６～３８には、信号ＶＣ１に応じた電圧が現れる。時刻ｔ１において、ランプ信号のスロープ動作を開始する。時刻ｔ２において、比較器の入力となるランプ信号と信号線の信号が等しくなることにより、比較器の出力が変化する。この変化にかかるまでの時間を計測し、信号ＶＣ１の基準レベルのＡＤ変換を行う。時刻ｔ３において、ランプ信号のリセットを行う。また、時刻ｔ３で信号ＳＷ１～４の内、信号ＳＷ１、４をローレベルとしている。これにより、スイッチ２００、２０８はオフする。それにより、Ｎ型トランジスタ２０、２８のゲート電位は時刻ｔ３の信号ＶＣ１電位に保たれるため、時刻ｔ４で信号ＶＣ１を低下させると、信号線３０、３８の電位は変化せず、信号線３６、３７の電位だけが低下する。このように、図７と同様に離れた領域の信号線同士で異なる信号を印可することが可能となっている。これにより、広範囲にわたる列間の干渉不良検査を可能とし、歩留まり向上が可能となっている。
尚、本実施例では、上記の２つの動作を信号ＶＣ１～６、信号ＳＷ１～４の計１０本の配線で実現しており、これは、単純にすべてのＮ型トランジスタのゲートを分ける場合の２４本と比べて少なくなっている。
（実施例５）
図１１、１２に実施例５に関わる光電変換装置の模式図およびタイミングチャートを示す。以下では、実施例１の第２基板２との相違点を中心に、説明する。図１１においては、Ｎ型トランジスタ２０～２３のゲート線が共通となっているが、Ｐ型トランジスタ２１０～２１３を有している。つまり、トランジスタ２０～２３の導電型である第１導電型とは異なる第２導電型のトランジスタとしてトランジスタ２１０～２１３が設けられている。それらのゲート線が信号ＲＥＳ１と信号ＲＥＳ２の２系統となっている。これにより、検査時の電力削減が可能となっている。
図１２を用いて動作について説明する。時刻ｔ０において、信号ＲＥＳ１がハイレベル、信号ＲＥＳ２がローレベルとなっている。これにより、Ｐ型トランジスタ２１１、２１３はオフ、Ｐ型トランジスタ２１０、２１２はオンとなっている。Ｎ型トランジスタ２１、２３は電流源４１、４３とソースフォロワを構成し、信号線３１、３３には、信号ＶＣに応じた電圧が現れる。一方、通常は、信号線３０、３２は電源電圧に固定される。ここで、信号線３２と信号線３３の間でショート不良が発生している場合を考える。この場合は、図１２に示すように信号線３３も電源電圧に固定される。このような動作により、信号線３３の出力結果の異常を検出し、信号線３２、３３間に生じたショート不良を検出することが可能である。これにより、不良のある第２基板２を除外してから第１基板１と積層化を行うことより、積層チップの歩留まりを向上させることが可能となる。よって、Ｐ型トランジスタ２１０～２１３のゲート配線を分けていることにより、ショート不良を検出可能とし、歩留まり向上が可能となっている。
（実施例６）
図１３に実施例６に関わる光電変換装置の模式図を示す。以下では、実施例４、５の第２基板２との相違点を中心に、説明する。
図１３においては、信号線３０～３５を有し、１列あたりに信号線数６本を有している。それにあわせてＮ型トランジスタ２０～２５、Ｐ型トランジスタ２１０～２１５を有している。更に、別領域の列にＰ型トランジスタ２１６～２１８を有する。更に、回路群１９０、１９１各々の中央に制御部２２０、２２１を有する。本実施例では、図８と同様、広範囲にわたる列間の干渉不良検査および同一列内での信号線間ショート不良の検査を可能としている。更に、その際の制御線数の増加を抑えることを可能としている。
本実施例においては、例えば、信号ＲＥＳ１ａ～ＲＥＳ１ｄをローレベル、信号ＲＥＳ２ａ～ＲＥＳ２ｄをハイレベル、信号ＲＥＳ３ａ～ＲＥＳ３ｄをローレベルとする。また、信号ＲＥＳ４ａ～ＲＥＳ４ｄをハイレベル、信号ＲＥＳ５ａ～ＲＥＳ５ｄをローレベル、信号ＲＥＳ６ａ～ＲＥＳ６ｄをハイレベルとする。これにより、信号線３０～３５の隣接するもの同士に異なる信号を与え、同一列内での信号線間ショート不良の検査が可能である。
また、本実施例においては、例えば、信号ＲＥＳ１ａ～ＲＥＳ６ａをローレベル、信号ＲＥＳ１ｂ～ＲＥＳ６ｂをハイレベルとする。また、信号ＲＥＳ１ｃ～ＲＥＳ６ｃをローレベル、信号ＲＥＳ１ｄ～ＲＥＳ６ｄをハイレベルとする。これにより、信号線３０、３６～３８に異なる信号を与え、広範囲にわたる列間の干渉不良検査が可能である。
更に、本実施例においては、制御部２２０、２２１を回路群１９０、１９１各々の中央に配置していることにより、制御線数の増加を抑えることを可能としている。具体的には、Ｐ型トランジスタ２１０が配された回路領域では信号ＲＥＳ１ａ～ＲＥＳ６ａを伝送する６本の制御線を設けている。また、Ｐ型トランジスタ２１６が配された回路領域では信号ＲＥＳ１ｂ～ＲＥＳ６ｂを伝送する６本の制御線を設けている。Ｐ型トランジスタ２１７が配された回路領域では信号ＲＥＳ１ｃ～ＲＥＳ６ｃを伝送する６本の制御線を設けている。また、Ｐ型トランジスタ２１８が配された回路領域では信号ＲＥＳ１ｄ～ＲＥＳ６ｄを伝送する６本の制御線を設けている。このように各回路領域に６本の制御線を設けることにより、干渉不良とショート不良の２つの検査を可能としている。
（実施例７）
本実施例は実施例１～６のいずれにも適用可能である。図１４（ａ）は本実施例の半導体装置９３０を備えた機器９１９１を説明する模式図である。半導体装置９３０を備える機器９１９１について詳細に説明する。半導体装置９３０は、上述のように、半導体層１０を有する半導体デバイス９１０のほかに、半導体デバイス９１０を収容するパッケージ９２０を含むことができる。パッケージ９２０は、半導体デバイス９１０が固定された基体と、半導体デバイス９１０に対向するガラスなどの蓋体と、を含むことができる。パッケージ９２０は、さらに、基体に設けられた端子と半導体デバイス９１０に設けられた端子とを接続するボンディングワイヤやバンプなどの接合部材を含むことができる。
機器９１９１は、光学装置９４０、制御装置９５０、処理装置９６０、表示装置９７０、記憶装置９８０、機械装置９９０の少なくともいずれかを備えることができる。光学装置９４０は、半導体装置９３０に対応する。光学装置９４０は、例えばレンズやシャッター、ミラーである。制御装置９５０は、半導体装置９３０を制御する。制御装置９５０は、例えばＡＳＩＣなどの半導体装置である。
処理装置９６０は、半導体装置９３０から出力された信号を処理する。処理装置９６０は、ＡＦＥ（アナログフロントエンド）あるいはＤＦＥ（デジタルフロントエンド）を構成するための、ＣＰＵやＡＳＩＣなどの半導体装置である。表示装置９７０は、半導体装置９３０で得られた情報（画像）を表示する、ＥＬ表示装置や液晶表示装置である。記憶装置９８０は、半導体装置９３０で得られた情報（画像）を記憶する、磁気デバイスや半導体デバイスである。記憶装置９８０は、ＳＲＡＭやＤＲＡＭなどの揮発性メモリ、あるいは、フラッシュメモリやハードディスクドライブなどの不揮発性メモリである。
機械装置９９０は、モーターやエンジンなどの可動部あるいは推進部を有する。機器９１９１では、半導体装置９３０から出力された信号を表示装置９７０に表示したり、機器９１９１が備える通信装置（不図示）によって外部に送信したりする。そのために、機器９１９１は、半導体装置９３０が有する記憶回路や演算回路とは別に、記憶装置９８０や処理装置９６０をさらに備えることが好ましい。機械装置９９０は、半導体装置９３０から出力され信号に基づいて制御されてもよい。
また、機器９１９１は、撮影機能を有する情報端末（例えばスマートフォンやウエアラブル端末）やカメラ（例えばレンズ交換式カメラ、コンパクトカメラ、ビデオカメラ、監視カメラ）などの電子機器に適する。カメラにおける機械装置９９０はズーミングや合焦、シャッター動作のために光学装置９４０の部品を駆動することができる。あるいは、カメラにおける機械装置９９０は防振動作のために半導体装置９３０を移動することができる。
また、機器９１９１は、車両や船舶、飛行体などの輸送機器であり得る。輸送機器における機械装置９９０は移動装置として用いられうる。輸送機器としての機器９１９１は、半導体装置９３０を輸送するものや、撮影機能により運転（操縦）の補助および／または自動化を行うものに好適である。運転（操縦）の補助および／または自動化のための処理装置９６０は、半導体装置９３０で得られた情報に基づいて移動装置としての機械装置９９０を操作するための処理を行うことができる。あるいは、機器９１９１は内視鏡などの医療機器や、測距センサなどの計測機器、電子顕微鏡のような分析機器、複写機などの事務機器、ロボットなどの産業機器であってもよい。
上述した実施例によれば、良好な画素特性を得ることが可能となる。従って、半導体装置の価値を高めることができる。ここでいう価値を高めることには、機能の追加、性能の向上、特性の向上、信頼性の向上、製造歩留まりの向上、環境負荷の低減、コストダウン、小型化、軽量化の少なくともいずれかが該当する。
従って、本実施例に係る半導体装置９３０を機器９１９１に用いれば、機器の価値をも向上することができる。例えば、半導体装置９３０を輸送機器に搭載して、輸送機器の外部の撮影や外部環境の測定を行う際に優れた性能を得ることができる。よって、輸送機器の製造、販売を行う上で、本実施例に係る半導体装置を輸送機器へ搭載することを決定することは、輸送機器自体の性能を高める上で有利である。特に、半導体装置で得られた情報を用いて輸送機器の運転支援および／または自動運転を行う輸送機器に半導体装置９３０は好適である。
［変形実施例］
本開示は、上記実施例に限らず種々の変形が可能である。
例えば、画素１０は図３のもの限られない。フローティングディフュージョン４２０の容量を切り替え可能な構成としても構わない。また、画素１０は、複数のフォトダイオードでフローティングディフュージョン４２０を共有する形態でも構わない。複数のフォトダイオード４００、４０１を同一マイクロレンズ下に形成し、位相差を検出可能な画素としても構わない。また、信号線３０を１画素列に複数本有する場合、選択トランジスタ４４０を複数有する形態でも構わない。また、フォトダイオード４００と転送トランジスタ４１０との間の電気的経路に、さらにトランジスタと保持容量を設けてグローバルシャッタ機能を持たせるようにしても良い。
また、画素１０が備える光電変換部として、電荷を蓄積するフォトダイオードの形態を例として示したが、この例に限定されない。例えば、アバランシェ増倍を行うアバランシェフォトダイオードであっても良い。アバランシェフォトダイオードを用いる場合には、シングルフォトンカウンティングの形式、いわゆるＳＰＡＤ（Ｓｉｎｇｌｅ Ｐｈｏｔｏｎ Ａｖａｌａｎｃｈｅ Ｄｉｏｄｅ）としても良い。ＳＰＡＤの場合、第１基板１には、アバランシフォトダイオードが設けられる。第２基板２には、アバランシェフォトダイオードのアバランシェ増倍を制御するクエンチ素子と、アバランシェフォトダイオードの出力が与えられる波形整形回路（インバータ）、波形整形回路の出力パルスをカウントするカウンタが設けられる。このカウンタによって得られたカウント結果が、アバランシェフォトダイオードに入射した光量に対応するデジタル信号として得られる。このような場合、複数の信号処理回路は、波形整形回路、カウンタを含む。アバランシェフォトダイオードが接続された、第１基板１が備える接合部と、波形整形回路が接続された、第２基板２が備える接合部（入力部）とが接合されることで電気的に接続される。波形整形回路と入力部との間に、本実施例が記載した所定電圧を供給するトランジスタ２０を接続する。これにより、上述した実施例と同じく、第２基板２の検査を行うことができる。また、干渉不良やショート不良の検査についても、同様に行うことができる。
また、比較器６０は、比較器の動作点を設定する、いわゆるオートゼロ動作を行うための容量とスイッチをさらに有する構成でも構わない。
また、いずれかの実施例の一部の構成を他の実施例に追加した例や、他の実施例の一部の構成と置換した例も、本開示の実施例に含まれる。
上記実施例は、いずれも本開示を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本開示の技術的範囲が限定的に解釈されてはならないものである。すなわち、本開示はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。
以上、説明した実施例は、技術思想を逸脱しない範囲において適宜変更が可能である。なお、本明細書の開示内容は、本明細書に記載したことのみならず、本明細書および本明細書に添付した図面から把握可能な全ての事項を含む。また本明細書の開示内容は、本明細書に記載した概念の補集合を含んでいる。すなわち、本明細書に例えば「ＡはＢよりも大きい」旨の記載があれば、「ＡはＢよりも大きくない」旨の記載を省略しても、本明細書は「ＡはＢよりも大きくない」旨を開示していると云える。なぜなら、「ＡはＢよりも大きい」旨を記載している場合には、「ＡはＢよりも大きくない」場合を考慮していることが前提だからである。
１ 第１基板（画素基板）
２ 第２基板（回路基板）
３ 画素アレイ
１０ 画素
２０～２４ トランジスタ（Ｎ型）
１１０～１１４ 接合部（入力部）
Ｐ１～Ｐ４ 信号処理回路

Claims (20)

  1. 別の基板に積層するための回路基板であって、
    複数の信号線と、
    前記複数の信号線に接続され、前記回路基板の外部から信号が入力される複数の入力部と、
    前記複数の入力部に、前記複数の信号線を介して接続される、複数の信号処理回路と、
    前記複数の入力部に外部から信号が入力されていない状態において、前記複数の信号線に所定電圧を供給する複数のトランジスタと、
    を備えることを特徴とする回路基板。
  2. 前記複数のトランジスタの一部のトランジスタは第１制御線に接続され、
    前記複数のトランジスタの別の一部のトランジスタは前記第１制御線とは別の第２制御線に接続されていることを特徴とする請求項１に記載の回路基板。
  3. 前記複数の信号処理回路の各々は、前記複数のトランジスタによって供給される所定電圧をデジタル信号に変換するＡＤ変換部を備えることを特徴とする請求項１または２に記載の回路基板。
  4. 前記複数の信号処理回路の各々が生成した前記デジタル信号が、前記回路基板の外部に出力されることを特徴とする請求項３に記載の回路基板。
  5. 前記デジタル信号と、期待値との比較を行う回路を備えることを特徴とする請求項３に記載の回路基板。
  6. 前記回路は、前記デジタル信号と前記期待値との差が所定量よりも大きいことを検出したことを示す信号を前記回路基板の外部に出力することを特徴とする請求項５に記載の回路基板。
  7. 前記複数のトランジスタの一方の主ノードに電源電圧が供給され、前記複数のトランジスタは、電源電圧に基づく前記所定電圧の前記複数の信号線への供給、非供給を切り替えるスイッチであることを特徴とする請求項１～６のいずれか１項に記載の回路基板。
  8. 前記複数の信号線に接続された複数の電流源を有し、
    前記複数のトランジスタは前記複数の電流源とともにソースフォロワ動作を行うことを特徴とする請求項１～６のいずれか１項に記載の回路基板。
  9. 前記複数の信号線に接続された複数の電流源を有し、
    前記複数の信号線の各々に、前記複数の入力部のうちの対応する入力部と、前記複数の信号処理回路のうちの対応する信号処理回路との電気的経路の導通、非導通を切り替える、複数の第２トランジスタを備え、
    前記複数の第２トランジスタの各々の一方のノードに、前記複数のトランジスタのうちの対応するトランジスタと、前記複数の電流源のうちの対応する電流源とが接続され、
    前記複数の第２トランジスタの各々の他方のノードに、前記複数の信号処理回路のうちの対応する信号処理回路が接続されていることを特徴とする請求項１～７のいずれか１項に記載の回路基板。
  10. 前記複数の信号線の各々に、前記複数の入力部のうちの対応する入力部と、前記複数の信号処理回路のうちの対応する信号処理回路との電気的経路の導通、非導通を切り替える、複数の第２トランジスタを備え、
    前記複数の第２トランジスタの各々の一方のノードに、前記複数のトランジスタのうちの対応するトランジスタと、前記複数の電流源のうちの対応する電流源とが接続され、
    前記複数の第２トランジスタの各々の他方のノードに、前記複数の信号処理回路のうちの対応する信号処理回路が接続されていることを特徴とする請求項８に記載の回路基板。
  11. 前記複数の信号線に接続され、各々が前記所定電圧とは異なる第２電圧の供給と非供給を切り替える複数の第３トランジスタをさらに備え、
    前記複数のトランジスタは第１導電型のトランジスタであり、
    前記複数の第３トランジスタは、前記第１導電型とは異なる第２導電型のトランジスタであることを特徴とする請求項１～１０のいずれか１項に記載の回路基板。
  12. 光電変換部を各々が備えるとともに、複数行および複数列に渡って配され、前記別の回路基板に配された複数の画素が出力する信号が前記複数の入力部に入力されるように構成されており、
    前記複数の入力部のうちの、少なくとも２つの入力部が、前記複数列のうちの１列の画素に対応して設けられていることを特徴とする請求項１～１１のいずれか１項に記載の回路基板。
  13. 前記複数の信号処理回路は、前記別の基板に設けられたアバランシェフォトダイオードが出力する信号を処理する、波形整形回路およびカウンタを備えることを特徴とする請求項１～１１のいずれか１項に記載の回路基板。
  14. 前記別の基板の製造装置とは異なる製造装置によって製造されたことを特徴とする請求項１～１３のいずれか１項に記載の回路基板。
  15. 前記別の基板の製造装置のプロセスルールよりも、微細なプロセスルールの製造装置で製造されたことを特徴とする請求項１４に記載の回路基板。
  16. 請求項１～１５のいずれか１項に記載の回路基板と、
    前記別の基板とが積層された半導体装置。
  17. 請求項１６に記載の半導体装置を備える機器であって、
    前記半導体装置に対応した光学装置、
    前記半導体装置を制御する制御装置、
    前記半導体装置から出力された信号を処理する処理装置、
    前記半導体装置で得られた情報を表示する表示装置、
    前記半導体装置で得られた情報を記憶する記憶装置、および、
    前記半導体装置で得られた情報に基づいて動作する機械装置、の少なくともいずれかを更に備えることを特徴とする機器。
  18. 別の基板に積層するための回路基板の駆動方法であって、
    前記回路基板は、
    複数の信号線と、
    前記複数の信号線に接続され、前記回路基板の外部から信号が入力される複数の入力部と、
    前記複数の入力部に、前記複数の信号線を介して接続される、複数の信号処理回路と、
    複数のトランジスタと、を備え
    前記複数の入力部に外部から信号が入力されていない状態において、前記複数のトランジスタが前記複数の信号線に所定電圧を供給することを特徴とする回路基板の駆動方法。
  19. 前記所定電圧を前記複数の信号処理回路が処理した信号に基づいて前記回路基板の評価を行うことを特徴とする請求項１８に記載の回路基板の駆動方法。
  20. 回路基板と、前記回路基板とは別の基板を前記回路基板と積層させた半導体装置の製造方法であって、
    前記回路基板は、
    複数の信号線と、
    前記複数の信号線に接続され、前記回路基板の外部から信号が入力される複数の入力部と、
    前記複数の入力部に、前記複数の信号線を介して接続される、複数の信号処理回路と、
    複数のトランジスタと、を備え
    前記複数の入力部に外部から信号が入力されていない状態において、前記複数のトランジスタが前記複数の信号線に所定電圧を供給する第１工程と、
    前記所定電圧を前記複数の信号処理回路が処理する第２工程と、
    前記第２工程の後、前記回路基板と前記別の基板とを積層する第３工程と、
    を備えることを特徴とする半導体装置の製造方法。
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JP2012109658A (ja) * 2010-11-15 2012-06-07 Sony Corp 固体撮像素子及び参照電圧の調整方法
WO2018198802A1 (ja) * 2017-04-25 2018-11-01 パナソニックＩｐマネジメント株式会社 固体撮像装置および撮像装置
US10764526B1 (en) * 2017-11-01 2020-09-01 Facebook Technologies, Llc Spatial derivative pixel array with adaptive quantization
JP7064322B2 (ja) * 2017-12-06 2022-05-10 キヤノン株式会社 電子機器およびその制御方法、ならびに撮像素子
WO2019167551A1 (ja) * 2018-02-28 2019-09-06 パナソニックＩｐマネジメント株式会社 撮像装置
JP7224823B2 (ja) * 2018-09-19 2023-02-20 キヤノン株式会社 光検出装置
US11743449B2 (en) * 2019-01-22 2023-08-29 Sony Semiconductor Solutions Corporation Imaging device and electronic apparatus

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