WO2018198802A1 - 固体撮像装置および撮像装置 - Google Patents

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WO2018198802A1
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unit
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solid
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清水　祐介
小野澤　和利
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パナソニックＩｐマネジメント株式会社
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Definitions

  • the present disclosure relates to a solid-state imaging device and an imaging device.
  • the solid-state imaging device 1010A has a first chip 1020 and a second chip 1030 as semiconductor substrates, and a so-called stacked structure in which the first chip 1020 is stacked on the upper side and the second chip is stacked on the lower side. It has become.
  • the first chip 1020 includes a pixel array unit 1021 composed of a plurality of pixels 1040, a pad unit 1221 and a pad unit 1222, and a via 1231 and a via 1232 at the periphery.
  • the second chip 1030 includes a signal processing unit 1031, a memory unit 1032, a data processing unit 1033, and a control unit 1034.
  • Each pixel 1040 arranged in the pixel array unit 1021 outputs an analog signal to a signal line.
  • the signal processing unit 1031 converts the analog signal output to the signal line into a digital signal (AD conversion), and transfers the converted digital signal to the memory unit 1032 at a first speed higher than the frame rate.
  • the memory unit 1032 holds data generated by the signal processing unit 1031.
  • the data processing unit 1033 reads out pixel data from the memory unit 1032 at a second speed slower than the first speed.
  • the control unit 1034 controls the data stored in the memory unit 1032.
  • the proportion of the pad portion is at least about 10%, about 15%, about 30% It will be about.
  • the ratio of the area of the imaging area to the chip size becomes smaller as the chip becomes smaller. That is, it is difficult to increase the number of pixels.
  • the solder ball on the back surface of the mounting board on which the stacked body of the first chip and the second chip is mounted cannot be connected to the pad on the first chip.
  • the CSP mounting technique cannot be used.
  • an object of the present disclosure is to provide a solid-state imaging device and an imaging device capable of achieving both a higher pixel that increases the ratio of the area of the imaging area to the chip size and a reduction in the size of the chip.
  • a solid-state imaging device includes a pixel array unit in which a plurality of pixels are arranged in a matrix, a first semiconductor substrate having a first connection unit, and an external A first semiconductor substrate comprising: a pad portion comprising a plurality of pad electrodes for electrically connecting to the first semiconductor substrate; and a second semiconductor substrate having a second connection portion and controlling the pixel array portion. And the second semiconductor substrate are laminated and bonded, the first connection portion and the second connection portion are electrically connected, and the first semiconductor substrate is the second semiconductor substrate.
  • the pad electrode is substantially the same size as the substrate, and the pad electrode is provided only on the second semiconductor substrate.
  • an imaging device includes the above-described solid-state imaging device.
  • the solid-state imaging device and the imaging device according to the present disclosure it is possible to achieve both the increase in the number of pixels that increase the ratio of the area of the imaging area in the chip size and the miniaturization of the chip.
  • FIG. 1 is a block diagram illustrating a configuration example of the solid-state imaging device according to the first embodiment.
  • FIG. 2 is a diagram showing a layout example 1 of the first semiconductor substrate according to the first embodiment.
  • FIG. 3 is a diagram showing a layout example 1 of the second semiconductor substrate according to the first embodiment.
  • FIG. 4 is an exploded perspective view illustrating a package configuration example of the solid-state imaging device according to the first embodiment.
  • FIG. 5 is a diagram illustrating a cross-sectional structure example of the solid-state imaging device according to the first embodiment.
  • FIG. 6 is a diagram illustrating a second layout example 2 of the second semiconductor substrate according to the first modification of the first embodiment.
  • FIG. 7 is a diagram showing a layout example 3 of the second semiconductor substrate according to the first embodiment.
  • FIG. 1 is a block diagram illustrating a configuration example of the solid-state imaging device according to the first embodiment.
  • FIG. 2 is a diagram showing a layout example 1 of the first semiconductor substrate according to the first embodiment
  • FIG. 8 is a diagram illustrating a configuration example of the solid-state imaging device according to the second embodiment.
  • FIG. 9 is a diagram showing a layout example 1 of the first semiconductor substrate according to the second embodiment.
  • FIG. 10 is a diagram showing a layout example 2 of the first semiconductor substrate according to the second embodiment.
  • FIG. 11 is a diagram showing a layout example 1 of the second semiconductor substrate according to the second embodiment.
  • FIG. 12 is a diagram illustrating a second layout example 2 of the second semiconductor substrate according to the second embodiment.
  • FIG. 13 is a diagram showing a layout example 3 of the second semiconductor substrate according to the second embodiment.
  • FIG. 14 is a diagram illustrating a configuration example of the solid-state imaging device according to the third embodiment.
  • FIG. 15 is a diagram showing a layout example 1 of the first semiconductor substrate according to the third embodiment.
  • FIG. 16 is a diagram showing a layout example 2 of the first semiconductor substrate according to the third embodiment.
  • FIG. 17 is a diagram showing a layout example 1 of the second semiconductor substrate according to the third embodiment.
  • FIG. 18 is a diagram illustrating a second layout example 2 of the second semiconductor substrate according to the third embodiment.
  • FIG. 19 is a diagram illustrating a third layout example 3 of the second semiconductor substrate according to the third embodiment.
  • FIG. 20 is a diagram illustrating a connection example between a connection portion disposed on the front surface of the mounting substrate and a solder ball disposed on the back surface according to the fourth embodiment.
  • FIG. 20 is a diagram illustrating a connection example between a connection portion disposed on the front surface of the mounting substrate and a solder ball disposed on the back surface according to the fourth embodiment.
  • FIG. 21 is a diagram illustrating a configuration example of the solid-state imaging device according to the fifth embodiment.
  • FIG. 22 is a diagram illustrating a configuration example of the solid-state imaging device according to the sixth embodiment.
  • FIG. 23 is a diagram illustrating an example of a flexible endoscope as the imaging device according to the seventh embodiment.
  • FIG. 24 is a diagram illustrating an example of an automobile equipped with an in-vehicle camera as an imaging apparatus according to the seventh embodiment.
  • FIG. 25 is a block diagram illustrating an example of the configuration of the imaging apparatus according to the seventh embodiment.
  • FIG. 26 is a diagram illustrating a configuration of a conventional solid-state imaging device.
  • the solid-state imaging device and the imaging device of the present disclosure have been described based on the embodiments, the solid-state imaging device and the imaging device according to the present disclosure are not limited to the following embodiments. Other embodiments realized by combining arbitrary constituent elements in the following embodiments, and various modifications conceivable by those skilled in the art without departing from the gist of the present disclosure can be applied to the following embodiments.
  • the present disclosure also includes a modified example, a solid-state imaging device according to the present disclosure, or various devices incorporating the imaging device.
  • planar direction refers to a first semiconductor substrate (first chip), a second semiconductor substrate (second chip), or a third semiconductor substrate (third chip). Represents a direction parallel to the substrate surface.
  • FIG. 1 is a block diagram illustrating a configuration example of the solid-state imaging device 1 according to the first embodiment.
  • the solid-state imaging device 1 includes a first semiconductor substrate 10 (also referred to as a first chip) and a second semiconductor substrate 20 (also referred to as a second chip).
  • the first semiconductor substrate 10 includes a pixel array unit 12 and a first connection unit 130.
  • the second semiconductor substrate 20 includes a vertical scanning unit 21, an AD conversion unit 22, a memory unit 23, a peripheral unit 24, a second connection unit 230, and a pad unit 250 (also referred to as a PAD unit). .
  • the pixel array unit 12 includes a plurality of pixels 11 arranged in a matrix.
  • the first connection unit 130 includes a plurality of first connection electrodes 139 for transmitting signals from the pixel array unit 12.
  • the plurality of first connection electrodes 139 are connected to the back surface of the two surfaces (front surface and back surface) of the first semiconductor substrate 10 so as to face the surface of the second semiconductor substrate 20.
  • the vertical scanning unit 21 on the second semiconductor substrate 20 scans the pixel rows of the pixel array unit 12 on the first semiconductor substrate 10.
  • the vertical scanning unit 21 outputs the analog data of the pixel data of the pixel array unit 12 to the signal line for each pixel column.
  • the AD converter 22 converts the analog signal output for each pixel column into a digital signal.
  • the memory unit 23 temporarily stores the digital signal converted by the AD conversion unit 22.
  • the peripheral unit 24 includes a data processing unit 25, an output buffer unit 26, a control circuit 27, and a PLL (Phase Locked Loop) circuit 28.
  • PLL Phase Locked Loop
  • the data processing unit 25 converts the data stored in the memory unit 23 into optimal data, and outputs it to the outside via the output buffer unit 26 at optimal timing.
  • the output buffer unit 26 outputs the data from the data processing unit 25 to the outside.
  • the control circuit 27 controls the vertical scanning unit 21, the AD conversion unit 22, the memory unit 23, the data processing unit 25, and the output buffer unit 26.
  • the PLL circuit 28 generates an internal reference clock signal based on the master clock signal MCLK input via the pad unit 250.
  • the second connection unit 230 includes a plurality of second connection electrodes 239.
  • the plurality of second connection electrodes 239 are exposed on the front surface of the two surfaces (front surface and back surface) of the second semiconductor substrate 20 so as to face the back surface of the first semiconductor substrate 10, and the plurality of first connection electrodes
  • the first connection electrode 139 is electrically and physically connected to the first connection electrode 139.
  • the pad unit 250 includes a plurality of pad electrodes 259 for electrical connection with the outside.
  • Each of the plurality of first connection electrodes 139 and the plurality of second connection electrodes 239 is smaller than the pad electrode 259 in a plan view of the solid-state imaging device 1.
  • the first semiconductor substrate 10 is substantially the same size as the second semiconductor substrate 20.
  • the first connection portion 130 and the second connection portion 230 are stacked by electrical connection. Further, the first semiconductor substrate 10 does not have a pad electrode.
  • the substantially same size may be the same size or any size that can be felt from the human eyes.
  • An analog power supply AVDD, an analog ground AGND, a digital power supply VDD, a digital ground GND, a master clock signal MCLK necessary for the PLL circuit 28, and an external signal that controls the solid-state imaging device 1 are supplied to the solid-state imaging device 1.
  • SDI and SCK are first supplied to the second semiconductor substrate 20 via the pad portion 250. Since the first semiconductor substrate 10 does not have a pad electrode, the above power source, ground, external signal, etc. Instead of being supplied directly to the first semiconductor substrate 10, it is supplied via the second semiconductor substrate 20. The same applies to signals not shown above.
  • FIG. 2 is a diagram showing a layout example 1 of the first semiconductor substrate 10 according to the first embodiment.
  • the first semiconductor substrate 10 includes a pixel array unit 12 in which a plurality of pixels 11 are arranged in a matrix, and first connection regions 130a, 130b, 130c, and 130d.
  • the pixel array unit 12 the arrangement of pixels in the row direction, that is, the horizontal direction in the figure is called a pixel row, and the arrangement of pixels in the column direction, that is, the vertical direction in the figure is called a pixel column.
  • Each of the plurality of first connection electrodes 139 is formed as a via (also referred to as VIA) or TSV that can be connected to the second connection electrode 239.
  • the first connection regions 130a, 130b, 130c, and 130d are arranged at the ends along the four sides of the first chip.
  • the pixel array unit 12 is disposed in a region inside the first connection regions 130a, 130b, 130c, and 130d.
  • first connection region 130a and the first connection region 130b are a first connection electrode 139 group that passes the output of each pixel column to the second semiconductor substrate 20, and a power source for the pixel array unit 12. And a first connection electrode 139 group that receives the ground.
  • Most of the first connection region 130c and the first connection region 130d are a first connection electrode 139 group that receives a signal for controlling each pixel row from the second semiconductor substrate 20, a power supply for the pixel array unit 12, , Ground, and a first connection electrode 139 group that receives the ground.
  • first connection unit 130 is divided into at least two of the first connection regions 130a, 130b, 130c, and 130d, either one of 130a and 130b and one of 130c and 130d. It may be taken.
  • the number of the first connection electrodes 139 disposed in each of the first connection regions 130a, 130b, 130c, and 130d may be either one or a plurality, and any number may be used as long as they can be physically disposed.
  • the size of each first connection electrode 139 is very small with respect to the size of each pad electrode 259 and can be ignored.
  • a part of the area where the first connection electrode 139 is not arranged, that is, an empty area is a pixel other than a pixel as long as it is a size that can be accommodated in the empty area.
  • the functional blocks may be arranged.
  • the first connection regions 130 a, 130 b, 130 c, and 130 d are arranged at the end of the first semiconductor substrate 10, and the pad electrode 259 that can be electrically connected to the outside from the first semiconductor substrate 10 is eliminated.
  • the ratio of the pixel array portion in the chip size can be increased, and both the increase in the number of pixels and the reduction in the size of the chip can be achieved.
  • the number of pixels 11 arranged in the pixel array portion 12 can be reduced. It becomes possible to increase.
  • FIG. 3 is a diagram showing a layout example 1 of the second semiconductor substrate 20 according to the first embodiment.
  • the second semiconductor substrate 20 includes a vertical scanning unit 21, an AD conversion unit 22, a memory unit 23, a peripheral unit 24, a pad unit 250, second connection regions 230a, 230b, 230c, and 230d.
  • the first connection electrode 139 is divided into four second connection regions 230a, 230b, 230c, and 230d. That is, the plurality of second connection electrodes 239 are distributed and arranged in the four second connection regions 230a, 230b, 230c, and 230d. Each of the plurality of second connection electrodes 239 is formed as VIA or TSV connectable to the first connection electrode 139.
  • the second connection unit 230 is divided into at least two of the second connection regions 230a, 230b, 230c, and 230d, either one of 230a and 230b and one of 230c and 230d. It may be taken.
  • the number of the second connection electrodes 239 arranged in the second connection regions 230 a, 230 b, 230 c, and 230 d may be any number as long as the connection to the first semiconductor substrate 10 is possible. Further, in the plan view of the solid-state imaging device 1, the size of each second connection electrode 239 is very small with respect to the size of each pad electrode 259 and can be ignored. In the second semiconductor substrate 20, the vertical scanning unit 21, the AD conversion unit 22, the memory unit 23, the peripheral unit 24, and the pad unit 250 are more than the second connection regions 230a, 230b, 230c, and 230d. Arranged in the inner area.
  • the vertical scanning unit 21 may be arranged on either the second connection region 230c side or the second connection region 230d side, or on the second connection region 230c side and the second connection region 230d side. One may be arranged on both sides.
  • positioning 1 each on both sides the two vertical scanning parts 21 are set as the same structure.
  • scanning signals with the same timing may be supplied to the plurality of pixel rows of the pixel array unit 12 from the left and right sides. In that case, a scanning signal is supplied to the left side of the pixel array unit 12 from the vertical scanning unit 21 on the left side of the drawing through the second connection region 230c and the first connection region 130c, and to the right side of the plurality of pixel rows.
  • a scanning signal is supplied from the vertical scanning unit 21 on the right side of the drawing via the second connection region 230d and the first connection region 130d.
  • a difference in voltage drop of the scanning signal at the left and right ends of the pixel row can be suppressed.
  • the AD converter 22 is arranged on either the second connection region 230a side or the second connection region 230b side.
  • the memory unit 23 is adjacent to the AD conversion unit 22 and is disposed in an area inside the AD conversion unit 22.
  • the peripheral portion 24 is arranged on the second connection region 230b side when the AD conversion unit 22 is arranged adjacent to the second connection region 230a side, and the AD conversion unit 22 is arranged on the second connection region 230b side. When arranged adjacent to each other, it is arranged on the second connection region 230a side. Note that a part of the peripheral portion 24 is disposed in an empty area on the second semiconductor substrate 20.
  • the pad part 250 is adjacent to the memory part 23 and the peripheral part 24 and is arranged near the center of the chip.
  • the pad electrode 259 is disposed so as to be exposed on the back surface of the second semiconductor substrate 20.
  • the pad electrode 259 is disposed so as to be exposed on a surface (back surface) that does not oppose the first semiconductor substrate 10 among the two surfaces (front surface and back surface) of the second semiconductor substrate 20.
  • the number of pad electrodes 259 arranged in the pad section 250 is 10 near the center of the chip when there are a total of 10 pads, for example, 2 power supplies, 2 grounds, and 6 external signals. What is necessary is just to arrange.
  • the number of pad electrodes 259 is one example, and the number is not limited to 10 and may be arranged as necessary.
  • FIG. 4 is an exploded perspective view showing a package configuration example of the solid-state imaging device 1 according to the first embodiment.
  • the solid-state imaging device 1 includes a cover plate 41, a top lens layer 42, a color filter layer 43, a first semiconductor substrate 10, a second semiconductor substrate 20, and a mounting substrate 50.
  • the cover plate 41, the top lens layer 42, the color filter layer 43, the first semiconductor substrate 10, the second semiconductor substrate 20, and the mounting substrate 50 are substantially the same size, from top to bottom. They are stacked in this order.
  • the mounting substrate 50 is stacked under the second semiconductor substrate 20, and has a plurality of solder balls 51 on the back surface of the mounting substrate 50.
  • a transparent step adjusting layer may be inserted as one of means for canceling both steps.
  • FIG. 5 is a diagram illustrating an example of a cross-sectional structure of the solid-state imaging device according to the first embodiment. This figure shows an example of a cross-sectional structure taken along the two-dot chain line in FIGS.
  • a cover plate 41 is disposed on the uppermost surface of the first semiconductor substrate 10, a top lens layer 42 is disposed under the cover plate 41, and a color filter layer 43 is disposed under the top lens layer 42. Yes.
  • the cover plate 41 is a transparent plate with high translucency located on the uppermost surface, and is made of, for example, glass or resin.
  • the top lens layer 42 is laminated under the cover plate 41 and has a plurality of microlenses corresponding to the plurality of pixels 11. Each microlens collects incident light on the corresponding pixel 11.
  • the color filter layer 43 is laminated below the top lens layer 42 and has a plurality of color filters corresponding to the plurality of pixels 11. Each color filter corresponds to one of R, G, and B colors or other colors.
  • the first semiconductor substrate 10 is stacked under the color filter layer 43.
  • a first connection electrode 139 that forms the first connection portion 130 is formed in a peripheral region in the first semiconductor substrate 10, and a pixel array unit 12 is formed in a region inside the peripheral region. .
  • a plurality of photodiodes 300 for photoelectric conversion, a plurality of gates 301 for controlling the plurality of photodiodes 300, and a gate are formed on a silicon substrate 198.
  • a plurality of first wirings 302 and a plurality of second wirings 303 are provided.
  • the region where the pixel array unit 12 is formed also includes a via that appropriately connects the gate 301, the first wiring 302, and the second wiring 303.
  • a first connection electrode 139 is formed by a via (VIA) or a TSV.
  • VIA is an electrode formed so as to connect wires in different wiring layers in the vertical direction.
  • the wiring layer includes a wiring layer inside the silicon substrate, a wiring layer on the front surface, and a wiring layer on the back surface.
  • the silicon substrate here corresponds to the first semiconductor substrate 10 and the second semiconductor substrate 20.
  • TSV Thinough Silicon Via
  • the first connection electrode 139 in FIG. 5 includes three parts. The first is a wiring or electrode formed in the wiring layer on the surface facing the second semiconductor substrate 20 out of the two surfaces of the first semiconductor substrate 10. The second is a wiring or electrode formed in the wiring layer inside the first semiconductor substrate 10. The third is a via or TSV that connects between the first and second wirings or electrodes.
  • the first connection electrode 139 is exposed on a surface facing the second semiconductor substrate 20 out of the two surfaces of the first semiconductor substrate 10, and is electrically connected to the second connection electrode 239 of the second semiconductor substrate 20. Are also physically connected.
  • the second semiconductor substrate 20 is stacked under the first semiconductor substrate 10.
  • the second semiconductor substrate 20 includes a plurality of indispensable components for controlling the functional blocks for forming the vertical scanning unit 21, the AD conversion unit 22, the memory unit 23, and the peripheral unit 24 on the silicon substrate 298.
  • the plurality of fourth wirings 204 are uniformly arranged on the chip.
  • the second connection electrode 239 constituting the second connection portion 230 is formed by vias or TSVs.
  • the second connection electrode 239 in FIG. 5 is composed of three parts.
  • the first is a wiring or electrode formed in the wiring layer on the surface facing the first semiconductor substrate 10 out of the two surfaces of the second semiconductor substrate 20.
  • the second is a wiring or electrode formed in the wiring layer inside the second semiconductor substrate 20.
  • the third is a via or TSV that connects between the first and second wirings or electrodes.
  • the second connection electrode 239 is exposed on the surface facing the first semiconductor substrate 10 out of the two surfaces of the second semiconductor substrate 20 and is electrically connected to the first connection electrode 139 of the first semiconductor substrate 10. Are also physically connected.
  • a pad electrode 259 constituting a pad portion 250 that electrically connects the second semiconductor substrate 20 and the mounting substrate 50 is disposed.
  • the pad electrode 259 is electrically and physically connected to the connection electrode 52 of the mounting substrate 50.
  • the diffusion layer 299, the gate 200, the first wiring 201, the second wiring 202, the third wiring 203, and the fourth wiring 204 are connected by vias, and the pad electrode 259 is formed by TSV. It is connected to the first wiring 201. Further, except for the space above the pad electrode 259, the diffusion layer 299, the gate 200, the first wiring 201, the second wiring 202, the third wiring 203, and the fourth wiring 204 are stacked in this order in this order. .
  • a mounting substrate 50 is disposed under the second semiconductor substrate 20.
  • the mounting substrate 50 is stacked under the second semiconductor substrate 20, and has a plurality of solder balls 51 on the back surface of the mounting substrate 50.
  • the mounting substrate 50 has a connection electrode 52 connected to the second semiconductor substrate 20 in the vicinity of the center of the chip.
  • the mounting substrate 50 further includes a wiring 53 for connecting the connection electrode 52 and the solder ball 51 disposed on the back surface.
  • the wiring 53 in the figure may include a through silicon via (TSV) penetrating from the front surface to the back surface of the mounting substrate 50.
  • TSV through silicon via
  • first semiconductor substrate 10 and the second semiconductor substrate 20 are bonded together, for example, plasma activated bonding in which the surface of the substrate is activated by plasma (plasma treatment) and bonded, and Bonding with an adhesive or the like can be used.
  • plasma activated bonding in which the surface of the substrate is activated by plasma (plasma treatment) and bonded, and Bonding with an adhesive or the like can be used.
  • the solid-state imaging device 1 includes the first semiconductor substrate 10 and the second semiconductor substrate 20, noise generated in the second semiconductor substrate 20 does not propagate to the first semiconductor substrate 10. Noise such as random noise can be suppressed.
  • the pad electrodes 259 are not distributed on the upper, lower, left and right sides but are arranged near the center of the second semiconductor substrate 20. For example, by integrating a plurality of power supplies and grounds, the number of pad electrodes 259 can be suppressed, and the chip can be downsized.
  • the solid-state imaging device 1 including the cover plate 41, the top lens layer 42, the color filter layer 43, the first semiconductor substrate 10, the second semiconductor substrate 20, and the mounting substrate 50 is a TSV.
  • the noise generated in the second semiconductor substrate 20 is reduced as the area of the pixel array unit 12 is increased (the number of pixels is increased).
  • noise such as random noise can be suppressed.
  • the first connecting portion 130 at the chip end on the first semiconductor substrate 10 the second connecting portion 230 at the chip end on the second semiconductor substrate 20, and the vicinity of the center on the second semiconductor substrate 20.
  • a plurality of pad electrodes 259 distributed in the vertical and horizontal directions on the first semiconductor substrate 10 are integrated on the second semiconductor substrate 20 by disposing a pad portion 250 that can be connected to the outside at the lower end.
  • the chip can be downsized.
  • the solid-state imaging device 1 according to the first modification of the first embodiment is the same as that shown in FIGS. 1, 2, 4, and 5, except for the following points. That is, the second semiconductor substrate 20 is different from FIG. 3 in that it corresponds to the layout example 2 in FIG. Hereinafter, different points will be mainly described.
  • FIG. 6 is a diagram illustrating a second layout example 2 of the second semiconductor substrate 20 according to the first modification of the first embodiment.
  • the second semiconductor substrate 20 is different from FIG. 3 in that two peripheral circuits 24A and 24B are arranged instead of the peripheral section 24, and the arrangement of the AD conversion section 22 and the memory section 23.
  • the difference is that the area is slightly smaller.
  • the peripheral circuit 24A and the peripheral circuit 24B are circuits in which the peripheral portion 24 is divided into two. That is, the peripheral circuit 24A corresponds to a circuit of a part of the peripheral portion 24 in FIG.
  • the peripheral circuit 24B corresponds to the circuit of the remaining part of the peripheral portion 24.
  • the arrangement area of the AD conversion unit 22 and the memory unit 23 is slightly smaller than that in FIG. 3, but is functionally the same as that in FIG.
  • the peripheral circuit 24A is arranged on the second connection region 230a side or the second connection region 230b side depending on the position of the AD conversion unit 22.
  • the peripheral circuit 24 ⁇ / b> B is adjacent to the memory unit 23 and disposed inside the memory unit 23.
  • the pad portion 250 is disposed near the center of the chip and is disposed between the peripheral circuit 24A and the peripheral circuit 24B.
  • the area of the peripheral circuit 24A and the peripheral circuit 24B is larger than the area of the peripheral circuit 24A, and further, the individual functional blocks constituting the peripheral circuit 24A and the peripheral circuit 24B are heated on the chip (generated during operation). In order to cancel the uneven distribution of heat), the peripheral circuit 24A and the peripheral circuit 24B are distributed. Further, the heat generation amount obtained by adding the three heat generation amounts of the AD conversion unit 22, the memory unit 23, and the peripheral circuit 24A and the heat generation amount of the peripheral circuit 24B are substantially the same, and the heat generation on the chip is uniform.
  • the heat generated on the second semiconductor substrate 20 in the lower layer becomes uniform, so the first in the upper layer.
  • the heat generated on the semiconductor substrate 10 becomes uniform, and the image is not uneven. That is, it is possible to suppress a decrease in image quality.
  • the solid-state imaging device 1 according to the second modification of the first embodiment is the same as that shown in FIGS. 1, 2, 4, and 5, except for the following points. That is, the second semiconductor substrate 20 is different from FIG. 3 in that it corresponds to the layout example 3 in FIG. Hereinafter, different points will be mainly described.
  • FIG. 7 is a diagram illustrating a third layout example of the second semiconductor substrate 20 according to the second modification of the first embodiment.
  • the second semiconductor substrate 20 is different from that shown in FIG. 3 in that the AD conversion unit 22, the memory unit 23, and the peripheral unit 24 are each divided into two parts. That is, instead of the AD conversion unit 22, a first AD conversion circuit 22a and a second AD conversion circuit 22b are arranged. Instead of the memory unit 23, a first memory circuit 23a and a second memory circuit 23b are arranged. Instead of the peripheral portion 24, a first peripheral circuit 24a and a second peripheral circuit 24b are arranged.
  • the AD conversion unit 22, the memory unit 23, and the peripheral unit 24 are divided so as to correspond to, for example, half of the total number of pixel columns of the pixel array unit 12.
  • the first AD conversion circuit 22a, the first memory circuit 23a, and the first peripheral circuit 24a correspond to signals of odd pixel columns
  • the second peripheral circuit 24b corresponds to a signal of an even number of pixel columns.
  • first AD conversion circuit 22a, the first memory circuit 23a, and the first peripheral circuit 24a are arranged in this order from the second connection region 230a to the pad portion 250.
  • second AD conversion circuit 22b, the second memory circuit 23b, and the second peripheral circuit 24b are arranged in this order from the second connection region 230b to the pad portion 250.
  • the first peripheral circuit 24a is adjacent to the first memory circuit 23a, and is disposed inside the second semiconductor substrate 20 relative to the first memory circuit 23a.
  • the second peripheral circuit 24b is adjacent to the second memory circuit 23b and is disposed inside the second semiconductor substrate 20 relative to the second memory circuit 23b.
  • the pad portion 250 is adjacent to be sandwiched between the first peripheral circuit 24a and the second peripheral circuit 24b, and is disposed near the center of the chip.
  • the first AD conversion circuit 22a and the second AD conversion circuit 22b may have the same configuration.
  • the first memory circuit 23a and the second memory circuit 23b may have the same configuration.
  • the first peripheral circuit 24a and the second peripheral circuit 24b are not necessarily the same configuration.
  • the heat distribution of the entire chip of the second semiconductor substrate 20 can be made uniform, and the pixels on the first semiconductor substrate 10 can be made uniform.
  • the array unit 12 is less susceptible to the heat generated by the second semiconductor substrate 20 in the lower layer, and image unevenness is reduced. Furthermore, by arranging (mounting) the AD conversion unit 22 and the memory unit 23 above and below the chip, the readout time of all the pixels is halved compared to the conventional case, and higher speed can be realized.
  • the solid-state imaging device 1 includes the first semiconductor substrate having the pixel array unit 12 in which the plurality of pixels 11 are arranged in a matrix and the first connection unit 130. 10 and a second semiconductor substrate 20 that controls the pixel array unit 12 and includes a pad portion 250 including a plurality of pad electrodes 259 for electrical connection to the outside, and a second connection portion 230. Is provided.
  • the first semiconductor substrate 10 and the second semiconductor substrate 20 are stacked by electrical connection between the first connection portion 130 and the second connection portion 230.
  • the first semiconductor substrate 10 is substantially the same size as the second semiconductor substrate 20, and the first semiconductor substrate 10 does not have a pad electrode.
  • the ratio of the pixel array portion in the chip size can be increased, and both the increase in the number of pixels and the reduction in the size of the chip can be achieved.
  • an output buffer unit 26 for outputting data (pixel data) converted into a digital signal by the AD conversion 22 to the outside, and a control circuit 27 for controlling the output buffer unit 26 are provided.
  • the pad unit 250, the output buffer unit 26, and the control circuit 27 may be disposed more centrally than the second connection unit 230 in a plan view of the solid-state imaging device 1.
  • the plurality of pad electrodes 259 can be concentrated near the center of the second semiconductor substrate 20 instead of being distributed over the four sides of the chip, and the chip can be miniaturized.
  • the first connection unit 130 includes a plurality of first connection electrodes 139 for transmitting signals to and from the pixel array unit 12, and the plurality of first connection electrodes 139 includes the first semiconductor.
  • the second connection portion 230 is composed of a plurality of second connection electrodes 239,
  • the second connection electrode 239 is exposed on the surface (front surface) facing the first semiconductor substrate 10 out of the two surfaces (front surface and back surface) of the second semiconductor substrate 20, and is connected to the plurality of first connection electrodes 139.
  • the plurality of first connection electrodes 139 are arranged at opposing positions and are electrically connected to each other.
  • the sizes of the plurality of first connection electrodes 139 and the plurality of second connection electrodes 239 are larger than the pad electrodes in plan view. It may be small.
  • the plurality of first connection electrodes 139 are distributed in the plurality of first connection regions 130a to 130d, and the plurality of first connection regions 130a to 130d are formed on the first semiconductor substrate in a plan view. Two or more first connection regions formed along two or more of the four sides may be included.
  • the number of the plurality of first connection electrodes 139 may be larger than the sum of the number of pixel rows and the number of pixel columns of the pixel array unit 12.
  • the number of the plurality of first connection electrodes may be larger than the number of pixel columns in the pixel array unit 12.
  • the second semiconductor substrate 20 includes a vertical scanning unit 21 that scans a pixel row of the pixel array unit 12, and an AD conversion unit 22 that converts a signal for each pixel column of the pixel array unit 12 from an analog signal to a digital signal. And an output buffer unit 26 that outputs the signal after AD conversion to the outside via the pad unit 250, and a control circuit 27 that controls the vertical scanning unit 21 and the AD conversion unit 22, and the second semiconductor substrate 20.
  • the vertical scanning unit 21 and the AD conversion unit 22 may be arranged closer to the center than the second connection unit 230 in the plan view.
  • the pad portion 250 is connected to a pad electrode that receives an analog power supply voltage, a pad electrode that receives a digital power supply voltage, a pad electrode connected to an analog ground line, and a digital ground line.
  • Pad electrode, pad electrode that receives various control signals for controlling the solid-state imaging device as serial data pad electrode that receives a clock signal that defines the timing of serial data, pad electrode that receives a master clock signal, and output buffer And a pad electrode that outputs a signal from the unit.
  • the solid-state imaging device 1 further includes a mounting substrate 50 having a surface on which the first semiconductor substrate 10 and the second semiconductor substrate 20 are substantially the same size and on which the second semiconductor substrate 20 is mounted. May be.
  • the mounting substrate 50 is disposed at a position facing the plurality of solder balls 51 mounted on the back surface of the mounting substrate 50 and the plurality of pad electrodes 259 of the second semiconductor substrate 20 exposed on the front surface of the mounting substrate 50. You may have the some connection electrode 52 which connects the some pad electrode 259, and the some wiring 53 which each connects the some connection electrode 52 and the some solder ball 51.
  • the plurality of connection electrodes 52 may be arranged in a region including the center of the mounting substrate in plan view.
  • the plurality of wirings 53 of the mounting substrate 50 may include through wirings that penetrate the mounting substrate from the front surface to the back surface of the mounting substrate 50.
  • the plurality of connection electrodes 52 of the mounting substrate 50 may be pad electrodes.
  • the solid-state imaging device 1 further includes a transparent cover plate 41, a top lens layer 42 having a plurality of microlenses stacked under the cover plate 41 and corresponding to the plurality of pixels 11, and a top lens layer 42. And a color filter layer 43 having a plurality of color filters corresponding to the plurality of pixels 11.
  • the first semiconductor substrate 10 is stacked under the color filter layer 43, and covers the cover plate 41 and the top lens.
  • the layer 42 and the color filter layer 43 may be substantially the same size as the first semiconductor substrate 10 and the second semiconductor substrate 20.
  • the pad portion 250 may be disposed in a region including the 20 center of the second semiconductor substrate in plan view.
  • the pad portion 250 may be disposed on the back surface of the second semiconductor substrate 20.
  • FIG. 8 is a diagram illustrating a configuration example of the solid-state imaging device 1 according to the first embodiment.
  • the solid-state imaging device 1 is different from that shown in FIG. 1 in that the vertical scanning unit 21 is provided not on the second semiconductor substrate 20 but on the first semiconductor substrate 10.
  • the vertical scanning unit 21 is provided not on the second semiconductor substrate 20 but on the first semiconductor substrate 10.
  • the vertical scanning unit 21 supplies various scanning signals to the pixel array unit 12 via the second connection unit 230 and the first connection unit 130 in the first embodiment, but in the second embodiment, the pixel array unit Various scanning signals are directly supplied to 12. Therefore, the total number of first connection electrodes 139 of the first connection portion 130 in FIG. 8 is smaller than that in FIG. Similarly, the total number of second connection electrodes 239 of the second connection portion 230 in FIG. 8 is smaller than that in FIG.
  • FIG. 9 is a diagram showing a layout example 1 of the first semiconductor substrate 10 according to the second embodiment.
  • the first semiconductor substrate 10 is different from that in FIG. 2 in that a vertical scanning unit 21 is added between the first connection region 130c and the pixel array unit 12, and the first connection region 130d.
  • the difference is that a vertical scanning unit 21 is added between the pixel array unit 12 and the pixel array unit 12.
  • the two vertical scanning units 21 may have the same configuration, and supply various scanning signals to the left and right of the pixel array unit 12 at the same timing.
  • the solid-state imaging device 1 may be configured to include one vertical scanning unit 21.
  • the solid-state imaging device 1 includes the vertical scanning unit 21 and the pixel array unit 12 on the same first semiconductor substrate 10.
  • the vertical scanning unit 21 and the pixel array unit 12 share the same power source and ground, that is, have a common impedance. Thereby, during the period of scanning the pixel array unit 12, the vertical scanning unit 21 and each pixel 11 have the same power source and ground fluctuation, and noise such as random noise and RTS (RandomandTelegraph Signal) noise. Can be reduced.
  • FIG. 10 is a diagram showing a layout example 2 of the first semiconductor substrate 10 according to the second embodiment.
  • the first semiconductor substrate 10 in the figure is different from that in FIG. 9 mainly in that the first connection region 130c and the first connection region 130d are deleted.
  • different points will be mainly described.
  • the two vertical scanning units 21 are arranged on the edge side of the first semiconductor substrate 10 as compared with FIG. Thereby, the arrangement area of the pixel array unit 12 is expanded to the left and right as compared with FIG.
  • the arrangement area of the pixel array unit 12 is enlarged as compared with FIG. 9, and the number of pixels can be increased.
  • FIG. 11 is a diagram showing a layout example 1 of the second semiconductor substrate 20 according to the second embodiment.
  • the second semiconductor substrate 20 is different from that in FIG. 3 in that the vertical scanning unit 21 is omitted.
  • different points will be mainly described.
  • a part of functional blocks of the peripheral portion 24 can be arranged in the empty area from which the vertical scanning unit 21 is deleted.
  • FIG. 12 is a diagram showing a layout example 2 of the second semiconductor substrate 20 according to the second embodiment.
  • the second semiconductor substrate 20 is different from that in FIG. 6 in that the vertical scanning unit 21 is omitted.
  • FIG. 12 for example, some functional blocks of the peripheral circuit 24 ⁇ / b> A and some functional blocks of the peripheral circuit 24 ⁇ / b> B can be arranged in the empty area from which the vertical scanning unit 21 is deleted.
  • FIG. 13 is a diagram showing a layout example 3 of the second semiconductor substrate 20 according to the second embodiment.
  • the second semiconductor substrate 20 is different from that in FIG. 7 in that the vertical scanning unit 21 is omitted.
  • different points will be mainly described.
  • a part of functional blocks of the first peripheral circuit 24 a and a part of functional blocks of the second peripheral circuit 24 b can be arranged in the empty area from which the vertical scanning unit 21 has been deleted. .
  • the vertical scanning unit 21 is disposed on the first semiconductor substrate 10 shown in FIGS. 9 and 10. Assuming that the second semiconductor substrate 20 is not disposed, the second semiconductor substrate 20 is not disposed. 11, 12, and 13, the solid-state imaging device 1 does not need to transmit various scanning signals between the first connection unit 130 and the second connection unit 230, and compared with the first embodiment, The total number of the first connection electrodes 139 and the second connection electrodes 239 can be greatly reduced. As a result, either one of the second connection region 230c and the second connection region 230d on the second semiconductor substrate 20 may be deleted, or both may be deleted.
  • the first semiconductor substrate 10 includes the pixel array unit 12 in which the plurality of pixels 11 are two-dimensionally arranged, and the pixel array.
  • the vertical scanning unit 21 that controls the unit 12 and the first connection unit 130 that connects the first semiconductor substrate 10 and the second semiconductor substrate 20 to the chip end.
  • the vertical scanning unit 21 is disposed, and the first connection regions 130c disposed on the upper and lower ends of the chip.
  • the chip can be reduced in size while suppressing the reduction in the number of pixels. Heat generation on the second semiconductor substrate 20 can also be suppressed.
  • the first semiconductor substrate 10 includes the vertical scanning unit 21 that scans the pixel rows of the pixel array unit 12, and the second semiconductor substrate.
  • Reference numeral 20 denotes an AD conversion unit 22 that converts an analog signal for each pixel column of the pixel array unit 12 into a digital signal, an output buffer unit 26 that outputs the signal after AD conversion to the outside via the pad unit 250, and an AD conversion unit.
  • the vertical scanning unit 21 is disposed closer to the center of the first semiconductor substrate 10 than the first connection unit 130 in a plan view, and the AD conversion unit 22 is In view, it is disposed closer to the center side of the second semiconductor substrate 20 than the second connection portion 230.
  • the first semiconductor substrate 10 includes a vertical scanning unit 21 that scans the pixel rows of the pixel array unit 12, and the second semiconductor substrate 20 performs AD conversion on a signal for each pixel column of the pixel array unit 12.
  • the AD conversion unit 22 an output buffer unit 26 that outputs the signal after AD conversion to the outside via the pad unit 250, and a control circuit 27 that controls the AD conversion unit 22.
  • the pixel array unit 12 is disposed on the peripheral side of the first semiconductor substrate 10 so as not to overlap the first connection unit 130 in the first and second pixel units 12 in the plan view than the vertical scanning unit 21 and the first connection unit 130.
  • the AD conversion unit 22 may be disposed closer to the center side of the second semiconductor substrate 20 than the second connection unit 230 in a plan view.
  • FIG. 14 is a diagram illustrating a configuration example of the solid-state imaging device 1 according to the third embodiment.
  • the solid-state imaging device 1 differs from FIG. 8 in that the AD converter 22 is deleted and the first AD converter circuit 22A and the second AD converter circuit 22B are added. .
  • different points will be mainly described.
  • the first AD conversion circuit 22A and the second AD conversion circuit 22B are circuits in which the AD conversion unit 22 is divided into two parts. That is, the first AD conversion circuit 22A corresponds to a partial circuit of the AD conversion unit 22 in FIG.
  • the second AD conversion circuit 22 ⁇ / b> B corresponds to the remaining circuit of the AD conversion unit 22.
  • the first AD conversion circuit 22A corresponds to a part of the analog function in the AD conversion unit 22 in FIG. 8, for example, and is a constant current source circuit for each pixel column necessary for reading a signal from the pixel 11. is there.
  • the second AD conversion circuit 22B has, for example, a circuit configuration obtained by removing the first AD conversion circuit 22A from the AD conversion unit 22 in FIG.
  • FIG. 15 is a diagram showing a layout example 1 related to the first semiconductor substrate 10 according to the third embodiment.
  • the first semiconductor substrate 10 is different from FIG. 9 in that a first AD conversion circuit 22Aa and a first AD conversion circuit 22Ab are added.
  • a first AD conversion circuit 22Aa and a first AD conversion circuit 22Ab are added.
  • the first AD conversion circuit 22Aa and the first AD conversion circuit 22Ab are circuits obtained by dividing the first AD conversion circuit 22A of FIG. 14 into two in quantity.
  • the first AD conversion circuit 22Aa corresponds to an odd number of pixel columns
  • the first AD conversion circuit 22Ab corresponds to an even number of pixel columns.
  • the first AD conversion circuit 22Aa and the first AD conversion circuit 22Ab have the same circuit configuration although the connection destination is different. More specifically, when the first AD conversion circuit 22A of FIG. 14 is composed of n1 constant current circuits, the first AD conversion circuit 22Aa is composed of n1 / 2 constant current circuits, and the first AD The conversion circuit 22Ab is also composed of n1 / 2 constant current circuits.
  • the one first AD conversion circuit is the same circuit as the first AD conversion circuit 22A. It becomes composition.
  • the first AD conversion circuit 22Aa and the first AD conversion circuit 22Ab may be arranged along any two of the first connection regions 130a, 130b, 130c, and 130d. Further, the first AD conversion circuits 22Aa to 22Ad obtained by quantitatively dividing the first AD conversion circuit 22A into four may be arranged along the four first connection regions 130a, 130b, 130c, and 130d. . The first AD conversion circuits 22Aa to 22Ac obtained by quantitatively dividing the first AD conversion circuit 22A into three may be arranged along three of the first connection regions 130a, 130b, 130c, and 130d. .
  • the power supply and ground of the first AD conversion circuits 22Aa and 22Ab and the pixel array unit 12 are shared, so that the first AD conversion circuits 22Aa and 22Ab Each pixel 11 has the same power supply and ground fluctuation, and can suppress random noise.
  • FIG. 16 is a diagram showing a layout example 2 relating to the first semiconductor substrate 10 according to the third embodiment.
  • the first semiconductor substrate 10 is different from FIG. 15 mainly in that the first connection region 130c and the first connection region 130d are deleted.
  • different points will be mainly described.
  • the two vertical scanning units 21 are arranged on the edge side of the first semiconductor substrate 10 as compared with FIG. Thereby, the arrangement area of the pixel array unit 12 is expanded to the left and right as compared with FIG.
  • the arrangement area of the pixel array unit 12 is enlarged as compared with FIG. 15, and the number of pixels can be increased.
  • FIG. 17 is a diagram showing a layout example 1 of the second semiconductor substrate 20 according to the third embodiment.
  • the second semiconductor substrate 20 is different from that shown in FIG. 11 in that a second AD conversion circuit 22B is provided instead of the AD conversion unit 22.
  • a second AD conversion circuit 22B is provided instead of the AD conversion unit 22.
  • the second AD conversion circuit 22B has a circuit configuration in which, for example, the first AD conversion circuit 22A in FIG. 14 is removed from the AD conversion unit 22 in FIG. More specifically, when the first AD conversion circuit 22A includes a constant current circuit for each pixel column, the second AD conversion circuit 22B receives a constant for each pixel column from the AD conversion unit 22 in FIG. This is a circuit configuration excluding the current circuit.
  • FIG. 18 is a diagram showing a second layout example of the second semiconductor substrate 20 according to the third embodiment.
  • the second semiconductor substrate 20 is different from that shown in FIG. 12 in that a second AD conversion circuit 22B is provided instead of the AD conversion unit 22.
  • a second AD conversion circuit 22B is provided instead of the AD conversion unit 22.
  • the second AD conversion circuit 22B is as already described in FIG.
  • FIG. 19 is a diagram showing a layout example 3 of the second semiconductor substrate 20 according to the third embodiment.
  • the second semiconductor substrate 20 is different from that shown in FIG. 13 in that a second AD conversion circuit 22Ba and a second AD conversion are used instead of the first AD conversion circuit 22a and the second AD conversion circuit 22b.
  • the difference is that a circuit 22Bb is provided.
  • different points will be mainly described.
  • the second AD conversion circuit 22Ba and the second AD conversion circuit 22Bb are circuits obtained by dividing the second AD conversion circuit 22B of FIG. 14 into two in quantity.
  • the second AD conversion circuit 22Ba corresponds to an odd number of pixel columns
  • the second AD conversion circuit 22Bb corresponds to an even number of pixel columns.
  • the second AD conversion circuit 22Ba and the second AD conversion circuit 22Bb have the same circuit configuration although the connection destination is different.
  • the solid-state imaging device 1 is different from the solid-state imaging device 1 according to the second embodiment in that the first AD conversion circuit 22 ⁇ / b> A having a partial analog function among the circuit functions of the AD conversion unit 22 is the first. Therefore, the second AD conversion circuit 22B, which is the remaining AD conversion function, is arranged on the second semiconductor substrate 20.
  • heat generation in the second semiconductor substrate 20 can be suppressed by disposing the first AD conversion circuit 22A on the first semiconductor substrate 10.
  • the analog ground of the pixel array unit 12 and the constant current circuit is shared, thereby causing ground fluctuation and suppressing random noise. can do.
  • the first semiconductor substrate 10 includes the pixel array unit 12 in which the plurality of pixels 11 are two-dimensionally arranged, and the pixel array.
  • the pixel array unit 12 and the vertical scanning unit 21 on the first semiconductor substrate 10 share a power source and a ground.
  • the pixel array unit 12 and the first AD converter circuit 22a share a power source and a ground. Thereby, main noises, such as random noise, can be reduced.
  • the first semiconductor substrate 10 includes the vertical scanning unit 21 that scans the pixel rows of the pixel array unit 12 and the pixel columns of the pixel array unit 12.
  • a first AD converter circuit 22A that shares a part of AD conversion for each signal
  • the second semiconductor substrate 20 is a second AD converter circuit that shares another part of AD conversion 22B, an output buffer unit 26 for outputting a signal after AD conversion to the outside, and a control circuit 27 for controlling the second AD conversion circuit 22B.
  • the vertical scanning unit 21 and the first AD conversion circuit 22A include The second AD conversion circuit 22B is disposed closer to the center side of the first semiconductor substrate 10 than the first connection portion 130 in a plan view, and the second AD conversion circuit 22B is a first semiconductor substrate than the second connection portion 230 in a plan view. Placed at the center of 10
  • the first semiconductor substrate 10 also shares a part of AD conversion with respect to a signal for each pixel column of the pixel array unit 12 and a vertical scanning unit 21 that scans the pixel rows of the pixel array unit 12.
  • the second semiconductor substrate 20 includes a second AD conversion circuit 22B that shares other parts of AD conversion, and an output buffer unit 26 that outputs the signal after AD conversion to the outside.
  • the control circuit 27 that controls the second AD conversion circuit 22B.
  • the pixel array unit 12 includes a vertical scanning unit 21, a first AD conversion circuit 22A, and a first connection unit 130 in plan view.
  • the second AD conversion circuit 22B may be disposed closer to the center side of the second semiconductor substrate 20 than the second connection portion 230 in a plan view. Good.
  • the solid-state imaging device 1 in the fourth embodiment is the same as any one of the first to third embodiments.
  • a configuration example of the mounting substrate 50 will be described.
  • FIG. 20 is a diagram illustrating a connection example between the connection portion 55 disposed on the front surface of the mounting substrate 50 according to the fourth embodiment and the solder ball 51 disposed on the back surface.
  • the mounting substrate 50 includes a plurality of solder balls 51 that can be electrically connected to the outside on the back surface of the mounting substrate 50, a connection portion 55 connected to the pad portion 250 of the second semiconductor substrate 20, and a solder
  • the wiring 51 is configured to connect the ball 51 and the connection electrode 52 in the connection portion 55.
  • the connection unit 55 includes a plurality of connection electrodes 52.
  • the plurality of connection electrodes 52 are electrically and physically connected to the plurality of pad electrodes 259 of the second semiconductor substrate 20, respectively.
  • the connection part 55 is formed in a region facing the pad part 250 of the second semiconductor substrate 20 in a plan view of the solid-state imaging device 1. That is, the plurality of connection electrodes 52 are formed at positions facing the plurality of pad electrodes 259 of the second semiconductor substrate 20.
  • TSV2 The TSV diameter (TSV2) connecting the connection electrode 52 and the pad electrode 259 and the TSV diameter (TSV1) of the first connection electrode 139 and the second connection electrode 239 are at least TSV1 ⁇ This is the relationship of TSV2.
  • TSV2 has a shape that can withstand even a large electrical load such as a surge. Further, when TSV connection is not performed, a pad electrode is provided as the connection electrode 52, and the pad electrode 250 is overlapped and connected to the pad portion 250 of the second semiconductor substrate 20.
  • connection electrode 55 and each solder ball 51 are connected by disposing the connection portion 55 near the center of the chip.
  • the wiring 53 can be made to be approximately equal in length and equal load.
  • the plurality of wirings 53 including the solder balls 51 can be made uniform in load, and can be made a CSP including the first semiconductor substrate 10, the second semiconductor substrate 20, and the mounting substrate 50. Miniaturization of the chip can be realized.
  • FIG. 21 is a diagram illustrating a configuration example of the solid-state imaging device 1 according to the fifth embodiment.
  • the second semiconductor substrate 20 is configured not as a single semiconductor substrate but as a stacked body of two semiconductor substrates as compared with any solid-state imaging device according to the first to fourth embodiments. Is different. Hereinafter, different points will be mainly described.
  • the second semiconductor substrate 20 is configured as a stacked body of the first sub-substrate 20A and the second sub-substrate 20B.
  • the first sub-substrate 20 ⁇ / b> A and the second sub-substrate 20 ⁇ / b> B are substantially the same size as the first semiconductor substrate 10.
  • the first sub-board 20A has a second connection part 230.
  • the second connection part 230 is divided and arranged in second connection regions 230a, 230b, 230c, and 230d.
  • the plurality of second connection electrodes 239 included in the second connection unit 230 may be through electrodes that penetrate from the front surface to the back surface of the first sub-substrate 20A. In that case, the first sub-substrate 20A is exposed on both the front and back surfaces. Via connection other than the above connection may be used. Thereby, the plurality of second connection electrodes 239 are not only connected to the plurality of first connection electrodes 139 of the first semiconductor substrate 10, but also the third connection portion of the second sub-substrate 20 ⁇ / b> B.
  • the first sub-board 20A includes a vertical scanning unit 21, an AD conversion unit 22, a memory unit 23, and a peripheral unit 24. Note that the first sub-substrate 20A may not include the vertical scanning unit 21, unlike the second semiconductor substrate 20 in FIGS.
  • the second sub-board 20B includes a third connection part 330 that is electrically connected to the second connection part 230, and a pad part 250.
  • the third connection portion 330 includes third connection regions 330a, 330b, 330c, and 330d.
  • the third connection part 330 is composed of a plurality of third connection electrodes.
  • the plurality of third connection electrodes are formed at positions facing the plurality of second connection electrodes 239 on the back surface of the first sub-substrate 20A.
  • the pad portion 250 is disposed on the center side of the back surface of the second sub-substrate 20B in the plan view of the solid-state imaging device 1.
  • the first semiconductor substrate 10, the first sub-substrate 20A, and the second sub-substrate 20B are connected to each other.
  • the connecting portion 130, the second connecting portion 230, and the third connecting portion 330 are connected to each other.
  • the second sub-board 20B may include a DRAM having a frame memory function.
  • the second semiconductor substrate 20 is a stacked body of the first sub-substrate 20A and the second sub-substrate 20B, and the first The sub-board 20A has a second connecting portion 230, and the second sub-board 20B has a third connecting portion 330 that is electrically connected to the second connecting portion 230, and a pad portion 250.
  • the pad unit 250 is disposed on the center side of the second sub-board 20B in the plan view of the solid-state imaging device 1.
  • the pad portion 250 may be disposed in a region including the center of the second sub-substrate 20B in plan view.
  • FIG. 22 is a diagram illustrating a configuration example of the solid-state imaging device 1 according to the sixth embodiment.
  • the second semiconductor substrate 20 is configured not as a single semiconductor substrate but as a stacked body of two semiconductor substrates as compared with any solid-state imaging device according to the first to fourth embodiments. Is different. Hereinafter, different points will be mainly described.
  • the second semiconductor substrate 20 is configured as a stacked body of the first sub-substrate 20A and the second sub-substrate 20B.
  • the first sub-board 20A has a second connection part 230 and an additional connection part 260.
  • the second connection unit 230 is divided into second connection regions 230a, 230b, 230c, and 230d.
  • the additional connection unit 260 includes a plurality of additional connection electrodes.
  • the plurality of additional connection electrodes are exposed on the back surface of the first sub-substrate 20A, and are electrically and physically connected to the plurality of third connection electrodes in the third connection portion 330 on the surface of the second sub-substrate 20B.
  • the first sub-board 20A includes a vertical scanning unit 21, an AD conversion unit 22, a memory unit 23, and a peripheral unit 24. Note that the first sub-substrate 20A may not include the vertical scanning unit 21, unlike the second semiconductor substrate 20 in FIGS.
  • the second sub-board 20B includes a third connection part 330 that is electrically connected to the additional connection part 260 of the first sub-board 20A, and a pad part 250.
  • the third connection unit 330 includes a plurality of third connection electrodes.
  • the plurality of third connection electrodes are exposed at the surface of the second sub-substrate 20B and are formed at positions facing the plurality of additional connection electrodes on the back surface of the first sub-substrate 20A, and are electrically connected to the plurality of additional connection electrodes. And physically connected.
  • the pad unit 250 includes pad units 250 a, 250 b, 250 c, and 250 d, and is disposed at the end along the side of the second sub-board 20 ⁇ / b> B in the plan view of the solid-state imaging device 1.
  • the pad portion 250 is arranged at the end of the chip in the second sub-substrate 20B.
  • the pad electrode 259 by binding for each function, and interference between signals can be suppressed.
  • the positions of the solder balls arranged on the back surface of the CPS are not adjacent to each other. The interference between the low frequency and the high frequency due to each signal is eliminated, and malfunction of the solid-state imaging device 1 can be prevented.
  • the second semiconductor substrate 20 is a stacked body of the first sub-substrate 20A and the second sub-substrate 20B.
  • the sub-board 20A has a second connection part 230 and an additional connection part 260
  • the second sub-board 20B has a third connection part 330 that is electrically connected to the additional connection part 260.
  • the pad portion 250 is disposed at the end along the side of the second sub-substrate 20B in the plan view of the solid-state imaging device 1.
  • the solid-state imaging device 1 further includes a mounting substrate 50 having substantially the same size as the first semiconductor substrate 10 and the second semiconductor substrate 20, and mounting the second semiconductor substrate 20 on the surface.
  • the mounting substrate 50 includes a plurality of solder balls 51 mounted on the back surface of the mounting substrate 50, and is exposed on the front surface of the mounting substrate 50 and faces the plurality of pad electrodes 259 of the second semiconductor substrate 20.
  • a plurality of connection electrodes 52 connected to the plurality of pad electrodes 259 and a plurality of wirings 53 connecting the plurality of connection electrodes 52 and the plurality of solder balls 51. Further, it may be arranged at the end along the side of the mounting substrate 50.
  • the pad portion 250 may be disposed at the end along the side of the second semiconductor substrate 20.
  • Embodiment 7 The solid-state imaging device 1 according to Embodiments 1 to 6 described above is suitable for an imaging device related to a medical device that is required to have high pixels and a small size.
  • an imaging device including the solid-state imaging device 1 according to any of the first to sixth embodiments will be described.
  • Examples of an imaging apparatus that is, a camera that is required to have a high pixel size and a small size include a flexible endoscope, a rigid endoscope, and a capsule endoscope.
  • FIG. 23 is a diagram illustrating an example of a flexible endoscope as an imaging apparatus according to the seventh embodiment.
  • the flexible endoscope is an imaging device that includes a cable M2 and a camera M1 that includes the solid-state imaging device 1 at the tip thereof.
  • the flexible endoscope images the tumor M4 generated on the inner wall of the stomach M3.
  • an imaging apparatus as a surveillance camera, it is essential to reduce the size of the imaging apparatus so that it is not perceived by criminals and the like, which is suitable as the imaging device.
  • FIG. 24 is a diagram illustrating an example of an automobile equipped with an in-vehicle camera as an imaging apparatus according to the seventh embodiment.
  • the vehicle shown in FIG. 1 includes in-vehicle cameras C1 to C3, C5, C8, and C9 arranged before and after the vehicle, in-vehicle cameras C4 and C6 arranged in place of the door mirror, and a camera C7 arranged in the vehicle interior.
  • Each of the in-vehicle cameras C1 to C9 includes the solid-state imaging device 1 according to any one of the first to sixth embodiments.
  • the in-vehicle cameras C1 to C9 are suitable as the imaging device as means for reducing excessive downforce in consideration of aerodynamics during driving.
  • the imaging apparatus is suitable.
  • FIG. 25 is a block diagram illustrating an example of the configuration of the imaging apparatus according to the seventh embodiment.
  • the imaging apparatus according to the present embodiment includes an optical system including a lens 131, a solid-state imaging apparatus 1, a camera signal processing circuit 133, a system controller 134, and the like.
  • the lens 131 forms image light from the subject on the imaging surface of the solid-state imaging device 1.
  • the solid-state imaging device 1 outputs an image signal obtained by converting the image light imaged on the imaging surface by the lens 131 into an electrical signal in units of pixels.
  • the solid-state imaging device the solid-state imaging device according to any of Embodiments 1 to 6 is used.
  • the camera signal processing circuit 133 performs various signal processing on the image signal output from the solid-state imaging device 1.
  • the system controller 134 controls the solid-state imaging device 1 and the camera signal processing circuit 133.
  • the imaging apparatus includes the solid-state imaging apparatus 1 according to any one of the first to sixth embodiments. According to this, image degradation due to random noise is suppressed while increasing the operation margin of the pixel.
  • the present disclosure is useful for a solid-state imaging device and an imaging device, and can be used as a camera for medical use, a camera for monitoring use, a camera for in-vehicle use, and a camera for some mobile products.
  • Solid-state imaging device 10 1st semiconductor substrate 11 Pixel 12 Pixel array part 20 2nd semiconductor substrate 20A 1st sub board

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Abstract

固体撮像装置（１）は、複数の画素が行列状に配置された画素アレイ部（１２）、および、第１の接続部（１３０）を有する第１の半導体基板（１０）と、外部と電気的に接続するための複数のパッド電極（２５９）からなるパッド部（２５０）、および、第２の接続部（２３０）を有し、前記画素アレイ部（１２）を制御する第２の半導体基板（２０）とを備え、前記第１の半導体基板（１０）と前記第２の半導体基板（２０）とは積層かつ接合され、前記第１の接続部（１３０）と前記第２の接続部（２３０）とは電気的に接続されており、前記第１の半導体基板（１０）は、前記第２の半導体基板（２０）と実質的に同じサイズであり、前記パッド電極（２５９）は、前記第２の半導体基板（２０）のみに有する。

Description

固体撮像装置および撮像装置
　本開示は、固体撮像装置および撮像装置に関する。
　以下、図２６を用いながら、特許文献１で開示された従来技術の固体撮像装置を説明する。図２６より、固体撮像装置１０１０Ａは、半導体基板としての第１チップ１０２０と第２チップ１０３０とを有し、第１チップ１０２０が上側に、第２チップが下側に積層されたいわゆる積層構造となっている。
　第１チップ１０２０は、複数の画素１０４０からなる画素アレイ部１０２１と、周縁部に、パッド部１２２１及びパッド部１２２２と、ビア１２３１及びビア１２３２とを有する。第２チップ１０３０は、信号処理部１０３１とメモリ部１０３２とデータ処理部１０３３と制御部１０３４とを有する。
　画素アレイ部１０２１に配置された各々の画素１０４０は信号線にアナログ信号を出力する。
　信号処理部１０３１は、信号線に出力されたアナログ信号をデジタル信号化し（ＡＤ変換）、デジタル信号化したデータをフレームレートよりも速い第１速度でメモリ部１０３２に転送する。
　メモリ部１０３２は、信号処理部１０３１により生成されたデータを保持する。
　データ処理部１０３３は、第１速度よりも遅い第２速度でメモリ部１０３２から画素のデータを読み出す。
　制御部１０３４は、メモリ部１０３２に格納されたデータの制御などを行う。
国際公開第２０１４／００７００４号
　しかしながら、上記の従来技術によれば、チップサイズを小型化するに従い、第１チップ１０２０において、パッド部１２２２の占める割合が大きくなり、撮像エリアつまり画素アレイ部１０２１の面積率が小さくなってしまうという問題が発生する。言い換えれば、高画素化と、チップの小型化の両立が困難となる。ここでの高画素化とは、チップ面積に占める撮像エリアの割合を増加させることをいう。
　内視鏡カメラや、超小型監視カメラや、車載カメラや、モバイル製品の分野において、特許文献１の構成通りにパッド部１２２１およびパッド部１２２２を第１チップ１０２０に配置すると、チップサイズに対しパッド部１２２１およびパッド部１２２２の占める割合が大きくなってしまう。
　例えば、チップサイズが約３ｍｍ角、約２ｍｍ角、約１ｍｍ角である場合、仮にパッドのサイズを０．１５ｍｍ角とすると、パッド部の占める割合が最低でも１０％程度、１５％程度、３０％程度となる。その結果、チップサイズに占める撮像エリアの面積の割合はチップの小型化に従い、どんどん小さくなってしまう。つまり高画素化が困難となる。
　なお、近年は、実装を含めたチップの小型化の要求が高まっており、例えば、ＴＳＶ（Through Silicon Via）を用いたＣＳＰ（Chip Size Package）の実装技術があるが、特許文献１で示された固体撮像装置の構成を用いると、第１チップ１０２０と、第２チップ１０３０とを重ねた積層型センサにおいて、パッド（第１チップ）の下に、回路（第２チップ）が配置されているためＴＳＶ領域の確保が困難となる。
　つまり、第１チップと第２チップとの積層体を実装する実装基板の裏面にある半田ボールと、第１チップにあるパッドを接続することができない。上述の構成ではＣＳＰの実装技術を用いることができない。上記を実現するにはＴＳＶ領域を確保する必要があり、チップサイズが必然と大きくなる。
　上記課題に鑑み、本開示は、チップサイズに占める撮像エリアの面積の割合を増加させる高画素化と、チップの小型化とを両立できる固体撮像装置および撮像装置を提供することを目的とする。
　上記課題を解決するために本開示の一態様に係る固体撮像装置は、複数の画素が行列状に配置された画素アレイ部、および、第１の接続部を有する第１の半導体基板と、外部と電気的に接続するための複数のパッド電極からなるパッド部、および、第２の接続部を有し、前記画素アレイ部を制御する第２の半導体基板とを備え、前記第１の半導体基板と前記第２の半導体基板とは積層かつ接合され、前記第１の接続部と前記第２の接続部とは電気的に接続されており、前記第１の半導体基板は、前記第２の半導体基板と実質的に同じサイズであり、前記パッド電極は、前記第２の半導体基板のみに有する。
　また、本開示の一態様に係る撮像装置は、上記の固体撮像装置を備える。
　本開示に係る固体撮像装置および撮像装置によれば、チップサイズに占める撮像エリアの面積の割合を増加させる高画素化と、チップの小型化とを両立させることが可能となる。
図１は、実施の形態１に係る固体撮像装置の構成例を示すブロック図である。 図２は、実施の形態１に係る第１の半導体基板のレイアウト例１を示す図である。 図３は、実施の形態１に係る第２の半導体基板のレイアウト例１を示す図である。 図４は、実施の形態１に係る固体撮像装置のパッケージ構成例を示す分解斜視図である。 図５は、実施の形態１に係る固体撮像装置の断面構造例を示す図である。 図６は、実施の形態１の変形例１に係る第２の半導体基板のレイアウト例２を示す図である。 図７は、実施の形態１に係る第２の半導体基板のレイアウト例３を示す図である。 図８は、実施の形態２に係る固体撮像装置の構成例を示す図である。 図９は、実施の形態２に係る第１の半導体基板のレイアウト例１を示す図である。 図１０は、実施の形態２に係る第１の半導体基板のレイアウト例２を示す図である。 図１１は、実施の形態２に係る第２の半導体基板のレイアウト例１を示す図である。 図１２は、実施の形態２に係る第２の半導体基板のレイアウト例２を示す図である。 図１３は、実施の形態２に係る第２の半導体基板のレイアウト例３を示す図である。 図１４は、実施の形態３に係る固体撮像装置の構成例を示す図である。 図１５は、実施の形態３に係る第１の半導体基板のレイアウト例１を示す図である。 図１６は、実施の形態３に係る第１の半導体基板のレイアウト例２を示す図である。 図１７は、実施の形態３に係る第２の半導体基板のレイアウト例１を示す図である。 図１８は、実施の形態３に係る第２の半導体基板のレイアウト例２を示す図である。 図１９は、実施の形態３に係る第２の半導体基板のレイアウト例３を示す図である。 図２０は、実施の形態４に係る実装基板の表面に配置された接続部と裏面に配置された半田ボールとの接続例を示す図である。 図２１は、実施の形態５に係る固体撮像装置の構成例を示す図である。 図２２は、実施の形態６に係る固体撮像装置の構成例を示す図である。 図２３は、実施の形態７に係る撮像装置としての軟性内視鏡の例を示す図である。 図２４は、実施の形態７に係る撮像装置としての車載カメラを搭載した自動車の例を示す図である。 図２５は、実施の形態７に係る撮像装置の構成の一例を示すブロック図である。 図２６は、従来の固体撮像装置の構成を示す図である。
　以下、各実施の形態について、図面を参照しながら具体的に説明する。
　なお、以下で説明する各実施の形態は、いずれも包括的または具体的な例を示すものである。以下の実施の形態で示される数値、形状、構成要素、構成要素の配置位置及び接続形態などは、一例であり、本開示を限定する主旨ではない。また、以下の実施の形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
　また、本開示の固体撮像装置及び撮像装置について、実施の形態に基づいて説明してきたが、本開示に係る固体撮像装置及び撮像装置は、以下の実施の形態に限定されるものではない。以下の実施の形態における任意の構成要素を組み合わせて実現される別の実施の形態や、以下の実施の形態に対して本開示の主旨を逸脱しない範囲で当業者が思いつく各種変形を施して得られる変形例や、本開示に係る固体撮像装置または撮像装置を内蔵した各種機器も本開示に含まれる。
　また、以下の本開示において、平面方向とは、第１の半導体基板（第１のチップ）、第２の半導体基板（第２のチップ）、または第３の半導体基板（第３のチップ）において、基板表面と平行となる方向のことを表す。
　（実施の形態１）
　図１は、実施の形態１に係る固体撮像装置１の構成例を示すブロック図である。
　同図において、固体撮像装置１は、第１の半導体基板１０（第１のチップとも呼ぶ）と、第２の半導体基板２０（第２のチップとも呼ぶ）とを備える。第１の半導体基板１０は、画素アレイ部１２と、第１の接続部１３０とを備える。第２の半導体基板２０は、垂直走査部２１と、ＡＤ変換部２２と、メモリ部２３と、周辺部２４と、第２の接続部２３０と、パッド部２５０（ＰＡＤ部とも呼ぶ）とを備える。
　第１の半導体基板１０において、画素アレイ部１２は、行列状に配置された複数の画素１１を備える。
　第１の接続部１３０は、画素アレイ部１２からの信号を伝達するための複数の第１の接続電極１３９からなる。複数の第１の接続電極１３９は、第１の半導体基板１０の２面（表面と裏面）のうち、第２の半導体基板２０の表面に対向するよう裏面に接続している。また、第２の半導体基板２０上の垂直走査部２１は、第１の半導体基板１０上の画素アレイ部１２の画素行を走査する。
　垂直走査部２１により、画素アレイ部１２の画素のデータは、画素列毎の信号線にアナログ信号を出力する。
　ＡＤ変換部２２は、画素列毎に出力されたアナログ信号をデジタル信号に変換する。
　メモリ部２３は、ＡＤ変換部２２で変換されたデジタル信号を一時記憶する。
　周辺部２４は、データ処理部２５と、出力バッファ部２６と、制御回路２７と、ＰＬＬ（Phase Locked Loop）回路２８とを備える。
　データ処理部２５は、メモリ部２３に格納されたデータを最適なデータに変換し、かつ最適なタイミングで出力バッファ部２６を介して外部へ出力する。
　出力バッファ部２６は、データ処理部２５からのデータを外部へ出力する。
　制御回路２７は、垂直走査部２１と、ＡＤ変換部２２と、メモリ部２３と、データ処理部２５と、出力バッファ部２６とを制御する。
　ＰＬＬ回路２８は、パッド部２５０を介して入力されるマスタークロック信号ＭＣＬＫに基づいて内部基準クロック信号を生成する。
　第２の接続部２３０は、複数の第２の接続電極２３９からなる。
　複数の第２の接続電極２３９は、第２の半導体基板２０の２面（表面と裏面）のうち第１の半導体基板１０の裏面に対向するよう表面に露出し、複数の第１の接続電極１３９に対向する位置に配置され、複数の第１の接続電極１３９と電気的かつ物理的に接続される。
　パッド部２５０は、外部と電気的に接続するための複数のパッド電極２５９からなる。
　複数の第１の接続電極１３９および、複数の第２の接続電極２３９のそれぞれのサイズは、固体撮像装置１の平面視においてパッド電極２５９よりも小さい。
　上記の第１の半導体基板１０は、第２の半導体基板２０と実質的に同じサイズである。
　第１の半導体基板１０と、第２の半導体基板２０は、第１の接続部１３０と、第２の接続部２３０とが電気的な接続によって積層されている。また、第１の半導体基板１０は、パッド電極を有しない。なお、実質的に同じサイズというのは、完全に同じサイズでもよいし、人の目から見て同じと感じられるサイズであればよい。
　固体撮像装置１に供給されるアナログ電源ＡＶＤＤと、アナロググラウンドＡＧＮＤと、デジタル電源ＶＤＤと、デジタルグラウンドＧＮＤと、ＰＬＬ回路２８で必要なマスタークロック信号ＭＣＬＫと、固体撮像装置１の制御をつかさどる外部信号ＳＤＩ、ＳＣＫは、パッド部２５０を介して、まず第２の半導体基板２０に供給され、第１の半導体基板１０はパッド電極を有していないので、上記の電源、グラウンド、外部信号等は、第１の半導体基板１０には直接供給されず、第２の半導体基板２０を介して供給される。上記に図示していない信号についても同様である。
　図２は、実施の形態１に係る第１の半導体基板１０のレイアウト例１を示す図である。
　同図において、第１の半導体基板１０は、複数の画素１１が行列状に配置された画素アレイ部１２と、第１の接続領域１３０ａ、１３０ｂ、１３０ｃおよび１３０ｄとを有する。なお、画素アレイ部１２において、行方向つまり同図の横方向における画素の並びを画素行と呼び、列方向つまり同図の縦方向における画素の並びを画素列と呼ぶ。
　図１に示した第１の接続部１３０は、４つの第１の接続領域１３０ａ、１３０ｂ、１３０ｃ、１３０ｄに分割配置される。すなわち、複数の第１の接続部１３０は、４つの第１の接続領域１３０ａ、１３０ｂ、１３０ｃ、１３０ｄに分散配置される。複数の第１の接続電極１３９のそれぞれは、第２の接続電極２３９に接続可能なビア（ＶＩＡとも呼ぶ）、もしくはＴＳＶとして形成される。
　また、第１の半導体基板１０において、第１の接続領域１３０ａ、１３０ｂ、１３０ｃ、１３０ｄは、第１のチップの４辺に沿って端に配置されている。画素アレイ部１２は、第１の接続領域１３０ａ、１３０ｂ、１３０ｃ、１３０ｄよりも内側の領域に配置される。
　なお、第１の接続領域１３０ａと、第１の接続領域１３０ｂの大半は、各画素列の出力を第２の半導体基板２０に渡す第１の接続電極１３９群と、画素アレイ部１２の電源とグラウンドを受け取る第１の接続電極１３９群とを含む。第１の接続領域１３０ｃと第１の接続領域１３０ｄの大半は各画素行を制御するための信号を第２の半導体基板２０から受け取る第１の接続電極１３９群と、画素アレイ部１２の電源と、グラウンドと、を受け取る第１の接続電極１３９群とを含む。
　更に、第１の接続部１３０は、第１の接続領域１３０ａ、１３０ｂ、１３０ｃ、１３０ｄのうち、１３０ａと１３０ｂのどちらか一方と、１３０ｃと１３０ｄのどちらか一方の少なくとも２つに分割した構成をとってもよい。
　また、第１の接続領域１３０ａ、１３０ｂ、１３０ｃ、１３０ｄのそれぞれに配置された第１の接続電極１３９の個数は１個もしくは複数個のどちらでもよく、物理的に配置できればいくつでもよい。また、固体撮像装置１の平面視において、第１の接続電極１３９の１個あたりのサイズはパッド電極２５９の１個あたりのサイズに対して非常に小さく無視できる。第１の接続領域１３０ａ、１３０ｂ、１３０ｃ、１３０ｄの領域において、第１の接続電極１３９が配置されていない一部の領域、つまり空き領域については、空き領域内に収まるサイズであれば、画素以外の機能ブロックを配置してもよい。
　上記の構成により、第１の半導体基板１０の端に第１の接続領域１３０ａ、１３０ｂ、１３０ｃ、１３０ｄを配置し、第１の半導体基板１０から外部と電気的に接続可能なパッド電極２５９を無くすことで、チップサイズに占める画素アレイ部の割合を増加させることができ、高画素化とチップの小型化とを両立することができ、画素アレイ部１２に配置されている画素１１の画素数を増やすことが可能となる。
　図３は、実施の形態１に係る第２の半導体基板２０のレイアウト例１を示す図である。
　同図において、第２の半導体基板２０は、垂直走査部２１と、ＡＤ変換部２２と、メモリ部２３と、周辺部２４と、パッド部２５０と、第２の接続領域２３０ａ、２３０ｂ、２３０ｃおよび２３０ｄとで構成されている。
　図１に示した第２の接続部２３０は、４つの第２の接続領域２３０ａ、２３０ｂ、２３０ｃ、２３０ｄに分割されている。すなわち、複数の第２の接続電極２３９は、４つの第２の接続領域２３０ａ、２３０ｂ、２３０ｃ、２３０ｄに分散配置されている。複数の第２の接続電極２３９のそれぞれは、第１の接続電極１３９に接続可能なＶＩＡ、もしくはＴＳＶとして形成される。
　なお、第２の接続部２３０は、第２の接続領域２３０ａ、２３０ｂ、２３０ｃ、２３０ｄのうち、２３０ａと２３０ｂのどちらか一方と、２３０ｃと２３０ｄのどちらか一方の少なくとも２つに分割した構成をとってもよい。
　なお、第２の接続領域２３０ａ、２３０ｂ、２３０ｃ、２３０ｄに配置される第２の接続電極２３９の個数は、第１の半導体基板１０と接続が可能であればいくつでもよい。また、固体撮像装置１の平面視において、第２の接続電極２３９の１個あたりのサイズはパッド電極２５９の１個あたりのサイズに対して非常に小さく無視できる。第２の半導体基板２０おいて、垂直走査部２１と、ＡＤ変換部２２と、メモリ部２３と、周辺部２４と、パッド部２５０は、第２の接続領域２３０ａ、２３０ｂ、２３０ｃ、２３０ｄよりも内側の領域に配置される。
　更に、垂直走査部２１は第２の接続領域２３０ｃ側もしくは第２の接続領域２３０ｄ側のどちらか一方に配置してもよいし、第２の接続領域２３０ｃ側と、第２の接続領域２３０ｄ側の双方に１つずつ配置してもよい。なお、双方に１つずつ配置した場合は、２つの垂直走査部２１は同じ構成とする。この場合、画素アレイ部１２の複数の画素行には、左右両側から同じタイミングの走査信号が供給してもよい。その場合、画素アレイ部１２の左側には、同図左の垂直走査部２１から第２の接続領域２３０ｃおよび第１の接続領域１３０ｃを介して走査信号が供給され、複数の画素行の右側には、同図右の垂直走査部２１から第２の接続領域２３０ｄおよび第１の接続領域１３０ｄを介して走査信号が供給されることになる。これにより、例えば、画素行の左右端部での走査信号の電圧降下の差を抑制できる。
　第２の半導体基板２０おいて、ＡＤ変換部２２は第２の接続領域２３０ａ側もしくは第２の接続領域２３０ｂ側のどちらか一方に配置される。メモリ部２３はＡＤ変換部２２に隣接し、ＡＤ変換部２２よりも内側の領域に配置される。周辺部２４はＡＤ変換部２２が第２の接続領域２３０ａ側に隣接して配置された場合は、第２の接続領域２３０ｂ側に配置され、ＡＤ変換部２２が第２の接続領域２３０ｂ側に隣接して配置された場合は、第２の接続領域２３０ａ側に配置される。なお、第２の半導体基板２０上の空き領域には周辺部２４の一部を配置する。パッド部２５０はメモリ部２３と周辺部２４に隣接し、チップの中央付近に配置する。パッド電極２５９は、第２の半導体基板２０の裏面に露出するように配置される。言い換えれば、パッド電極２５９は、第２の半導体基板２０の２面（表面と裏面）のうち第１の半導体基板１０と対抗しない面（裏面）に露出するように配置される。なお、パッド部２５０に配置しているパッド電極２５９の個数は、例えば、電源２個、グラウンド２個、外部信号６個の計１０個のパッドが存在した場合は、チップの中央付近に１０個配置すればよい。なお、パッド電極２５９の数１０個は一つの例であり、１０個に限らず、必要に応じた個数を配置すればよい。
　図４は、実施の形態１に係る固体撮像装置１のパッケージ構成例を示す分解斜視図である。
　同図において、固体撮像装置１は、カバー板４１と、トップレンズ層４２と、カラーフィルタ層４３と、第１の半導体基板１０と、第２の半導体基板２０と、実装基板５０とを備える。カバー板４１と、トップレンズ層４２と、カラーフィルタ層４３と、第１の半導体基板１０と、第２の半導体基板２０と、実装基板５０は、実質的に同じサイズであり、上から下にこの順に積層される。
　実装基板５０は、第２の半導体基板２０の下に積層され、実装基板５０の裏面には複数の半田ボール５１を有する。
　なお、カラーフィルタ層４３を入れた場合と、カラーフィルタ層４３を入れない場合において、双方の段差を打ち消す手段の一つとして、透明な段差調整用層を入れてもよい。
　更に、図４の固体撮像装置１の断面構造の詳細について具体的に説明する。
　図５は、実施の形態１に係る固体撮像装置の断面構造例を示す図である。同図は、図２および図３の２点鎖線における断面構造の例を表す。
　同図において、第１の半導体基板１０の上には、最上面にカバー板４１と、カバー板４１の下にトップレンズ層４２と、トップレンズ層４２の下にカラーフィルタ層４３が配置されている。
　カバー板４１は、最上面に位置する透光性の高い透明な板であり、例えばガラスまたは樹脂製である。
　トップレンズ層４２は、カバー板４１の下に積層され、複数の画素１１に対応する複数のマイクロレンズを有する。各マイクロレンズは入射する光を、対応する画素１１に集光する。
　カラーフィルタ層４３は、トップレンズ層４２の下に積層され、複数の画素１１に対応する複数のカラーフィルタを有する。各カラーフィルタは、Ｒ、Ｇ、Ｂの何れかの色もしくは他の色に対応する。
　第１の半導体基板１０は、カラーフィルタ層４３の下に積層される。第１の半導体基板１０内の周辺の領域には第１の接続部１３０を構成する第１の接続電極１３９が形成され、周辺の領域よりも内側の領域には画素アレイ部１２が形成される。
　第１の半導体基板１０の画素アレイ部１２が形成される領域には、シリコン基板１９８上に、光電変換する複数のフォトダイオード３００と、複数のフォトダイオード３００を制御する複数のゲート３０１と、ゲート３０１を制御するために、複数の第１の配線３０２と、複数の第２の配線３０３とを有する。また、画素アレイ部１２が形成される領域にはゲート３０１と、第１の配線３０２と、第２の配線３０３とを適宜接続するビアも含まれる。
　第１の半導体基板１０の周辺の領域には、第１の接続電極１３９がビア（ＶＩＡ）またはＴＳＶにより形成される。ここで、ＶＩＡは、異なる配線層の配線同士を垂直方向に接続するように形成された電極である。配線層は、シリコン基板内部の配線層、表面の配線層、裏面の配線層を含む。なお、ここでいうシリコン基板は、第１の半導体基板１０、第２の半導体基板２０が該当する。
　また、ＴＳＶ(Through Silicon Via)は、シリコン貫通電極またはシリコン貫通配線と呼ばれるビアの一種である。ＴＳＶは周知の技術により製造される。本明細書では、ＴＳＶは、必ずしもシリコン基板の表面から裏面まで貫通していなくてもよく、シリコン基板の表面または裏面からシリコン基板内部の配線層までを接続するビアであってもよい。図５の第１の接続電極１３９は、３つの部分から構成される。１つ目は、第１の半導体基板１０の２面のうち第２の半導体基板２０に対向する面の配線層に形成された配線または電極である。２つ目は、第１の半導体基板１０内部の配線層に形成された配線または電極である。３つ目は、１つ目と２つ目の配線または電極の間を接続するビアまたはＴＳＶである。第１の接続電極１３９は、第１の半導体基板１０の２面のうち第２の半導体基板２０に対向する面に露出し、第２の半導体基板２０の第２の接続電極２３９と電気的にも物理的にも接続されている。
　第２の半導体基板２０は、第１の半導体基板１０の下に積層される。第２の半導体基板２０には、シリコン基板２９８上に、垂直走査部２１、ＡＤ変換部２２、メモリ部２３、周辺部２４を構成するための各機能ブロックを制御するために必要不可欠な複数の拡散層２９９と、拡散層２９９を制御する複数のゲート２００と、ゲート２００を制御するための複数の第１の配線２０１と、複数の第２の配線２０２と、複数の第３の配線２０３と、複数の第４の配線２０４がチップ一様に配置されている。また、第２の半導体基板２０の周辺の領域には、第２の接続部２３０を構成する第２の接続電極２３９がビアまたはＴＳＶにより形成される。図５の第２の接続電極２３９は、３つの部分から構成される。１つ目は、第２の半導体基板２０の２面のうち第１の半導体基板１０に対向する面の配線層に形成された配線または電極である。２つ目は、第２の半導体基板２０内部の配線層に形成された配線または電極である。３つ目は、１つ目と２つ目の配線または電極の間を接続するビアまたはＴＳＶである。第２の接続電極２３９は、第２の半導体基板２０の２面のうち第１の半導体基板１０に対向する面に露出し、第１の半導体基板１０の第１の接続電極１３９と電気的にも物理的にも接続されている。
　第２の半導体基板２０の裏面の中央を含む領域には、第２の半導体基板２０と実装基板５０を電気的に接続するパッド部２５０を構成するパッド電極２５９が配置される。パッド電極２５９は、実装基板５０の接続電極５２と電気的かつ物理的に接続される。
　なお、拡散層２９９と、ゲート２００と、第１の配線２０１と、第２の配線２０２と、第３の配線２０３と、第４の配線２０４は、ビアにより接続され、パッド電極２５９はＴＳＶにより第１の配線２０１と接続されている。また、パッド電極２５９の上空を除き、拡散層２９９、ゲート２００、第１の配線２０１、第２の配線２０２、第３の配線２０３、第４の配線２０４は、この順にチップ内に積層される。
　第２の半導体基板２０の下に実装基板５０が配置されている。実装基板５０は、第２の半導体基板２０の下に積層され、実装基板５０の裏面には複数の半田ボール５１を有する。実装基板５０は、チップの中央付近に第２の半導体基板２０と接続する接続電極５２が配置されている。実装基板５０はさらに、接続電極５２と裏面に配置された半田ボール５１を接続するための配線５３を備える。同図の配線５３は、実装基板５０の表面から裏面にまでを貫通するシリコン貫通配線（ＴＳＶ）を含んでいてもよい。
　なお、第１の半導体基板１０と、第２の半導体基板２０との貼り合わせた場合において、例えば、基板の表面をプラズマで活性化して（プラズマ処理して）接合するプラズマ活性化接合、および、接着剤による接合などを用いることができる。
　上述の構成により、第２の半導体基板２０にパッド部２５０を配置することで、第１の半導体基板１０にパッド電極がなく、画素数を増加し、高画素化が可能となる。また、固体撮像装置１が、第１の半導体基板１０と第２の半導体基板２０を含むことで、第２の半導体基板２０で発生するノイズが、第１の半導体基板１０に伝播することがなくなり、ランダムノイズなどのノイズを抑制することができる。
　さらに、第２の半導体基板２０では、パッド電極２５９を上下左右の４辺に分散配置するのではなく、第２の半導体基板２０の中央付近に配置している。例えば、複数の電源とグラウンドを集約することでパッド電極２５９の数が抑制でき、チップの小型化を実現できる。
　また、カバー板４１と、トップレンズ層４２と、カラーフィルタ層４３と、第１の半導体基板１０と、第２の半導体基板２０と、実装基板５０とで構成された固体撮像装置１は、ＴＳＶを用いたＣＳＰの実装技術を用いることで、実装形態も含めたサイズの小型化を実現することができる。
　以上、図面を用いて説明した実施の形態１に係る固体撮像装置１によれば、画素アレイ部１２の面積拡大（高画素化）とともに、第２の半導体基板２０で発生したノイズを第１の半導体基板１０に伝播しない構成にすることで、ランダムノイズなどのノイズを抑制することができる。さらに、第１の半導体基板１０上のチップ端に第１の接続部１３０と、第２の半導体基板２０上のチップ端に第２の接続部２３０と、第２の半導体基板２０上の中央付近もしくは下端に外部との接続可能なパッド部２５０を配置することで、第１の半導体基板１０上の上下左右に分散配置されていた複数のパッド電極２５９を第２の半導体基板２０に集約することができ、チップを小型化することができる。
　（実施の形態１の変形例１）
　実施の形態１の変形例１における固体撮像装置１は、図１、２、４、５と同じであるが、次の点が異なっている。すなわち、第２の半導体基板２０が図３ではなく図６のレイアウト例２に対応する点が異なっている。以下、異なる点を中心に説明する。
　図６は、実施の形態１の変形例１に係る第２の半導体基板２０のレイアウト例２を示す図である。
　同図において、第２の半導体基板２０は、図３と比べて、周辺部２４の代わりに周辺回路２４Ａおよび周辺回路２４Ｂの２つが配置される点と、ＡＤ変換部２２およびメモリ部２３の配置領域が少し小さくなっている点とが異なっている。周辺回路２４Ａおよび周辺回路２４Ｂは、周辺部２４を２つに分割した回路である。つまり、周辺回路２４Ａは、図３の周辺部２４の一部分の回路に対応する。周辺回路２４Ｂは、周辺部２４の残りの部分の回路に対応する。ＡＤ変換部２２およびメモリ部２３の配置領域は、図３よりも少し小さくなっているが、機能的には図３と同じである。
　周辺回路２４Ａは、ＡＤ変換部２２の位置によって、第２の接続領域２３０ａ側もしくは第２の接続領域２３０ｂ側に配置される。周辺回路２４Ｂは、メモリ部２３に隣接し、メモリ部２３よりも内側に配置される。パッド部２５０は、チップ中央付近に配置され、周辺回路２４Ａと周辺回路２４Ｂとに挟まれる形で配置する。
　なお、周辺回路２４Ａと周辺回路２４Ｂの面積は周辺回路２４Ａの面積よりも大きい関係で、更に、周辺回路２４Ａと周辺回路２４Ｂを構成する個々の機能ブロックは、チップ上の熱（動作上に発生した熱）分布の偏りを打ち消すために、周辺回路２４Ａと、周辺回路２４Ｂとに分散配置する。また、ＡＤ変換部２２と、メモリ部２３と、周辺回路２４Ａとの３つの発熱量を足した発熱量と、周辺回路２４Ｂの発熱量はほぼ同一となり、チップ上の発熱は一様となる。
　上述の構成により、第１の半導体基板１０と第２の半導体基板２０を積層した場合において、下層にある第２の半導体基板２０上で発生した熱が一様となるため、上層にある第１の半導体基板１０上が受ける発熱も一様となり、画像にムラがなくなる。すなわち画質の低下を抑制することができる。
　（実施の形態１の変形例２）
　実施の形態１の変形例２における固体撮像装置１は、図１、２、４、５と同じであるが、次の点が異なっている。すなわち、第２の半導体基板２０が図３ではなく図７のレイアウト例３に対応する点が異なっている。以下、異なる点を中心に説明する。
　図７は、実施の形態１の変形例２に係る第２の半導体基板２０のレイアウト例３を示す図である。
　同図において、第２の半導体基板２０は、図３と比べて、ＡＤ変換部２２、メモリ部２３および周辺部２４がそれぞれ２つに分割されて配置される点が異なっている。すなわち、ＡＤ変換部２２の代わりに第１のＡＤ変換回路２２ａおよび第２のＡＤ変換回路２２ｂが配置される。メモリ部２３の代わりに第１のメモリ回路２３ａおよび第２のメモリ回路２３ｂが配置される。周辺部２４の代わりに第１の周辺回路２４ａおよび第２の周辺回路２４ｂが配置される。
　ＡＤ変換部２２、メモリ部２３および周辺部２４は、例えば、画素アレイ部１２の画素列の総数の半分ずつに対応するように分割される。例えば、第１のＡＤ変換回路２２ａ、第１のメモリ回路２３ａおよび第１の周辺回路２４ａは、奇数の画素列の信号に対応し、第２のＡＤ変換回路２２ｂ、第２のメモリ回路２３ｂおよび第２周辺回路２４ｂは、偶数の画素列の信号に対応する。
　また、第２の接続領域２３０ａからパッド部２５０にかけて、第１のＡＤ変換回路２２ａ、第１のメモリ回路２３ａ、第１の周辺回路２４ａがこの順に配置される。同様に、第２の接続領域２３０ｂからパッド部２５０にかけて、第２のＡＤ変換回路２２ｂ、第２のメモリ回路２３ｂ、第２の周辺回路２４ｂがこの順に配置される。
　第１の周辺回路２４ａは、第１のメモリ回路２３ａに隣接し、第１のメモリ回路２３ａよりも、第２の半導体基板２０の内側に配置される。第２の周辺回路２４ｂは、第２のメモリ回路２３ｂに隣接し、第２のメモリ回路２３ｂよりも、第２の半導体基板２０の内側に配置される。パッド部２５０は、第１の周辺回路２４ａと第２の周辺回路２４ｂとに挟まれるように隣接し、チップの中央付近に配置される。
　なお、第１のＡＤ変換回路２２ａと、第２のＡＤ変換回路２２ｂは、同じ構成でよい。第１のメモリ回路２３ａと、第２のメモリ回路２３ｂは、同じ構成でよい。第１周辺回路２４ａと、第２周辺回路２４ｂは、同じ構成とは限らない。
　上述の構成により、上下対称にほぼ同じ構成の機能ブロックを配置することで、第２の半導体基板２０のチップ全体の熱分布を一様にすることができ、第１の半導体基板１０にある画素アレイ部１２は、下層にある第２の半導体基板２０で発生した熱の影響を受けにくくなり、画像ムラが少なくなる。更に、チップの上下にＡＤ変換部２２とメモリ部２３を配置（搭載）したことで、全画素の読出し時間を従来比で１／２となり、より高速化を実現することができる。
　以上説明してきたように、実施の形態１に係る固体撮像装置１は、複数の画素１１が行列状に配置された画素アレイ部１２、および、第１の接続部１３０を有する第１の半導体基板１０と、外部と電気的に接続するための複数のパッド電極２５９からなるパッド部２５０、および、第２の接続部２３０とを有し、画素アレイ部１２を制御する第２の半導体基板２０とを備える。第１の半導体基板１０と、第２の半導体基板２０とは、第１の接続部１３０と、第２の接続部２３０との電気的な接続によって積層されている。第１の半導体基板１０は、第２の半導体基板２０と実質的に同じサイズであり、第１の半導体基板１０は、パッド電極を有しない。
　これにより、チップサイズに占める画素アレイ部の割合を増加させることができ、高画素化と、チップの小型化とを両立することができる。
　ここで、第２の半導体基板２０上には、ＡＤ変換２２によりデジタル信号化されたデータ（画素データ）を外部へ出力する出力バッファ部２６と、出力バッファ部２６を制御する制御回路２７とを備え、第２の半導体基板２０において、パッド部２５０、出力バッファ部２６、および制御回路２７は、固体撮像装置１の平面視において第２の接続部２３０よりも中心側に配置してもよい。
　これによれば、第２の半導体基板２０上に、複数のパッド電極２５９をチップの４辺に分散配置するのではなく、中心付近に集約することができ、チップを小型化することができる。
　ここで、第１の接続部１３０は、画素アレイ部１２との間で信号を伝達するための複数の第１の接続電極１３９からなり、複数の第１の接続電極１３９は、第１の半導体基板１０の２面（表面と裏面）のうち第２の半導体基板２０に対向する面（裏面）に露出し、第２の接続部２３０は、複数の第２の接続電極２３９からなり、複数の第２の接続電極２３９は、第２の半導体基板２０の２面（表面と裏面）のうち第１の半導体基板１０に対向する面（表面）に露出し、複数の第１の接続電極１３９に対向する位置に配置され、複数の第１の接続電極１３９と電気的に接続され、複数の第１の接続電極１３９および複数の第２の接続電極２３９それぞれのサイズは、平面視においてパッド電極より小さくてもよい。
　ここで、複数の第１の接続電極１３９は、複数の第１の接続領域１３０ａ～１３０ｄに分散配置され、複数の第１の接続領域１３０ａ～１３０ｄは、平面視において、第１の半導体基板の４辺のうちの２以上の辺に沿って形成された２以上の第１の接続領域を含んでいてもよい。
　ここで、複数の第１の接続電極１３９の数は、画素アレイ部１２の画素行数と画素列数との合計よりも多くてもよい。
　ここで、複数の第１の接続電極の数は、画素アレイ部１２における画素列数よりも多くてもよい。
　ここで、第２の半導体基板２０は、画素アレイ部１２の画素行を走査する垂直走査部２１と、画素アレイ部１２の画素列毎の信号をアナログ信号からデジタル信号に変換するＡＤ変換部２２と、ＡＤ変換後の信号をパッド部２５０経由で外部へ出力する出力バッファ部２６と、垂直走査部２１とＡＤ変換部２２とを制御する制御回路２７とを有し、第２の半導体基板２０において、垂直走査部２１及びＡＤ変換部２２は、上記平面視において第２の接続部２３０よりも中心側に配置されてもよい。
　ここで、パッド部２５０は、アナログ用の電源電圧を受けるパッド電極と、デジタル用の電源電圧を受けるパッド電極と、アナログ用のグラウンド線に接続されるパッド電極と、デジタル用のグラウンド線に接続されるパッド電極と、固体撮像装置を制御する各種制御信号をシリアルデータとして受けるパッド電極と、シリアルデータのタイミングを規定するクロック信号を受けるパッド電極と、マスタークロック信号を受けるパッド電極と、出力バッファ部からの信号を出力するパッド電極とを含んでいてもよい。
　ここで、固体撮像装置１は、さらに、第１の半導体基板１０および第２の半導体基板２０は実質的に同じサイズであり、第２の半導体基板２０を実装する表面を有する実装基板５０を備えてもよい。実装基板５０は、実装基板５０の裏面に装着された複数の半田ボール５１と、実装基板５０の表面に露出し、第２の半導体基板２０の複数のパッド電極２５９に対向する位置に配置され、複数のパッド電極２５９を接続する複数の接続電極５２と、複数の接続電極５２と複数の半田ボール５１とをそれぞれ接続する複数の配線５３とを有してもよい。
　ここで、複数の接続電極５２は、平面視において実装基板の中央を含む領域に配置されていてもよい。
　ここで、実装基板５０の複数の配線５３は、実装基板５０の表面から裏面まで実装基板を貫通する貫通配線を含んでいてもよい。
　ここで、実装基板５０の複数の接続電極５２はパッド電極であってもよい。
　ここで、固体撮像装置１は、さらに、透明なカバー板４１と、カバー板４１の下に積層され複数の画素１１に対応する複数のマイクロレンズを有するトップレンズ層４２と、トップレンズ層４２の下に積層され複数の画素１１に対応する複数のカラーフィルタを有するカラーフィルタ層４３とを有し、第１の半導体基板１０は、カラーフィルタ層４３の下に積層され、カバー板４１、トップレンズ層４２およびカラーフィルタ層４３は、第１の半導体基板１０および第２の半導体基板２０と実質的に同じサイズであってもよい。
　ここで、パッド部２５０は、平面視において第２の半導体基板の２０中央を含む領域に配置されてもよい。
　ここで、パッド部２５０は、第２の半導体基板２０の裏面に配置されてもよい。
　（実施の形態２）
　図８は、実施の形態１に係る固体撮像装置１の構成例を示す図である。同図において、固体撮像装置１は、図１と比べて、垂直走査部２１が第２の半導体基板２０ではなく第１の半導体基板１０に備えられる点が異なっている。以下、異なる点を中心に説明する。
　垂直走査部２１は、実施の形態１では第２の接続部２３０および第１の接続部１３０を介して画素アレイ部１２に各種走査信号を供給していたが、実施の形態２では画素アレイ部１２に各種走査信号を直接供給する。そのため、図８における第１の接続部１３０の第１の接続電極１３９の総数は、図１よりも少なくなる。同様に図８における第２の接続部２３０の第２の接続電極２３９の総数は、図１よりも少なくなる。
　図９は、実施の形態２に係る第１の半導体基板１０のレイアウト例１を示す図である。
　同図において、第１の半導体基板１０は、図２と比べて、第１の接続領域１３０ｃと画素アレイ部１２との間に垂直走査部２１が追加された点と、第１の接続領域１３０ｄと画素アレイ部１２との間に垂直走査部２１が追加された点とが異なる。以下異なる点を中心に説明する。
　２つの垂直走査部２１は、同じ構成でよく、画素アレイ部１２の左右に、同じタイミングで各種走査信号を供給する。なお、固体撮像装置１は、垂直走査部２１を１つ備える構成でもよい。
　上述の構成により、固体撮像装置１は、垂直走査部２１と画素アレイ部１２とを同じ第１の半導体基板１０上に備える。垂直走査部２１と画素アレイ部１２は双方の電源とグラウンドを共通にする、すなわち共通インピーダンスを持つ。これにより、画素アレイ部１２を走査している期間中に、垂直走査部２１と、各々の画素１１が、同じ電源とグラウンドの揺れになり、ランダムノイズやＲＴＳ（Random Telegraph Signal）ノイズなどのノイズを低減することができる。
　図１０は、実施の形態２に係る第１の半導体基板１０のレイアウト例２を示す図である。同図の第１の半導体基板１０は、図９と比べて、第１の接続領域１３０ｃおよび第１の接続領域１３０ｄが削除された点が主に異なっている。以下異なる点を中心に説明する。
　第１の接続領域１３０ｃおよび第１の接続領域１３０ｄの削除に伴って、２つの垂直走査部２１は、図９と比べて、第１の半導体基板１０の端辺側に配置されている。これにより、画素アレイ部１２の配置領域は、図９よりも左右に拡大されている。
　上述の構成により、画素アレイ部１２の配置領域は、図９よりも拡大され、より高画素化することができる。
　図１１は、実施の形態２に係る第２の半導体基板２０のレイアウト例１を示す図である。同図において、第２の半導体基板２０は、図３と比べて、垂直走査部２１が削除された点が異なっている。以下異なる点を中心に説明する。図１１において、垂直走査部２１が削除された空き領域には、例えば、周辺部２４の一部の機能ブロックを配置することができる。
　図１２は、実施の形態２に係る第２の半導体基板２０のレイアウト例２を示す図である。同図において、第２の半導体基板２０は、図６と比べて、垂直走査部２１が削除された点が異なっている。以下異なる点を中心に説明する。図１２において、垂直走査部２１が削除された空き領域には、例えば、周辺回路２４Ａの一部の機能ブロックや、周辺回路２４Ｂの一部の機能ブロックなどを配置することができる。
　図１３は、実施の形態２に係る第２の半導体基板２０のレイアウト例３を示す図である。同図において、第２の半導体基板２０は、図７と比べて、垂直走査部２１が削除された点が異なっている。以下異なる点を中心に説明する。図１３において、垂直走査部２１が削除された空き領域には、例えば、第１周辺回路２４ａの一部の機能ブロックや、第２周辺回路２４ｂの一部の機能ブロックなどを配置することができる。
　上述の図１１、図１２、図１３に示した第２の半導体基板２０のレイアウト例１、２、３では、垂直走査部２１は図９と図１０に示す第１の半導体基板１０上に配置されていることを前提とし、第２の半導体基板２０には配置されない。図１１、図１２、図１３において、固体撮像装置１は、第１の接続部１３０と第２の接続部２３０の間で各種走査信号を伝達する必要がなく、実施の形態１と比べて、第１の接続電極１３９および第２の接続電極２３９の総数を大きく減少させることができる。その結果、第２の半導体基板２０上にある第２の接続領域２３０ｃと第２の接続領域２３０ｄは、いずれか一方を削除、もしくは双方を削除してもよい。
　上述の構成により、第２の半導体基板２０上の発熱を抑制することができる。
　以上、図面を用いて説明した実施の形態２に係る固体撮像装置１によれば、第１の半導体基板１０は、複数の画素１１が２次元状に配置された画素アレイ部１２と、画素アレイ部１２を制御する垂直走査部２１と、チップ端に第１の半導体基板１０と第２の半導体基板２０とを接続する第１の接続部１３０とで構成される。第１の半導体基板１０上の画素アレイ部１２と垂直走査部２１の電源とグラウンドを共通化することで、ランダムノイズなどの主要なノイズを低減することができる。また、第１の半導体基板１０のチップ左右端に配置された第１の接続領域１３０ｃと第１の接続領域１３０ｄに代わり、垂直走査部２１を配置し、さらにチップの上下端に配置された第１の接続領域１３０ａと第１の接続領域１３０ｂから垂直走査部２１の制御信号と、電源と、グラウンドを受け取ることで、画素数の低減を抑制しつつ、チップを小型化することができる。第２の半導体基板２０上の発熱も抑制することができる。
　以上説明してきたように、実施の形態２に係る固体撮像装置１において、第１の半導体基板１０は、画素アレイ部１２の画素行を走査する垂直走査部２１を有し、第２の半導体基板２０は、画素アレイ部１２の画素列毎のアナログ信号をデジタル信号に変換するＡＤ変換部２２と、ＡＤ変換後の信号をパッド部２５０経由で外部へ出力する出力バッファ部２６と、ＡＤ変換部２２を制御する制御回路２７とを有し、垂直走査部２１は、平面視において第１の接続部１３０よりも、第１の半導体基板１０の中心側に配置され、ＡＤ変換部２２は、平面視において第２の接続部２３０よりも第２の半導体基板２０の中心側に配置される。
　また、第１の半導体基板１０は、画素アレイ部１２の画素行を走査する垂直走査部２１を有し、第２の半導体基板２０は、画素アレイ部１２の画素列毎の信号をＡＤ変換するＡＤ変換部２２と、ＡＤ変換後の信号をパッド部２５０経由で外部へ出力する出力バッファ部２６と、ＡＤ変換部２２を制御する制御回路２７とを有し、垂直走査部２１は、平面視において第１の接続部１３０と重ならないように第１の半導体基板１０の周辺側に配置され、画素アレイ部１２は、平面視において垂直走査部２１および第１の接続部１３０よりも、第１の半導体基板１０の中心側に配置され、ＡＤ変換部２２は、平面視において第２の接続部２３０よりも、第２の半導体基板２０の中心側に配置されてもよい。
　（実施の形態３）
　図１４は、実施の形態３に係る固体撮像装置１の構成例を示す図である。同図において、固体撮像装置１は、図８と比べて、ＡＤ変換部２２が削除された点と、第１のＡＤ変換回路２２Ａおよび第２のＡＤ変換回路２２Ｂが追加された点とが異なる。以下異なる点を中心に説明する。
　第１のＡＤ変換回路２２Ａおよび第２のＡＤ変換回路２２Ｂは、ＡＤ変換部２２を２つに分割した回路である。つまり、第１のＡＤ変換回路２２Ａは、図８のＡＤ変換部２２の一部分の回路に対応する。第２のＡＤ変換回路２２Ｂは、ＡＤ変換部２２の残りの部分の回路に対応する。
　第１のＡＤ変換回路２２Ａは、例えば、図８のＡＤ変換部２２にあるアナログ機能の一部に対応し、画素１１から信号を読み出すのに必要な、画素列毎の定電流源回路などである。
　第２のＡＤ変換回路２２Ｂは、例えば、図８のＡＤ変換部２２から第１のＡＤ変換回路２２Ａを除いた回路構成である。
　図１５は、実施の形態３に係る第１の半導体基板１０に関するレイアウト例１を示す図である。
　同図において、第１の半導体基板１０は、図９と比べて、第１のＡＤ変換回路２２Ａａと第１のＡＤ変換回路２２Ａｂとが追加されている点が異なる。以下異なる点を中心に説明する。
　第１のＡＤ変換回路２２Ａａおよび第１のＡＤ変換回路２２Ａｂは、図１４の第１のＡＤ変換回路２２Ａを数量的に２つに分割した回路である。例えば、第１のＡＤ変換回路２２Ａａは奇数の画素列に対応し、第１のＡＤ変換回路２２Ａｂは偶数の画素列に対応する。この場合、第１のＡＤ変換回路２２Ａａと第１のＡＤ変換回路２２Ａｂとは、接続先が異なるが回路構成は同じである。さらに具体的には、図１４の第１のＡＤ変換回路２２Ａがｎ１個の定電流回路からなる場合、第１のＡＤ変換回路２２Ａａはｎ１／２個の定電流回路からなり、第１のＡＤ変換回路２２Ａｂもｎ１／２個の定電流回路からなる。
　なお、第１のＡＤ変換回路２２Ａａおよび第１のＡＤ変換回路２２Ａｂの一方を備え、他方を備えない場合には、当該一方の第１のＡＤ変換回路は第１のＡＤ変換回路２２Ａと同じ回路構成となる。
　なお、第１のＡＤ変換回路２２Ａａおよび第１のＡＤ変換回路２２Ａｂは、第１の接続領域１３０ａ、１３０ｂ、１３０ｃ、１３０ｄの４つのうちの何れか２つに沿って配置してもよい。また、第１のＡＤ変換回路２２Ａを数量的に４分割した第１のＡＤ変換回路２２Ａａ～２２Ａｄを、第１の接続領域１３０ａ、１３０ｂ、１３０ｃ、１３０ｄの４つに沿って配置してもよい。第１のＡＤ変換回路２２Ａを数量的に３分割した第１のＡＤ変換回路２２Ａａ～２２Ａｃを、第１の接続領域１３０ａ、１３０ｂ、１３０ｃ、１３０ｄのうちの３つに沿って配置してもよい。
　上述の構成により、第１のＡＤ変換回路２２Ａａ、２２Ａｂと画素アレイ部１２の電源とグラウンドを共通化することで、各々の画素１１の読出し期間中において、第１のＡＤ変換回路２２Ａａ、２２Ａｂと、各々の画素１１が、同じ電源とグラウンドの揺れとなり、ランダムノイズを抑制することができる。
　図１６は、実施の形態３に係る第１の半導体基板１０に関するレイアウト例２を示す図である。
　同図において、第１の半導体基板１０は、図１５と比べて、第１の接続領域１３０ｃと第１の接続領域１３０ｄとが削除された点が主に異なっている。以下異なる点を中心に説明する。
　第１の接続領域１３０ｃおよび第１の接続領域１３０ｄの削除に伴って、２つの垂直走査部２１は、図１５と比べて、第１の半導体基板１０の端辺側に配置されている。これにより、画素アレイ部１２の配置領域は、図１５よりも左右に拡大される。
　上述の構成により、画素アレイ部１２の配置領域は、図１５よりも拡大され、より高画素化することができる。
　図１７は、実施の形態３に係る第２の半導体基板２０のレイアウト例１を示す図である。同図において、第２の半導体基板２０は、図１１と比べて、ＡＤ変換部２２の代わりに第２のＡＤ変換回路２２Ｂを備える点が異なっている。以下異なる点を中心に説明する。
　第２のＡＤ変換回路２２Ｂは、上述したように、例えば、図８のＡＤ変換部２２から図１４の第１のＡＤ変換回路２２Ａを除いた回路構成である。より具体的には、第１のＡＤ変換回路２２Ａが画素列毎の定電流回路からなる場合には、第２のＡＤ変換回路２２Ｂは、図８のＡＤ変換部２２から、画素列毎の定電流回路を除外した回路構成である。
　図１８は、実施の形態３に係る第２の半導体基板２０のレイアウト例２を示す図である。同図において、第２の半導体基板２０は、図１２と比べて、ＡＤ変換部２２の代わりに第２のＡＤ変換回路２２Ｂを備える点が異なっている。以下異なる点を中心に説明する。
　第２のＡＤ変換回路２２Ｂについては、図１７において既に説明した通りである。
　図１９は実施の形態３に係る第２の半導体基板２０のレイアウト例３を示す図である。同図において、第２の半導体基板２０は、図１３と比べて、第１のＡＤ変換回路２２ａおよび第２のＡＤ変換回路２２ｂの代わりに、第２のＡＤ変換回路２２Ｂａおよび第２のＡＤ変換回路２２Ｂｂを備える点が異なる。以下異なる点を中心に説明する。
　第２のＡＤ変換回路２２Ｂａおよび第２のＡＤ変換回路２２Ｂｂは、図１４の第２のＡＤ変換回路２２Ｂを数量的に２つに分割した回路である。例えば、第２のＡＤ変換回路２２Ｂａは奇数の画素列に対応し、第２のＡＤ変換回路２２Ｂｂは偶数の画素列に対応する。この場合、第２のＡＤ変換回路２２Ｂａと第２のＡＤ変換回路２２Ｂｂとは、接続先が異なるが回路構成は同じである。
　上記の図１７、１８、１９は、実施の形態２に係る固体撮像装置１に対し、ＡＤ変換部２２の回路機能のうちの一部のアナログ機能を有する第１のＡＤ変換回路２２Ａを第１の半導体基板１０に配置したため、残りのＡＤ変換機能である第２のＡＤ変換回路２２Ｂを第２の半導体基板２０に配置する。
　上述の構成により、第１のＡＤ変換回路２２Ａを第１の半導体基板１０に配置することで、第２の半導体基板２０における発熱を抑制することができる。また、第１のＡＤ変換回路２２Ａを第１の半導体基板１０に配置することで、画素アレイ部１２と、定電流回路のアナロググラウンドを共通化することで、グラウンドの揺れとなり、ランダムノイズを抑制することができる。
　以上、図面を用いて説明した実施の形態３に係る固体撮像装置１によれば、第１の半導体基板１０は、複数の画素１１が２次元状に配置された画素アレイ部１２と、画素アレイ部１２を制御する垂直走査部２１と、ＡＤ変換部２２の一部のアナログ機能を有する第１のＡＤ変換回路２２Ａと、チップ端に第１の半導体基板１０と第２の半導体基板２０とを接続する第１の接続部１３０とで構成される。且つ第１の半導体基板１０上の画素アレイ部１２と垂直走査部２１とが、電源とグラウンドの共通化される。画素アレイ部１２と第１のＡＤ変換回路２２ａとが、電源とグラウンドの共通化される。これにより、ランダムノイズなどの主要なノイズを低減することができる。
　以上説明してきたように、実施の形態３に係る固体撮像装置１において、第１の半導体基板１０は、画素アレイ部１２の画素行を走査する垂直走査部２１と、画素アレイ部１２の画素列毎の信号に対して、ＡＤ変換の一部を分担する第１のＡＤ変換回路２２Ａとを有し、第２の半導体基板２０は、ＡＤ変換の他の部分を分担する第２のＡＤ変換回路２２Ｂと、ＡＤ変換後の信号を外部へ出力する出力バッファ部２６と、第２のＡＤ変換回路２２Ｂを制御する制御回路２７とを有し、垂直走査部２１および第１のＡＤ変換回路２２Ａは、平面視において第１の接続部１３０よりも第１の半導体基板１０の中心側に配置され、第２のＡＤ変換回路２２Ｂは、平面視において第２の接続部２３０よりも第１の半導体基板１０の中心側に配置される。
　また、第１の半導体基板１０は、画素アレイ部１２の画素行を走査する垂直走査部２１と、画素アレイ部１２の画素列毎の信号に対して、ＡＤ変換の一部を分担する第１のＡＤ変換回路２２Ａとを有し、第２の半導体基板２０は、ＡＤ変換の他の部分を分担する第２のＡＤ変換回路２２Ｂと、ＡＤ変換後の信号を外部へ出力する出力バッファ部２６と、第２のＡＤ変換回路２２Ｂを制御する制御回路２７とを有し、画素アレイ部１２は、平面視において垂直走査部２１、第１のＡＤ変換回路２２Ａ、及び第１の接続部１３０よりも、第１の半導体基板１０の中心側に配置され、第２のＡＤ変換回路２２Ｂは、平面視において第２の接続部２３０よりも、第２の半導体基板２０の中心側に配置されてもよい。
　（実施の形態４）
　実施の形態４における固体撮像装置１は、実施の形態１から３の何れかと同じである。実施の形態４では、実装基板５０の構成例について説明する。
　図２０は、実施の形態４に係る実装基板５０の表面に配置された接続部５５と裏面に配置された半田ボール５１との接続例を示す図である。
　同図において、実装基板５０は、実装基板５０の裏面に外部と電気的に接続可能な複数の半田ボール５１と、第２の半導体基板２０のパッド部２５０に接続される接続部５５と、半田ボール５１と接続部５５内の接続電極５２とを接続する配線５３とで構成されている。
　接続部５５は、複数の接続電極５２を備える。複数の接続電極５２は、第２の半導体基板２０の複数のパッド電極２５９と電気的かつ物理的にそれぞれ接続される。接続部５５は、固体撮像装置１の平面視において第２の半導体基板２０のパッド部２５０に対向する領域に形成される。つまり、複数の接続電極５２は、第２の半導体基板２０の複数のパッド電極２５９に対向する位置に形成される。
　まなお、接続電極５２とパッド電極２５９とを接続するＴＳＶ径（ＴＳＶ２とする）と、第１の接続電極１３９および第２の接続電極２３９のＴＳＶの径（ＴＳＶ１とする）は、少なくともＴＳＶ１＜ＴＳＶ２の関係である。ＴＳＶ２はサージなど電気的に大きな負荷がかかっても耐えうる形状となっている。また、ＴＳＶ接続しない場合は、接続電極５２としてパッド電極を設け、第２の半導体基板２０のパッド部２５０と重ね合わせて接続する。
　以上、図面を用いて説明した実施の形態４に係る固体撮像装置１によれば、接続部５５をチップの中央付近に配置することで、接続電極５２と、それぞれの半田ボール５１とを接続する配線５３をほぼ等長かつ等負荷に配線にすることができる。複数の配線５３は、半田ボール５１を含め、負荷を均一にすることができるうえ、第１の半導体基板１０と、第２の半導体基板２０と、実装基板５０を含めたＣＳＰにすることで、チップの小型化が実現できる。
　（実施の形態５）
　図２１は、実施の形態５に係る固体撮像装置１の構成例を示す図である。
　同図の固体撮像装置１は、実施の形態１から４の何れかの固体撮像装置と比べて、第２の半導体基板２０が１枚の半導体基板ではなく２枚の半導体基板の積層体として構成される点が異なる。以下異なる点を中心に説明する。
　第２の半導体基板２０は、第１のサブ基板２０Ａと第２のサブ基板２０Ｂとの積層体として構成される。第１のサブ基板２０Ａおよび第２のサブ基板２０Ｂは、第１の半導体基板１０と実質的に同じサイズである。
　第１のサブ基板２０Ａは、第２の接続部２３０を有する。第２の接続部２３０は、図２１では、第２の接続領域２３０ａ、２３０ｂ、２３０ｃ、２３０ｄに分割配置される。第２の接続部２３０に含まれる複数の第２の接続電極２３９は、第１のサブ基板２０Ａの表面から裏面まで貫通する貫通電極としてもよい。その場合は、第１のサブ基板２０Ａの表面にも裏面にも露出する。上記の接続以外でビアによる接続でもよい。これにより、複数の第２の接続電極２３９は、第１の半導体基板１０の複数の第１の接続電極１３９に接続されるだけでなく、さらに、第２のサブ基板２０Ｂの第３の接続部３３０を構成する複数の第３接続電極にも接続される。また、第１のサブ基板２０Ａは、垂直走査部２１、ＡＤ変換部２２、メモリ部２３、周辺部２４を有する。なお、第１のサブ基板２０Ａは、図８および図１４の第２の半導体基板２０のように、垂直走査部２１を備えなくてもよい。
　第２のサブ基板２０Ｂは、第２の接続部２３０と電気的に接続される第３の接続部３３０と、パッド部２５０とを有する。第３の接続部３３０は、図２１では、第３の接続領域３３０ａ、３３０ｂ、３３０ｃ、３３０ｄを含む。第３の接続部３３０は、複数の第３接続電極から構成される。複数の第３の接続電極は、第１のサブ基板２０Ａ裏面の複数の第２の接続電極２３９に対向する位置に形成される。パッド部２５０は、固体撮像装置１の平面視において第２のサブ基板２０Ｂの裏面の中心側に配置される。
　以上、図面を用いて説明した実施の形態５に係る固体撮像装置１によれば、第１の半導体基板１０と、第１のサブ基板２０Ａと、第２のサブ基板２０Ｂとを接続する第１の接続部１３０、第２の接続部２３０および第３の接続部３３０をチップの端に配置することで、チップの小型化を実現しつつ、第１の半導体基板１０上の高画素化と、第２のサブ基板２０Ｂに固体撮像装置１の性能を向上することができる新たな機能を追加することができる。例えば、第２のサブ基板２０Ｂは、フレームメモリ機能を持たせたＤＲＡＭなどを備えてもよい。
　以上説明してきたように、実施の形態５に係る固体撮像装置１において、第２の半導体基板２０は、第１のサブ基板２０Ａと第２のサブ基板２０Ｂとの積層体であり、第１のサブ基板２０Ａは、第２の接続部２３０を有し、第２のサブ基板２０Ｂは、第２の接続部２３０と電気的に接続される第３の接続部３３０と、パッド部２５０とを有し、パッド部２５０は、固体撮像装置１の平面視において第２のサブ基板２０Ｂの中心側に配置される。
　ここで、パッド部２５０は、平面視において第２のサブ基板２０Ｂの中央を含む領域に配置されてもよい。
　（実施の形態６）
　図２２は、実施の形態６に係る固体撮像装置１の構成例を示す図である。
　同図の固体撮像装置１は、実施の形態１から４の何れかの固体撮像装置と比べて、第２の半導体基板２０が１枚の半導体基板ではなく２枚の半導体基板の積層体として構成される点が異なる。以下異なる点を中心に説明する。
　第２の半導体基板２０は、第１のサブ基板２０Ａと第２のサブ基板２０Ｂとの積層体として構成される。
　第１のサブ基板２０Ａは、第２の接続部２３０と、追加の接続部２６０とを有する。
　第２の接続部２３０は、図２２では、第２の接続領域２３０ａ、２３０ｂ、２３０ｃ、２３０ｄに分割配置される。
　追加の接続部２６０は、複数の追加の接続電極を備える。複数の追加の接続電極は、第１のサブ基板２０Ａの裏面に露出し、第２のサブ基板２０Ｂ表面の第３の接続部３３０内の複数の第３の接続電極に電気的かつ物理的に接続される。また、第１のサブ基板２０Ａは、垂直走査部２１、ＡＤ変換部２２、メモリ部２３、周辺部２４を有する。なお、第１のサブ基板２０Ａは、図８および図１４の第２の半導体基板２０のように、垂直走査部２１を備えなくてもよい。
　第２のサブ基板２０Ｂは、第１のサブ基板２０Ａの追加の接続部２６０と電気的に接続される第３の接続部３３０と、パッド部２５０とを有する。
　第３の接続部３３０は、複数の第３の接続電極を備える。複数の第３の接続電極は、第２のサブ基板２０Ｂ表面に露出し、第１のサブ基板２０Ａ裏面の複数の追加接続電極に対向する位置に形成され、複数の追加の接続電極に電気的かつ物理的に接続される。
　パッド部２５０は、図２２では、パッド部２５０ａ、２５０ｂ、２５０ｃ、２５０ｄを含み、固体撮像装置１の平面視において第２のサブ基板２０Ｂの辺に沿って端に配置される。
　以上、図面を用いて説明した実施の形態６に係る固体撮像装置１によれば、実施の形態５と同じ効果に加えて、第２のサブ基板２０Ｂにおいてパッド部２５０をチップの端に配置することで、機能ごとの括りでパッド電極２５９を配置することが可能となり、信号同士の干渉を抑制できる。例えば、周波数の遅い入力信号と、周波数の早い出力信号を同じ領域に配置しないことで、ＣＰＳの裏面に配置された半田ボールの位置も各々で隣接することがなくなり、固体撮像装置１外において、各々の信号による低周波と高周波の干渉がなくなり、固体撮像装置１の誤動作を防ぐことができる。
　以上説明してきたように、実施の形態６に係る固体撮像装置１において、第２の半導体基板２０は、第１のサブ基板２０Ａと第２のサブ基板２０Ｂとの積層体であり、第１のサブ基板２０Ａは、第２の接続部２３０と、追加の接続部２６０とを有し、第２のサブ基板２０Ｂは、追加の接続部２６０と電気的に接続される第３の接続部３３０と、パッド部２５０とを有し、パッド部２５０は、固体撮像装置１の平面視において第２のサブ基板２０Ｂの辺に沿って端に配置される。
　ここで、固体撮像装置１は、さらに、第１の半導体基板１０および第２の半導体基板２０と実質的に同じサイズの実装基板５０であって、第２の半導体基板２０を表面に実装する実装基板５０を備え、実装基板５０は、実装基板５０の裏面に装着された複数の半田ボール５１と、実装基板５０の表面に露出し、第２の半導体基板２０の複数のパッド電極２５９に対向する位置に配置され、複数のパッド電極２５９を接続する複数の接続電極５２と、複数の接続電極５２と複数の半田ボール５１とを接続する複数の配線５３とを有し、複数の接続電極５２は、実装基板５０の辺に沿って端に配置されてもよい。
　ここで、パッド部２５０は、第２の半導体基板２０の辺に沿って端に配置されてもよい。
　（実施の形態７）
　上記した実施の形態１～６に係る固体撮像装置１は、高画素化と小型化を要求される医療機器に関する撮像装置に適している。実施の形態７では、実施の形態１～６の何れかに係る固体撮像装置１を備える撮像装置について説明する。
　高画素化と小型化を要求される撮像装置つまりカメラには、例えば、軟性内視鏡、硬性内視鏡、カプセル内視鏡などがある。
　図２３は、実施の形態７に係る撮像装置としての軟性内視鏡の例を示す図である。軟性内視鏡は、ケーブルＭ２と、その先端に固体撮像装置１を備えるカメラＭ１とを有する撮像装置である。同図では、軟性内視鏡が、胃Ｍ３の内壁に生じた腫瘍Ｍ４を撮像する様子を示したものである。
　また、監視用カメラとしての撮像装置において、犯人などに感づかれないようにするためには撮像装置の小型化が必須であり、その撮像デバイスとして好適なものである。
　また、図２４は、実施の形態７に係る撮像装置としての車載カメラを搭載した自動車の例を示す図である。同図の自動車は、車外の前後に配置される車載カメラＣ１～Ｃ３、Ｃ５、Ｃ８、Ｃ９と、ドアミラーの代わり配置される車載カメラＣ４、Ｃ６と、車室内に配置されるカメラＣ７を搭載している。車載カメラＣ１～Ｃ９のそれぞれは、実施の形態１～６の何れかの固体撮像装置１を備える。車載カメラＣ１～Ｃ９は、運転時における空力を考慮し、余分なダウンフォースを低減する手段として、上記撮像装置として好適なものである。
　また、メガネや時計などの軽量化と小型化が必須なモバイル製品用のカメラに関する撮像装置において、上記撮像装置として好適なものである。
　図２５は、実施の形態７に係る撮像装置の構成の一例を示すブロック図である。図２５に示されるように、本実施の形態に係る撮像装置は、レンズ１３１を含む光学系、固体撮像装置１、カメラ信号処理回路１３３およびシステムコントローラ１３４等によって構成されている。レンズ１３１は、被写体からの像光を固体撮像装置１の撮像面に結像する。固体撮像装置１は、レンズ１３１によって撮像面に結像された像光を画素単位で電気信号に変換して得られる画像信号を出力する。この固体撮像装置１として、実施の形態１～６の何れかに係る固体撮像装置が用いられる。カメラ信号処理回路１３３は、固体撮像装置１から出力される画像信号に対して種々の信号処理を行う。システムコントローラ１３４は、固体撮像装置１やカメラ信号処理回路１３３に対する制御を行う。
　このように、本実施の形態に係る撮像装置は、実施の形態１～６の何れかに係る固体撮像装置１を備える。これによれば、画素の動作マージンを拡大しつつランダムノイズよる画像劣化を抑制する。
　本開示は、固体撮像装置および撮像装置に有用であり、医療用途向けカメラや、監視用途向けカメラや、車載用途向けカメラや、一部のモバイル製品向けカメラとして利用可能である。
１　固体撮像装置
１０　第１の半導体基板
１１　画素
１２　画素アレイ部
２０　第２の半導体基板
２０Ａ　第１のサブ基板
２０Ｂ　第２のサブ基板
２１　垂直走査部
２２　ＡＤ変換部
２２Ａ、２２Ａａ、２２Ａｂ　第１のＡＤ変換回路
２２Ｂ、２２Ｂａ、２２Ｂｂ　第２のＡＤ変換回路
２３　メモリ部
２３ａ　第１のメモリ回路
２３ｂ　第２のメモリ回路
２４　周辺部
２４Ａ、２４Ｂ　周辺回路
２４ａ　第１の周辺回路
２４ｂ　第２の周辺回路
２５　データ処理部
２６　出力バッファ部
２７　制御回路
２８　ＰＬＬ回路
４１　カバー板
４２　トップレンズ層
４３　カラーフィルタ層
５０　実装基板
５１　半田ボール
５２　接続電極
５３　配線
５５　接続部
１３０　第１の接続部
１３０ａ、１３０ｂ、１３０ｃ、１３０ｄ　第１の接続領域
１３１　レンズ
１３３　カメラ信号処理回路
１３４　システムコントローラ
１３９　第１の接続電極
１９８、２９８　シリコン基板
１９９　拡散層
２００　ゲート
２０１　第１の配線
２０２　第２の配線
２０３　第３の配線
２０４　第４の配線
２３０　第２の接続部
２３０ａ、２３０ｂ、２３０ｃ、２３０ｄ　第２の接続領域
２３９　第２の接続電極
２５０　パッド部
２５９　パッド電極
２６０　追加の接続部
３００　フォトダイオード
３０１　ゲート層
３０２　第１の配線
３０３　第２の配線
３３０　第３の接続部

Claims (20)

  1. 　複数の画素が行列状に配置された画素アレイ部、および、第１の接続部を有する第１の半導体基板と、
    　外部と電気的に接続するための複数のパッド電極からなるパッド部、および、第２の接続部を有し、前記画素アレイ部を制御する第２の半導体基板とを備え、
    　前記第１の半導体基板と前記第２の半導体基板とは積層かつ接合され、前記第１の接続部と前記第２の接続部とは電気的に接続されており、
    　前記第１の半導体基板は、前記第２の半導体基板と実質的に同じサイズであり、
    　前記パッド電極は、前記第２の半導体基板のみに有する
    固体撮像装置。
  2. 　前記第２の半導体基板は、前記画素アレイ部に基づく信号を出力する出力バッファ部と、
    　前記出力バッファ部を制御する制御回路とを備え、
    　前記パッド部、前記出力バッファ部、及び前記制御回路は、前記固体撮像装置の平面視において前記第２の接続部よりも前記第２の半導体基板の中心側に配置される
    請求項１に記載の固体撮像装置。
  3. 　前記第１の接続部は、前記画素アレイ部との間で信号を伝達するための複数の第１の接続電極からなり、
    　前記複数の第１の接続電極は、前記第１の半導体基板の２面のうち前記第２の半導体基板に対向する面に露出し、
    　前記第２の接続部は、複数の第２の接続電極からなり、
    　前記複数の第２の接続電極は、前記第２の半導体基板の２面のうち前記第１の半導体基板に対向する面に露出し、前記複数の第１の接続電極に対向する位置に配置され、前記複数の第１の接続電極と電気的に接続され、
    　前記複数の第１の接続電極および前記複数の第２の接続電極それぞれのサイズは、前記平面視において前記パッド電極より小さい
    請求項２に記載の固体撮像装置。
  4. 　前記複数の第１の接続電極は、複数の第１の接続領域に分散配置され、
    　前記複数の第１の接続領域は、前記平面視において、前記第１の半導体基板の４辺のうちの２以上の辺に沿って形成された２以上の第１の接続領域を含む
    請求項２または３に記載の固体撮像装置。
  5. 　前記複数の第１の接続電極の数は、前記画素アレイ部の画素行数と画素列数との合計よりも多い
    請求項３または４に記載の固体撮像装置。
  6. 　前記複数の第１の接続電極の数は、前記画素アレイ部における画素列数よりも多い
    請求項３または４に記載の固体撮像装置。
  7. 　前記第２の半導体基板は、
    　前記画素アレイ部の画素行を走査する垂直走査部と、
    　前記画素アレイ部の画素列毎の信号をＡＤ変換するＡＤ変換部と、
    　ＡＤ変換後の信号を前記パッド部を介して外部へ出力する前記出力バッファ部と、
    　前記垂直走査部と前記ＡＤ変換部とを制御する前記制御回路とを有し、
    　前記垂直走査部及び前記ＡＤ変換部は、前記平面視において前記第２の接続部よりも前記第２の半導体基板の中心側に配置される
    請求項２から５の何れか１項に記載の固体撮像装置。
  8. 　前記第１の半導体基板は、前記画素アレイ部の画素行を走査する垂直走査部を有し、
    　前記第２の半導体基板は、
    　前記画素アレイ部の画素列毎の信号をＡＤ変換するＡＤ変換部と、
    　ＡＤ変換後の信号を前記パッド部を介して外部へ出力する前記出力バッファ部と、
    　前記ＡＤ変換部を制御する前記制御回路とを有し、
    　前記垂直走査部は、前記平面視において前記第１の接続部よりも、前記第１の半導体基板の中心側に配置され、
    　前記ＡＤ変換部は、前記平面視において前記第２の接続部よりも前記第２の半導体基板の中心側に配置される
    請求項２、３、４または６に記載の固体撮像装置。
  9. 　前記第１の半導体基板は、前記画素アレイ部の画素行を走査する垂直走査部を有し、
    　前記第２の半導体基板は、前記画素アレイ部の画素列毎の信号をＡＤ変換するＡＤ変換部と、
    　ＡＤ変換後の信号を前記パッド部を介して外部へ出力する前記出力バッファ部と、
    　前記ＡＤ変換部を制御する前記制御回路とを有し、
    　前記垂直走査部は、前記平面視において前記第１の接続部と重ならないように前記第１の半導体基板の周辺側に配置され、
    　前記画素アレイ部は、前記平面視において前記垂直走査部および前記第１の接続部よりも、前記第１の半導体基板の中心側に配置され、
    　前記ＡＤ変換部は、前記平面視において前記第２の接続部よりも、前記第２の半導体基板の中心側に配置される
    請求項２、３、４または６に記載の固体撮像装置。
  10. 　前記第１の半導体基板は、
    　前記画素アレイ部の画素行を走査する垂直走査部と、
    　前記画素アレイ部の画素列毎の信号に対して、ＡＤ変換の一部を分担する第１のＡＤ変換回路とを有し、
    　前記第２の半導体基板は、
    　前記ＡＤ変換の他の部分を分担する第２のＡＤ変換回路と、
    　ＡＤ変換後の信号を外部へ出力する前記出力バッファ部と、
    　前記第２のＡＤ変換回路を制御する前記制御回路とを有し、
    　前記垂直走査部および前記第１のＡＤ変換回路は、前記平面視において前記第１の接続部よりも前記第１の半導体基板の中心側に配置され、
    　前記第２のＡＤ変換回路は、前記平面視において前記第２の接続部よりも前記第１の半導体基板の中心側に配置される
    請求項２、３、４または６に記載の固体撮像装置。
  11. 　前記第１の半導体基板は、
    　前記画素アレイ部の画素行を走査する垂直走査部と、
    　前記画素アレイ部の画素列毎の信号に対して、ＡＤ変換の一部を分担する第１のＡＤ変換回路とを有し、
    　前記第２の半導体基板は、
    　前記ＡＤ変換の他の部分を分担する第２のＡＤ変換回路と、ＡＤ変換後の信号を外部へ出力する前記出力バッファ部と、
    　前記第２のＡＤ変換回路を制御する前記制御回路とを有し、
    　前記画素アレイ部は、前記平面視において前記垂直走査部、前記第１のＡＤ変換回路、及び前記第１の接続部よりも、前記第１の半導体基板の中心側に配置され、
    　前記第２のＡＤ変換回路は、前記平面視において前記第２接続部よりも、前記第２の半導体基板の中心側に配置される
    請求項２、３、４または６に記載の固体撮像装置。
  12. 　前記パッド部は、
    　アナログ用の電源電圧を受けるパッド電極と、
    　デジタル用の電源電圧を受けるパッド電極と、
    　アナログ用のグラウンド線に接続されるパッド電極と、
    　デジタル用のグラウンド線に接続されるパッド電極と、
    　前記固体撮像装置を制御する各種制御信号をシリアルデータとして受けるパッド電極と、
    　前記シリアルデータのタイミングを規定するクロック信号を受けるパッド電極と、
    　マスタークロック信号を受けるパッド電極と、
    　前記出力バッファ部からの信号を出力するパッド電極とを含む
    請求項２から１１の何れか１項に記載の固体撮像装置。
  13. 　前記固体撮像装置は、さらに、
    　前記第１の半導体基板および前記第２の半導体基板と実質的に同じサイズであり、前記第２の半導体基板を実装する表面を有する実装基板を備え、
    　前記実装基板は、
    　前記実装基板の裏面に装着された複数の半田ボールと、
    　前記実装基板の表面に露出し、前記第２の半導体基板の前記複数のパッド電極に対向する位置に配置され、前記複数のパッド電極を接続する複数の接続電極と、
    　前記複数の接続電極と前記複数の半田ボールとをそれぞれ接続する複数の配線とを有する
    請求項２から１２の何れか１項に記載の固体撮像装置。
  14. 　前記固体撮像装置は、さらに、
    　前記第１の半導体基板および前記第２の半導体基板と実質的に同じサイズの実装基板であって、前記第２の半導体基板を表面に実装する実装基板を備え、
    　前記実装基板は、
    　前記実装基板の裏面に装着された複数の半田ボールと、
    　前記実装基板の表面に露出し、前記第２の半導体基板の前記複数のパッド電極に対向する位置に配置され、前記複数のパッド電極を接続する複数の接続電極と、
    　前記複数の接続電極と前記複数の半田ボールとを接続する複数の配線とを有し、
    　前記複数の接続電極は、前記実装基板の辺に沿って端に配置されている
    請求項１に記載の固体撮像装置。
  15. 　前記複数の接続電極は、前記平面視において前記実装基板の中央を含む領域に配置されている
    請求項１３に記載の固体撮像装置。
  16. 　前記実装基板の前記複数の配線は、前記実装基板の表面から裏面まで前記実装基板を貫通する貫通配線を含む
    請求項１４または１５に記載の固体撮像装置。
  17. 　前記実装基板の前記複数の接続電極はパッド電極である
    請求項１４、１５または１６に記載の固体撮像装置。
  18. 　前記パッド部は、前記平面視において第２の半導体基板の中央を含む領域に配置される
    請求項２から１３、１５から１７の何れか１項に記載の固体撮像装置。
  19. 　前記パッド部は、前記第２の半導体基板の辺に沿って端に配置されている
    請求項１または１４に記載の固体撮像装置。
  20. 　請求項１から１９の何れか１項に記載の固体撮像装置を備える撮像装置。
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