JP6355397B2 - 固体撮像素子その制御方法、電子機器、プログラム、記憶媒体 - Google Patents

Description

本発明は、固体撮像素子及びそれを備えた電子機器に関するものである。

近年、撮像素子等のように、アナログ処理部と、ロジックやメモリ等のデジタル処理部とを一つのチップに混載する様にデバイス化した素子が考案されている。例えば、アナログ処理部とデジタル処理部とを別々の半導体層で形成したものを、ウェハーレベル、またはチップレベルで積層化することで、夫々の集積度を損なうことなく、１チップ化するものである。

図１３は、ＣＭＯＳイメージセンサー等の従来の撮像素子８０の要部ブロック図である。画素信号を取得するための駆動制御は駆動タイミング生成部８１で行われ、駆動タイミング生成部８１からの駆動信号を受けて、画素アレイ８２において光電変換した電荷を電位として取得する。画素アレイ８２から得た電圧レベルは、Ａ／Ｄ変換部８４でデジタル化される。Ａ／Ｄ変換部８４は、Ａ／Ｄ変換部制御部８３によって制御される。

図１４は、図１３の撮像素子のアナログ信号処理部とデジタル信号処理部とを積層した場合の夫々の半導体層での受け持ちを示した、積層構成による撮像素子の要部ブロック図である。図１４において、第１の層９０はアナログ処理部を含む層であり、第２の層９６はデジタル処理部を含む層である。

図１４のブロック９１， ９２， ９３， ９４は、図１３のブロック８１， ８２， ８３， ８４と夫々等価である。但し、Ａ／Ｄ変換部９４及び制御部９３は、第２の層９６側に搭載される例を示している。また、図１４のブロック９５には、第２の層９６側にデジタル要素として搭載されるロジックやメモリが実装される。

図１４の第１の層９０及び第２の層９６は、前述の様に積層化されるが、この半導体層同士の接近は、互いの層の動作により発生する電磁波の影響や、発熱による影響を生じさせる。この様な問題の解決のために、特許文献１では、積層間の貫通電極が形成される領域を除く領域に金属層を形成し、シールド層としての役割を与えている。

特開２０１２−９４７２０号公報

しかしながら、異なる半導体層での信号間接続には安定した共通の電位（グランド：以下、ＧＮＤと記載）の設定が必要であるが、局所的なＧＮＤの接続ではＧＮＤ間のインピーダンスが無視出来ない。そのため、電流が流れる動作毎に各層のＧＮＤ間に電位を持ち、それがダイナミックに変動することになる。

また、デジタル層側で特定のクロックを基準に動作する同期回路設計を採用した場合には、クロックのエッジ（立ち上がり・立ち下がり）毎に同期した状態保持素子（フリップフロップ回路：以下、ＦＦ素子と記載）の状態の切り替えが行われる。それにより、同時に大量のＦＦ素子によって電流が消費される。ＦＦ素子出力につながるコンビネーションロジック（ＡＮＤ素子・ＯＲ素子等からなる組合せ回路）で消費する電流も同様のタイミングで流れる。

デジタル層側の同一タイミングでの電流消費は、デジタル側ＧＮＤの電位を持ち上げ、見かけ上の電源変動として影響を及ぼす。その結果、前述の積層化したアナログ処理部からの信号電位をＡ／Ｄ変換してデジタル信号を取得する際に、アナログ信号の取得電位の変動やＡ／Ｄ変換器で使用するリファレンス電位の変動を生ずる。その結果、最終的にはデジタル処理に起因した周期ノイズとなって画質の低下を招く。

本発明は上述した課題に鑑みてなされたものであり、その目的は、アナログ信号処理部とデジタル信号処理部を積層して構成される撮像素子において、ノイズによる画質の低下を抑制することである。

本発明に係わる固体撮像素子は、撮像画素部を有し、アナログ信号処理を主に受け持つ第１の半導体層と、デジタル信号処理を受け持つ第２の半導体層とを有する積層型の固体撮像素子であって、前記撮像画素部の駆動タイミングを生成する第１のタイミング制御手段と、前記撮像画素部の出力であるアナログ信号をデジタル信号に変換するＡ／Ｄ変換器と、前記Ａ／Ｄ変換器の駆動のタイミング信号を生成する第２のタイミング制御手段と、前記第２の半導体層のデジタル信号処理部の同期回路を動作させるためのクロックを生成するクロック生成手段と、前記画素部における電荷に基づく信号を読み出す期間または前記Ａ／Ｄ変換器において前記信号をＡ／Ｄ変換している期間において、前記第１および第２のタイミング制御手段の少なくともどちらかが生成するイベントタイミングを受け取って、前記第２の半導体層に実装されたデジタル信号処理部の動作を制限するために、前記クロックをマスクするマスク信号を生成する状態生成手段と、を備え、前記クロック生成手段の出力するクロックは、前記状態生成手段から出力されたマスク信号によってクロックエッジを一定期間、又は間欠的にマスクすることで前記デジタル信号処理部の動作期間の制御を行うことを特徴とする。
また、本発明に係わる固体撮像素子は、撮像画素部と該撮像画素部を駆動する駆動制御部とを有する第１の半導体層と、前記撮像画素部の出力であるアナログ信号をデジタル信号に変換するＡ／Ｄ変換器と前記デジタル信号を処理する信号処理部とを有する第２の半導体層とを備える積層型の固体撮像素子であって、前記駆動制御部と前記信号処理部を動作させるためのクロックを生成する生成手段と、前記撮像画素部における電荷に基づく信号を読み出す期間または前記Ａ／Ｄ変換器において前記信号をＡ／Ｄ変換している期間において、前記生成手段が生成するクロックに基づいて前記信号処理の動作を制限する制限手段と、を備え、前記生成手段の出力するクロックは、前記制限手段から出力されたマスク信号によってクロックエッジを一定期間、又は間欠的にマスクすることで前記信号処理部の動作期間の制御を行うことを特徴とする。

本発明によれば、アナログ信号処理部とデジタル信号処理部を積層して構成される撮像素子において、ノイズによる画質の低下を抑制することが可能となる。

本発明の実施形態における撮像素子の構成を示すブロック図。 撮像部の単位画素の構造を示す図。 撮像部・Ａ／Ｄ変換部の要部信号のタイミング図。 クロックゲーティングステータスのタイミング図。 クロックゲーティング回路の例を示す図。 クロック供給部の構成を示す図。 撮像部・Ａ／Ｄ変換部の関係を示す図。 Ａ／Ｄ変換部の画素単位図。 クロックゲーティングステータスのタイミング図。 クロックゲーティング回路の他の例を示す図。 第２の実施形態のクロック供給部の構成を示す図。 第３の実施形態の携帯電話の構成を示す図。 従来の撮像素子の要部ブロック図。 積層構成による撮像素子の要部ブロック図。

以下、本発明の実施形態について、添付図面を参照して詳細に説明する。

（第１の実施形態）
本実施形態は、固体撮像素子の構造に関する。本実施形態における撮像素子を実現する半導体素子は、撮像素子部等のアナログ信号処理部を実装した第１の層とデジタル回路部を実装した第２の層との積層構造を有する。図１は、本実施形態における撮像素子の構成を示すブロック図であり、第１の層１０には撮像素子部が実装されており、第２の層１１にはデジタル回路部が実装されている。

図１において、センサーアレイ部１０１は、光電変換部とトランジスタを含む１画素分の撮像部を二次元のアレイ構成として有する。駆動制御部１０２は、センサーアレイ部１０１を駆動するための回路である。本実施形態では、駆動制御部１０２で取扱う撮像画素部駆動信号（後述する図３における信号ｓｉｇ_３０１，ｓｉｇ_３０２，ｓｉｇ_３０３）の動作に起因したデジタル側回路の動作の制御（クロックのマスク処理）について説明する。

図１において、Ａ／Ｄ変換部１１２は、センサーアレイ部１０１から取得したアナログ信号をデジタル信号に変換する。駆動制御部１１１は、Ａ／Ｄ変換部１１２を駆動する。Ａ／Ｄ変換部１１２は、列方向に画素分を有するカラムＡ／Ｄ変換部として構成されている。

デジタル処理部（デジタル信号処理部）１１４は、デジタル回路部を実装した第２の半導体層における特徴的部位でもあるロジックやＳＲＡＭを含む。撮像素子中のロジックとしては、センサーアレイ部１０１に起因する障害の補正（シェーディング補正・欠陥画素補正等）や、画像情報となったデジタル信号の処理、撮像素子を用いたシステムとして後段のデバイスへデータを転送するためのＩ／Ｆ処理等が挙げられるが、本実施形態の特徴部分には関与しないので詳細な説明は省略する。また、後段のデバイスへデータを転送するためのＩ／Ｆ処理の一部である、転送データのタイミング調整用のバッファ１１７と、物理層を受け持つドライバ素子１１８を備えているが、これも特徴的構成では無いので説明は省略する。

本実施形態における図１のデジタル処理部１１４は、前述の様に状態保持のＦＦ素子を使用したロジック回路として実装される。このロジック回路は、基準クロックを用いた同相転送を実現するものであり、一般的にいう同期回路として実装するものとする。基準クロックは、クロック供給部１１３からロジック回路部へ供給される。クロック供給部１１３には、図５に示される後述するクロックゲーティング回路１０００が実装されている。

クロック供給部１１３の元となるクロックは、クロック生成部１１５から供給される。クロック生成部１１５は、発振部を介した原振クロックを逓倍・分周して所望周波数を得る。多くの場合は、位相の調整を行うためにＰＬＬ（Phase Locked Loop）回路を用いる。クロック生成部１１５は、クロック供給部１１３を介してデジタル処理部１１４へクロックを供給する。またそのほかに、駆動タイミング信号の制御を行う駆動制御部１０２（タイミング制御部）へのクロック供給、及びＡ／Ｄ変換部１１２の駆動制御部１１１へのクロック供給、バッファ１１７の駆動制御部１１６へのクロック供給も行う。夫々のクロックレートは、クロック生成部１１５の逓倍・分周処理によって夫々の処理に適した周波数に調整される。

図２は、撮像部の単位画素を示す図である。図２において、ブロック３０が、センサーアレイ１０１中の１画素の回路構成（撮像画素部）である。フォトダイオード（以下ＰＤ）３１は、光電変換部である。ＰＤ３１で取得された電荷は、信号蓄積部としてのＦＤ（Floating Diffusion）部３４に一時蓄積される。ＦＤ部３４は半導体上で遮光されており、受光時も保持している電荷は変化しないように構成されている。

転送トランジスタ３２は、ＰＤ３１に蓄積した電荷をＦＤ部３４に転送する転送ゲートとしての役割を担い、転送信号ｓｉｇ_３０１によって制御される。リセットトランジスタ３３は、ＰＤ３１及びＦＤ部３４をリセットするためのトランジスタであり、リセット信号ｓｉｇ_３０２によって制御される。増幅トランジスタ３５は、信号の増幅を行う増幅器である。信号読出し部である選択トランジスタ３６は、垂直信号線の信号ｓｉｇ_３０４として増幅トランジスタ３５によって増幅した信号を出力する。選択トランジスタ３６は、選択信号ｓｉｇ_３０３によって制御される。

図３は、撮像部及びＡ／Ｄ変換部の要部信号タイミング図である。本実施形態では、信号ｓｉｇ_３０１〜ｓｉｇ_３０４までを説明し、残りの信号ｓｉｇ_４０１〜ｓｉｇ_４０８は第２の実施形態にて説明する。信号ｓｉｇ_３０３が選択状態のとき（ここでは、ｈｉｇｈ状態、選択期間中）に、選択トランジスタ３６を介して増幅トランジスタ３５の出力状態が信号ｓｉｇ_３０４に現れる。このとき、信号ｓｉｇ_３０２を制御してリセットトランジスタ３３をＯＮすることで、リセット指示期間に信号ｓｉｇ_３０４の状態は、リセット電位（図３におけるＶＲＳＴ）に変化する。このリセット動作後の蓄積時間（露光）を経て（不図示）、信号ｓｉｇ_３０１を制御して転送トランジスタ３２をＯＮする（電荷転送信号による転送指示期間）ことで、信号蓄積部３４へ電荷を転送する。そして、増幅トランジスタ３５、選択トランジスタ３６を介して電圧として信号ｓｉｇ_３０４に光電変換結果値を出力させる。信号ｓｉｇ_３０４は、その結果値（図３におけるＶＳＩＧ）分だけ電位が変化する。

本実施形態では、撮像素子の半導体素子を積層型と定義している。アナログ処理を行う第１の層からデジタル処理側の第２の層へ信号ｓｉｇ_３０４がＡ／Ｄ変換のために転送されることを考慮して、信号ｓｉｇ_３０４が変動する期間にデジタル側動作を抑えることで、周期ノイズを抑制する。

図４は、本実施形態におけるクロックゲーティングステータスのタイミング図である。図４において、信号ｓｉｇ_３０１〜ｓｉｇ_３０４は、図３における信号ｓｉｇ_３０１〜ｓｉｇ_３０４と等価なので説明は省略する。図４において、信号ｓｉｇ_６０３は、クロックゲーティングステータスの動作を表すステータス信号であり、ｈｉｇｈ状態でデジタル処理部１１４の同期クロックをマスク信号でマスクし、ｌｏｗ状態ではマスクしない様、状態を定義する。

本実施形態では、選択信号ｓｉｇ_３０３が選択状態であり、リセット信号ｓｉｇ_３０２の前後、及び転送信号ｓｉｇ_３０１前後の、出力信号ｓｉｇ_３０４の電位変動前後でデジタル部クロックのクロックエッジに一定期間あるいは間欠的にマスクをかけるように、クロックゲーティングステータス信号ｓｉｇ_６０３を生成している。

図４における信号ｓｉｇ_６０１はステータス信号ｓｉｇ_６０３のｈｉｇｈ状態遷移用のイベント信号（イベントタイミング信号）であり、信号ｓｉｇ_６０２はステータス信号ｓｉｇ_６０３のｌｏｗ状態遷移用のイベント信号である。このイベントは、図１における駆動制御部１０２内で、走査タイミングを生成する際に同様に生成し、クロック供給部１１３に転送すれば良い。クロック供給部１１３は、後述する図６の様に信号ｓｉｇ_６０１のイベントを受けてｈｉｇｈ状態へ、信号ｓｉｇ_６０２のイベントを受けてｌｏｗ状態へと状態を変化・保持するＦＦ素子１２０１を持つ。

図１における駆動制御部１０２は、垂直方向の制御毎に信号ｓｉｇ_３０１〜ｓｉｇ_３０３と同様の信号を各ライン毎の画素に対して送信する。信号ｓｉｇ_６０１，ｓｉｇ_６０２は、例えば駆動制御部１０２内で各ライン毎のイベントを（ＯＲ論理等で）マージした信号として、図１におけるクロック供給部１１３に転送すれば良い。

図５は、本実施形態におけるクロックゲーティング回路の例を示す図である。図５において、クロックゲーティング回路１０００は、実際にゲーテッドクロックを生成する。クロックゲーティング回路１０００におけるラッチ回路１００１は、信号ｓｉｇ_１０１がｌｏｗ状態の間、信号ｓｉｇ_１０２の状態を信号ｓｉｇ_１０３にスルーし、信号ｓｉｇ_１０１がｈｉｇｈ状態では、直前の信号ｓｉｇ_１０３の状態を保持する。信号ｓｉｇ_１０１をクロック信号として、信号ｓｉｇ_１０２をイネーブル信号（ｈｉｇｈ状態でｅｎａｂｌｅ）とする。このとき、ラッチ回路１００１の出力と、クロック信号ｓｉｇ_１０１をＡＮＤ論理１００２の入力とすることで、結果としてイネーブル信号ｓｉｇ_１０２がｈｉｇｈの期間中のみクロックが出現する信号ｓｉｇ_１０４を得る。

図４のステータス信号ｓｉｇ_６０３を論理反転したものを、図５の信号ｓｉｇ_１０２の入力とすることで、信号ｓｉｇ_３０４がＶＲＳＴ，ＶＲＳＴ＋ＶＳＩＧへと推移するタイミングでクロックの停止したゲーテッドクロックが得られる。クロック供給部１１３内にその様に実装することで、デジタル処理部１１４への供給クロックを適宜制御することが可能となる。

図６は、クロックゲーティング回路１０００を実装したロジック回路へのクロック供給部１１３を示す図である。図６において、状態生成手段としてのＦＦ素子１２０１は、前述の様にイベント信号ｓｉｇ_６０１， ｓｉｇ_６０２のイベントを受けて状態を変化・保持する。そして、デジタル信号処理の動作を制限するためのステータス信号ｓｉｇ_６０３を出力する。ステータス信号ｓｉｇ_６０３は、後段のクロックゲーティング回路１０００を通して、デジタル処理部１１４への供給クロックを適宜マスクする。

デジタル処理部１１４のクロック周波数は、センサーアレイ部１０１の駆動制御部１０２の動作制御用のクロックよりも十分高速となる様にシステムを設計する。これにより、デジタル処理部１１４におけるクロックマスク期間の挿入がシステムの不成立を招くことを回避可能である。

（第２の実施形態）
第１の実施形態では、図１における駆動制御部１０２で取扱う、撮像画素部駆動信号（前述した、図３の信号ｓｉｇ_３０１，ｓｉｇ_３０２，ｓｉｇ_３０３）の動作に起因したデジタル側回路動作の制御（クロックのマスク処理）について説明した。本実施形態では、図１におけるＡ／Ｄ変換部１１２の駆動制御部１１１で取扱う、Ａ／Ｄ変換部駆動信号（図３における信号ｓｉｇ_４０２〜ｓｉｇ_４０４）の動作に起因したデジタル側回路動作の制御（クロックのマスク処理）について説明する。

図７は、撮像部とＡ／Ｄ変換部の関係を示す図である。撮像部を実装した第１の層１０内のセンサーアレイ部１０１及び駆動制御部１０２の関係は、第１の実施形態と同様である。センサーアレイ部１０１内には、図２に示す１画素単位の撮像画素部３０が、二次元的（水平・垂直）に配列されている。撮像画素部３０の任意の水平方向の配列に対しては、駆動制御部１０２から共通の駆動信号（ｓｉｇ_３０１，ｓｉｇ_３０２，ｓｉｇ_３０３）を供給する。垂直方向の位置が変わる毎に、夫々独立した駆動信号（ｓｉｇ_３０１〜３０３と同様の駆動信号）が夫々のライン毎に供給される。

撮像画素部３０の夫々は、選択トランジスタ３６の出力信号を垂直信号線に出力する（信号ｓｉｇ_３０４に相当する）。本実施形態では、撮像素子部を実装した第１の層１０と、デジタル部を実装した第２の層１１との境界で信号ｓｉｇ_３０４（及び、水平方向夫々の垂直信号線も同様）の受渡しを行うものとする。

図７の撮像素子部を実装した第１の層（アナログ層）１０では、カラム毎の垂直信号線夫々に対して一定の電流を流す様、トランジスタ２０，２１と定電流源２２とで構成するカレントミラー回路を実装している。選択信号ｓｉｇ_３０３によって、図２における画素部３０内の選択トランジスタ３６がＯＮ状態となると、増幅トランジスタ３５が垂直信号線に対してソースフォロア接続となる。そして、垂直信号線には画素信号に応じた出力（図３の信号ｓｉｇ_３０４のような）が出現する。

本実施形態では、図７のＡ／Ｄ変換部１１２（Ａ／Ｄ変換器内）はカラム毎のＡ／Ｄ変換器４０を含む。図８は、Ａ／Ｄ変換部１１２に列ごとに設けられたＡ／Ｄ変換器４０を示した図である。図８におけるＡ／Ｄ変換器４０はカラム（列）毎に設けられ、処理をしたいアナログ信号ｓｉｇ_３０４、リファレンス信号ｓｉｇ_４０１、及び駆動制御信号ｓｉｇ_４０２〜４０４を入力とし、結果信号ｓｉｇ_４０８を出力とする。

比較器４１は、アナログ信号ｓｉｇ_３０４とリファレンス信号ｓｉｇ_４０１とを比較（比較期間）し、例えばアナログ信号ｓｉｇ_３０４の電位がリファレンス信号ｓｉｇ_４０１の電位より高い場合には、ｈｉｇｈ状態を出力する。カウンタ４２は、クロック入力中にｕｐ（または、ｄｏｗｎ）方向にカウント動作（カウンタクロックのトグル期間）を実施する。微分回路４３は、比較器出力信号の変化を抽出し、ＡＮＤ素子４４は微分回路４３の出力をステータスでマスクする。レジスタ４５は、ＡＮＤ素子４４でマスクされた微分回路４３の出力のイベントで、カウンタ４２の値を記憶・保持する。

図７においてＡ／Ｄ変換部１１２の駆動制御部１１１は、Ａ／Ｄ変換部１１２に対して、比較器４１に入力するリファレンス信号ｓｉｇ_４０１を出力するリファレンス信号出力部１１１１を有する。また、センサーアレイ部１０１の駆動制御部１０２からのイベント信号を受けてＡ／Ｄ変換部１１２への駆動制御信号（ｓｉｇ_４０３，ｓｉｇ_４０４）を生成・出力する制御信号生成部１１１４を有する。

図７において制御信号生成部１１１４は、撮像素子部を実装した第１の層１０内のセンサーアレイ部１０１の駆動制御部１０２から、転送信号ｓｉｇ_３０１及びリセット信号ｓｉｇ_３０２のイベントを受信する。この場合、このイベント信号は、選択信号ｓｉｇ_３０３が選択状態であるライン（垂直方向の任意の選択中ライン）のイベントである。制御信号生成部１１１４は、Ａ／Ｄ変換部４０内のカウンタ４２の計数方向（ｕｐ／ｄｏｗｎ）を示すステータス信号ｓｉｇ_４０３と、カウンタ４２のリセット信号ｓｉｇ_４０４とを出力する。また、制御信号生成部１１１４はリファレンス生成制御部１１１３に対してランプ信号（ランプ信号値）の生成を指示（初期化・ＶＲＳＴ用ランプ開始・ＶＲＳＴ＋ＶＳＩＧ用ランプ開始）するランプステータス信号ｓｉｇ_７０４を出力する。

図３におけるリセット信号ｓｉｇ_４０４は、カウンタ４２のカウント値を０に初期化する。また、計数方向ステータス信号ｓｉｇ_４０３は、リセットトランジスタ３３がＯＮになった後の電位ＶＲＳＴの状態計数時にｌｏｗ状態、転送トランジスタ３２がＯＮになった後の電位（ＶＲＳＴ＋ＶＳＩＧ）の状態計数時にはｈｉｇｈ状態となる様に制御を行う。また、カウンタ４２は信号ｓｉｇ_４０３がｌｏｗ状態でデクリメント、ｈｉｇｈ状態でインクリメントする様実装する。

図７においてリファレンス生成制御部１１１３は、制御信号生成部１１１４からのランプステータス信号ｓｉｇ_７０４を受信して、現在のＡ／Ｄ変換対象がＶＲＳＴ計数か（ＶＲＳＴ＋ＶＳＩＧ）計数かを認識し、その処理ステータスを保持する。また、クロック供給部１１３に対して後述する図９に示されるイベント信号ｓｉｇ_７０１，ｓｉｇ_７０２を出力する。リファレンス生成制御部１１１３は、処理ステータスをリファレンス生成計数部１１１２に対して伝達する。

リファレンス生成計数部１１１２は、リファレンス生成制御部１１３からの処理ステータスを受けて、ＶＲＳＴ計数期間及び（ＶＲＳＴ＋ＶＳＩＧ）計数期間中のカウンタ４２の計数クロック信号ｓｉｇ_４０２を出力する。また、計数クロック信号ｓｉｇ_４０２のイベントに同期したランプダウンカウントを実施するカウンタを併せ持つ（不図示）。

計数クロック信号ｓｉｇ_４０２は、ＶＲＳＴ計数期間及び（ＶＲＳＴ＋ＶＳＩＧ）計数期間中のカウンタ４２による画素出力信号ｓｉｇ_３０４とリファレンス信号ｓｉｇ_４０１との比較計数が十分行える期間分を送出する。例えば、対象のＡ／Ｄ変換が１２ｂｉｔであれば４０９６の計数レンジが必要である。但し、ＶＲＳＴ計数期間についていえば、フルレンジ分は不要として期間を短縮することは可能である。また、図３及び図９に記載の計数クロック信号ｓｉｇ_４０２は粗く図示しており、実際にはもっと細かい分解能で存在するものとする。具体的には、図中では数回〜１０数回のカウントしか描写していないが、実際のカウントレンジは上述の様になる。また、後述の信号ｓｉｇ_４０５についても同様である。

図７におけるリファレンス信号出力部１１１１は、リファレンス生成計数部１１１２の計数結果をアナログ信号に変換する。リファレンス信号出力部１１１１は、Ｄ／Ａ変換器を有し、アナログ信号としてのリファレンス信号ｓｉｇ_４０１を取得する。

図７における制御信号生成部１１１４は、Ａ／Ｄ変換器４０に対して、リセット信号ｓｉｇ_４０４及び、計数方向のステータス信号ｓｉｇ_４０３を送信する。Ａ／Ｄ変換器４０は、リセット信号ｓｉｇ_４０４のリセット要求（図３においてｈｉｇｈ状態と定義する）を受けて、カウンタ４２のカウント値を０値にリセットする。このときのステータス信号ｓｉｇ_４０３はｌｏｗ状態であり、ここではデクリメント方向に計数する様定義する（ｈｉｇｈ状態では、インクリメント方向に計数する様定義する）。このため、本実施形態のカウンタ４２の計数状態は、必要であれば負値も取扱う様にする。

制御信号生成部１１１４は、リセット信号ｓｉｇ_４０４送出後にリファレンス生成制御部１１１３に対してＡ／Ｄ変換動作の開始を要求するイベントを送出する。このイベントを受けたリファレンス生成制御部１１１３は、信号ｓｉｇ_３０４（または、それと等価の任意の水平位置における垂直信号線）における電位ＶＲＳＴのＡ／Ｄ変換動作を行う制御に入る。この電位ＶＲＳＴのＡ／Ｄ変換動作を行う動作制御期間を、ステップＳ０とする。

ステップＳ０の期間中には、図７のリファレンス生成計数部１１１２は、Ａ／Ｄ変換器４０に対して計数クロック信号ｓｉｇ_４０２を送出する。それと共に、この計数クロック信号ｓｉｇ_４０２の進捗期間中にランプレベルをデクリメント（反転使用ならばインクリメント）していく動作を行う。この計数クロック信号ｓｉｇ_４０２の送出期間は、前述の様にＡ／Ｄ変換器分解能の全レンジをカバーする必要はなく（黒レベルが検出出来れば良い）、レジスタ等の設定値でカバーレンジを絞る様構成することは可能である。また、計数クロック信号ｓｉｇ_４０２の原振となるクロックは、図１のクロック生成部１１５から分配されるものとする。

また、このステップＳ０の期間中には、Ａ／Ｄ変換器４０内のカウンタ４２は初期値からダウンカウントをしていく。そして、Ａ／Ｄ変換器４０内の比較器４１の出力信号ｓｉｇ_４０６の状態が反転した時点で微分回路４３がイベントをカウンタ４２に対して送出することで、ダウンカウント動作を停止させる。リファレンス生成計数部１１１２は、規定期間（別途撮像素子のリセット動作期間とＡ／Ｄ変換器の分解能で決まるリファレンス走査期間）分の計数クロック信号ｓｉｇ_４０２の送出及びリファレンス信号ｓｉｇ_４０１のランプレベル遷移完了後、夫々、信号ｓｉｇ_４０１， ｓｉｇ_４０２の停止状態を保つ。

図７の駆動制御部１０２からの転送信号ｓｉｇ_３０１を受信した制御信号生成部１１１４は、ステータス信号ｓｉｇ_４０３をｈｉｇｈ状態に遷移することで、Ａ／Ｄ変換器４０内のカウンタ４２がインクリメント動作をするように制御する。このとき、リファレンス生成制御部１１１３は、制御信号生成部１１１４からのランプステータス信号ｓｉｇ_７０４の状態変化を受信してランプレベルを初期化する。その後、信号ｓｉｇ_３０４（または、それと等価の任意の水平位置における垂直信号線）における電位ＶＲＳＴ＋ＶＳＩＧのＡ／Ｄ変換動作を行う制御を開始する。この電位ＶＲＳＴ＋ＶＳＩＧのＡ／Ｄ変換動作を行う動作制御期間を、ステップＳ１とする。

ステップＳ１の期間中には、ステップＳ０同様にリファレンス生成計数部１１１２がＡ／Ｄ変換器４０に対して計数クロック信号ｓｉｇ_４０２を送出する。それと共に、この計数クロック信号ｓｉｇ_４０２の進捗期間中にランプレベルをデクリメント（反転使用ならばインクリメント）していく動作を行う。このときの計数クロック信号ｓｉｇ_４０２の送出期間は、ステップＳ０とは異なりＡ／Ｄ変換器の分解能の全レンジをカバーする必要がある。

また、このステップＳ１の期間中には、Ａ／Ｄ変換器４０内のカウンタ４２は、ステップＳ０で停止したカウント状態からアップカウントをしていき、最終的に電位ＶＲＳＴ＋ＶＳＩＧの値分の計数値を得る。ここでも、Ａ／Ｄ変換器４０内の比較器４１の出力信号ｓｉｇ_４０６の状態が反転した時点で微分回路４３がイベントをカウンタ４２に対して送出することで、アップカウント動作を停止させる。リファレンス生成計数部１１１２は、ステップＳ０の期間と同様に規定期間分の計数クロック信号ｓｉｇ_４０２の送出及びリファレンス信号ｓｉｇ_４０１のランプレベル遷移完了後、夫々、信号ｓｉｇ_４０１， ｓｉｇ_４０２の停止状態を保つ。

このステップＳ１の動作期間では、微分回路４３のイベントとステータス信号ｓｉｇ_４０３の状態とのＡＮＤ論理が成立し、カウンタ４２の現在の値が最終的な電位ＶＲＳＴ＋ＶＳＩＧの値分の計数値として、レジスタ４５に保持される。このレジスタ保持値は、信号ｓｉｇ_４０８として図１のデジタル処理部１１４へと転送され、デジタル信号処理を施される。

図９は、本実施形態におけるクロックゲーティングステータスのタイミング図である。図９において、信号ｓｉｇ_４０１〜４０６は、図３の信号ｓｉｇ_４０１〜４０６と等価である。図７のリファレンス生成制御部１１１３は、ステップＳ０及びＳ１の期間で夫々に、図９に示すように、イベント信号ｓｉｇ_７０１，ｓｉｇ_７０２のイベントを発生する。信号ｓｉｇ_７０３は、イベント信号ｓｉｇ_７０１のイベントでｈｉｇｈ状態となり、イベント信号ｓｉｇ_７０２のイベントでｌｏｗ状態になるように定義する。

本実施形態では、ステップＳ０における図９のイベント信号ｓｉｇ_７０１のイベントは、リセット信号ｓｉｇ_４０４のイベント後、計数クロック信号ｓｉｇ_４０２の駆動開始前までに発生するように定義する。また、イベント信号ｓｉｇ_７０２のイベントは、計数クロック信号ｓｉｇ_４０２の送出期間完了時に発生するように定義する。同様に、ステップＳ１におけるイベント信号ｓｉｇ_７０１のイベントは、計数方向ステータス信号ｓｉｇ_４０３の状態変更後、計数クロック信号ｓｉｇ_４０２の駆動開始前までに発生する様定義する。

図９におけるステータス信号ｓｉｇ_７０３を論理反転したものを、図５の信号ｓｉｇ_１０２の入力とすることで、Ａ／Ｄ変換器４０へのリファレンス信号ｓｉｇ_４０１のランプ出力の有効期間中のタイミングでクロックの停止したゲーテッドクロックが得られる。クロック供給部１１３内にそのように実装することで、デジタル処理部１１４への供給クロックを適宜制御することが可能となる。

デジタル処理部１１４のクロック周波数はＡ／Ｄ変換器４０への計数クロック信号ｓｉｇ_４０２よりも十分高速となるようにシステムを設計することで、上記のデジタル処理部１１４におけるクロックマスク期間の挿入がシステムの不成立を招くことを回避可能である。しかしながら、クロック停止期間（例えば、図９の信号ｓｉｇ_７０３がｈｉｇｈの期間）が長いと、システムを成立させるためのデジタル回路側の動作クロックの設定に制約が生じる。

図１０は、前述の様なゲーテッドクロック取得期間において、デジタル処理部１１４への供給クロックを停止するのではなく、周期を分周するように制御を行うクロックゲーティング回路の例である。図１０において、クロックゲーティング回路１１００は、分周器を内蔵する。クロックゲーティング回路１１００内には、ラッチ回路１１０１，１１０２が設けられている。ラッチ回路１１０１は、信号ｓｉｇ_１１１がｌｏｗ状態の間、信号ｓｉｇ_１１２の状態を信号ｓｉｇ_１１３にスルーし、信号ｓｉｇ_１１１がｈｉｇｈ状態では直前の信号ｓｉｇ_１１３の状態を保持する。同様に、ラッチ回路１１０２は、信号ｓｉｇ_１１１がｌｏｗの期間で信号ｓｉｇ_１１６を信号ｓｉｇ_１１４にスルーし、信号ｓｉｇ_１１１がｈｉｇｈの状態では直前の信号ｓｉｇ_１１４の状態を保持する。

図１０において、セレクタ回路１１０３は、元の周期でクロック出力をするか分周したクロック周期でクロック出力をするかを切り替える。クロックゲーティング回路を図１のクロック供給部１１３中に実装し、信号ｓｉｇ_１１１を図１のクロック供給部１１５からのデジタル処理部１１４の駆動クロックとする。そして、信号ｓｉｇ_１１２として図９の信号ｓｉｇ_７０３を入力することで、Ａ／Ｄ変換器４０へのリファレンス信号ｓｉｇ_４０１の動作期間にデジタル処理部１１４の駆動クロックの周波数を落とすことが出来る。

図１１は、クロックゲーティング回路１１００を実装したロジック回路へのクロック供給部１１３を示す図である。図１１において、状態生成手段としてのＦＦ素子１３０１は、前述のイベント信号ｓｉｇ_７０１，ｓｉｇ_７０２のイベントを受けて状態を変化・保持する。そして、デジタル信号処理の動作を制限するためのステータス信号ｓｉｇ_７０３を出力する。このステータス信号ｓｉｇ_７０３は、後段のクロックゲーティング回路１１００を通して、デジタル処理部１１４への供給クロックを適宜マスクする。

（第３の実施形態）
図１２は、本発明の第３の実施形態としての携帯電話機２１００（電子機器）の構成を示すブロック図である。本実施形態の携帯電話機２１００は、音声通話機能の他、電子メール機能や、インターネット接続機能、画像の撮影、再生機能等を有する。

図１２において、通信部２１０１は、ユーザが契約した通信キャリアに従う通信方式により他の電話機との間で音声データや画像データを通信する。音声処理部２１０２は、音声通話時において、マイクロフォン２１０３からの音声データを発信に適した形式に変換して通信部２１０１に送る。また、音声処理部２１０２は、通信部２１０１から送られた通話相手からの音声データを復号し、スピーカ２１０４に送る。撮像部２１０５は、上述した第１の実施形態または第２の実施形態で説明した撮像素子を備え、被写体の画像を撮影し、画像データを出力する。画像処理部２１０６は、画像の撮影時においては、撮像部２１０５により撮影された画像データを処理し、記録に適した形式に変換して出力する。また、画像処理部２１０６は、記録された画像の再生時には、再生された画像を処理して表示部２１０７に送る。表示部２１０７は、数インチ程度の液晶表示パネルを備え、制御部２１０９からの指示に応じて各種の画面を表示する。不揮発メモリ２１０８は、アドレス帳の情報や、電子メールのデータ、撮像部２１０５により撮影された画像データ等のデータを記憶する。

制御部２１０９はＣＰＵやメモリ等を有し、不図示のメモリに記憶された制御プログラムに従って電話機２１００の各部を制御する。操作部２１１０は、電源ボタンや番号キー、その他ユーザがデータを入力するための各種の操作キーを備える。カードＩＦ２１１１は、メモリカード２１１２に対して各種のデータを記録再生する。外部ＩＦ２１１３は、不揮発メモリ２１０８やメモリカード２１１２に記憶されたデータを外部機器に送信し、また、外部機器から送信されたデータを受信する。外部ＩＦ２１１３は、ＵＳＢ等の有線の通信方式や、無線通信など、公知の通信方式により通信を行う。

次に、電話機２１００における音声通話機能を説明する。通話相手に対して電話をかける場合、ユーザが操作部２１１０の番号キーを操作して通話相手の番号を入力するか、不揮発メモリ２１０８に記憶されたアドレス帳を表示部２１０７に表示し、通話相手を選択し、発信を指示する。発信が指示されると、制御部２１０９は通信部２１０１に対し、通話相手に発信する。通話相手に着信すると、通信部２１０１は音声処理部２１０２に対して相手の音声データを出力すると共に、ユーザの音声データを相手に送信する。

また、電子メールを送信する場合、ユーザは、操作部２１１０を用いて、メール作成を指示する。メール作成が指示されると、制御部２１０９はメール作成用の画面を表示部２１０７に表示する。ユーザは操作部２１１０を用いて送信先アドレスや本文を入力し、送信を指示する。制御部２１０９はメール送信が指示されると、通信部２１０１に対しアドレスの情報とメール本文のデータを送る。通信部２１０１は、メールのデータを通信に適した形式に変換し、送信先に送る。また、通信部２１０１は、電子メールを受信すると、受信したメールのデータを表示に適した形式に変換し、表示部２１０７に表示する。

次に、電話機２１００における撮影機能について説明する。ユーザが操作部２１１０を操作して撮影モードを設定した後、静止画或いは動画の撮影を指示すると、撮像部２１０５は静止画データ或いは動画データを撮影して画像処理部１０６に送る。画像処理部２１０６は撮影された静止画データや動画データを処理し、不揮発メモリ２１０８に記憶する。また、画像処理部１０６は、撮影された静止画データや動画データをカードＩＦ２１１１に送る。カードＩＦ２１１１は静止画や動画データをメモリカード２１１２に記憶する。

また、電話機２１００は、この様に撮影された静止画や動画データを含むファイルを、電子メールの添付ファイルとして送信することができる。具体的には、電子メールを送信する際に、不揮発メモリ２１０８やメモリカード２１１２に記憶された画像ファイルを選択し、添付ファイルとして送信を指示する。

また、電話機２１００は、撮影された静止画や動画データを含むファイルを、外部ＩＦ２１１３によりＰＣや他の電話機等の外部機器に送信することもできる。ユーザは、操作部２１１０を操作して、不揮発メモリ２１０８やメモリカード２１１２に記憶された画像ファイルを選択し、送信を指示する。制御部２１０９は、選択された画像ファイルを不揮発メモリ２１０８或いはメモリカード２１１２から読み出し、外部機器に送信するよう、外部ＩＦ２１１３を制御する。

（その他の実施形態）
本発明は、上述の実施形態の１以上の機能を実現するプログラムを、ネットワーク又は記憶媒体を介してシステム又は装置に供給し、そのシステム又は装置のコンピュータにおける１つ以上のプロセッサーがプログラムを読出し実行する処理でも実現可能である。また、１以上の機能を実現する回路（例えば、ＡＳＩＣ）によっても実現可能である。

以上、本発明の各実施形態について説明したが、本発明はこれらの実施形態に限定されるものではない。

１０：第１の層、１１：第２の層、４０：Ａ／Ｄ変換器、１１３：クロック供給部、１１５：クロック生成部

Claims (15)

1. 撮像画素部を有し、アナログ信号処理を主に受け持つ第１の半導体層と、デジタル信号処理を受け持つ第２の半導体層とを有する積層型の固体撮像素子であって、
   前記撮像画素部の駆動タイミングを生成する第１のタイミング制御手段と、
   前記撮像画素部の出力であるアナログ信号をデジタル信号に変換するＡ／Ｄ変換器と、
   前記Ａ／Ｄ変換器の駆動のタイミング信号を生成する第２のタイミング制御手段と、
   前記第２の半導体層のデジタル信号処理部の同期回路を動作させるためのクロックを生成するクロック生成手段と、
   前記画素部における電荷に基づく信号を読み出す期間または前記Ａ／Ｄ変換器において前記信号をＡ／Ｄ変換している期間において、前記第１および第２のタイミング制御手段の少なくともどちらかが生成するイベントタイミングを受け取って、前記第２の半導体層に実装されたデジタル信号処理部の動作を制限するために、前記クロックをマスクするマスク信号を生成する状態生成手段と、を備え、
   前記クロック生成手段の出力するクロックは、前記状態生成手段から出力されたマスク信号によってクロックエッジを一定期間、又は間欠的にマスクすることで前記デジタル信号処理部の動作期間の制御を行うことを特徴とする固体撮像素子。
2. 前記状態生成手段のマスク信号のクロックマスク期間には、第１のタイミング制御手段で生成される前記撮像画素部の垂直信号線の選択期間中のリセット信号のリセット指示期間が含まれていることを特徴とする請求項１に記載の固体撮像素子。
3. 前記状態生成手段のマスク信号のクロックマスク期間には、第１のタイミング制御手段で生成される前記撮像画素部の垂直信号線の選択期間中の電荷転送信号の転送指示期間が含まれていることを特徴とする請求項１に記載の固体撮像素子。
4. 前記Ａ／Ｄ変換器には前記撮像画素部より得られたアナログ信号と、基準となるランプ信号とが入力され、
   前記アナログ信号とランプ信号値を比較する比較器と、
   比較期間にカウント動作を行うカウンタとをさらに備え、
   前記状態生成手段のマスク信号のクロックマスク期間には、前記第２のタイミング制御手段で生成されるＡ／Ｄ変換器内のカウンタを駆動させるためのカウンタクロックのトグル期間が含まれていることを特徴とする請求項１に記載の固体撮像素子。
5. 前記状態生成手段は、前記クロック及びマスク信号を入力として、マスク信号の状態によって、クロックのエッジをマスクするクロックゲーティング回路を備えることを特徴とする請求項１に記載の固体撮像素子。
6. 前記クロックゲーティング回路の出力信号を、前記第２の半導体層の同期回路のクロックとして供給することを特徴とする請求項５に記載の固体撮像素子。
7. 前記第２の半導体層はロジック回路またはメモリ回路を備えることを特徴とする請求項１乃至６のいずれか１項に記載の固体撮像素子。
8. 前記第１の半導体層は前記クロックに基づいて前記アナログ信号処理を駆動する駆動制御部をさらに備え、
   前記第２の半導体層に含まれる前記ロジック回路の動作周波数は前記駆動制御部の動作周波数よりも速いことを特徴とする請求項７に記載の固体撮像素子。
9. 前記状態生成手段のマスク信号のクロックマスク期間には、第１のタイミング制御手段で生成される前記撮像画素部の垂直信号線の信号の変動期間が含まれていることを特徴とする請求項１に記載の固体撮像素子。
10. 前記第１の半導体層と前記第２の半導体層の境界で前記撮像画素部の垂直信号線の信号の受け渡しを行うことを特徴とする請求項１乃至９のいずれか１項に記載の固体撮像素子。
11. 撮像画素部と該撮像画素部を駆動する駆動制御部とを有する第１の半導体層と、前記撮像画素部の出力であるアナログ信号をデジタル信号に変換するＡ／Ｄ変換器と前記デジタル信号を処理する信号処理部とを有する第２の半導体層とを備える積層型の固体撮像素子であって、
    前記駆動制御部と前記信号処理部を動作させるためのクロックを生成する生成手段と、 前記撮像画素部における電荷に基づく信号を読み出す期間または前記Ａ／Ｄ変換器において前記信号をＡ／Ｄ変換している期間において、前記生成手段が生成するクロックに基づいて前記信号処理の動作を制限する制限手段と、を備え、
    前記生成手段の出力するクロックは、前記制限手段から出力されたマスク信号によってクロックエッジを一定期間、又は間欠的にマスクすることで前記信号処理部の動作期間の制御を行うことを特徴とする固体撮像素子。
12. 請求項１乃至１１のいずれか１項に記載の固体撮像素子を備えることを特徴とする電子機器。
13. 撮像画素部を有し、アナログ信号処理を主に受け持つ第１の半導体層と、デジタル信号処理を受け持つ第２の半導体層とを有する積層型の固体撮像素子を制御する方法であって、
    前記撮像画素部の駆動タイミングを生成する第１のタイミング制御工程と、
    前記撮像画素部の出力であるアナログ信号をデジタル信号に変換するＡ／Ｄ変換工程と、
    前記Ａ／Ｄ変換工程における駆動のタイミング信号を生成する第２のタイミング制御工程と、
    前記第２の半導体層のデジタル信号処理部の同期回路を動作させるためのクロックを生成するクロック生成工程と、
    前記画素部における電荷に基づく信号を読み出す期間または前記Ａ／Ｄ変換器において前記信号をＡ／Ｄ変換している期間において、前記第１および第２のタイミング制御工程の少なくともどちらかが生成するイベントタイミングを受け取って、前記第２の半導体層に実装されたデジタル信号処理部の動作を制限するために、前記クロックをマスクするマスク信号を生成する状態生成工程と、を有し、
    前記クロック生成工程で出力するクロックは、前記状態生成工程で出力されたマスク信号によってクロックエッジを一定期間、又は間欠的にマスクすることで前記デジタル信号処理部の動作期間の制御を行うことを特徴とする固体撮像素子の制御方法。
14. 請求項１３に記載の制御方法の各工程をコンピュータに実行させるためのプログラム。
15. 請求項１３に記載の制御方法の各工程をコンピュータに実行させるためのプログラムを記憶したコンピュータが読み取り可能な記憶媒体。

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